CN117133712A - 半导体元件的制备方法 - Google Patents

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    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1021—Pre-forming the dual damascene structure in a resist layer

Abstract

本申请公开一种半导体元件的制备方法。该半导体元件包括一底部介电层，设置于一基底上；一底部导电层，设置于该底部介电层中；一蚀刻停止层，设置于该底部导电层上；一第一内介电层，设置于该蚀刻停止层上；及一插塞结构，包括沿着第一内介电层设置并延伸到该蚀刻停止层的一主体部分，以及设置在该蚀刻停止层中且与该主体部分和该底部导电层接触的一插塞部分。该主体部分的宽度大于该插塞部分的宽度。

Description

半导体元件的制备方法
技术领域
本申请案主张美国第17/824,012及17/824,481号专利申请案的优先权(即优先权日为“2022年5月25日”)，其内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件的制备方法，更具体地，本公开涉及一种具有插塞结构的半导体元件的制备方法。
背景技术
半导体元件被用于各种电子应用中，例如个人计算机，移动电话，数码相机和其他电子设备。半导体元件的尺寸不断缩小，以满足日益增长的计算能力需求。然而，缩小尺寸导致了制程中出现各种问题，并且这些问题更不断衍生出不同状况。因此，在提高质量、产量、性能和可靠性以及降低复杂性方面仍然存在挑战。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一个方面提供一种半导体元件，包括一底部介电层，其设置于一基底上；一底部导电层，其设置于该底部介电层中；一蚀刻停止层，其设置于该底部导电层上；一第一内介电层，其设置于该蚀刻停止层上；及一插塞结构，包括：一主体部分，其沿该第一内介电层设置并延伸到该蚀刻停止层；及一插塞部分，其设置于该蚀刻停止层中并与该主体部分和该底部导电层接触。该主体部分的宽度大于该插塞部分的宽度。
本公开的另一方面提供一种半导体元件的制备方法，包括提供一光罩，其包括一不透光层，其在一遮罩基底上并围绕该遮罩基底上的一半透光层，其中该半透光层包括一插塞部分的遮罩开口，其暴露该遮罩基底的部分；提供一堆叠结构，其包括一蚀刻停止层，其在一底部导电层上，与一第一内介电层，其在该蚀刻停止层上；以及形成一制程前遮罩层在该堆叠结构上；利用该光罩图案化该制程前遮罩层以形成一经图像化遮罩层，其包括一遮罩区域对应该不透光层，一主体部分的区域对应该半透光层，以及一洞对应该插塞部分的遮罩开口，其中该主体部分的区域的厚度小于该遮罩区域的厚度；执行一开口蚀刻制程，以在该堆叠结构中形成一主体部分的开口和一插塞部分的开口，并暴露出该底部导电层的部分；及形成一插塞结构在该主体部分的开口和该插塞部分的开口中。该主体部分的区域的宽度大于该插塞部分的遮罩开口的宽度。
本公开的另一方面提供一种半导体元件的制备方法，包括提供一光罩，其包括：一半透光层，其在一遮罩基底上并且包括一插塞部分的遮罩开口，其暴露该遮罩基底的部分；及一不透光层，其在该半透光层上并且包括一主体部分的遮罩开口，其暴露该半透光层的部分和该遮罩基底的部分；提供一堆叠结构，其包括一蚀刻停止层，其在一底部导电层上，与一第一内介电层，其在该蚀刻停止层上；以及形成一制程前遮罩层在该堆叠结构上；利用该光罩图案化该制程前遮罩层以形成一经图像化遮罩层，其包括一遮罩区域对应该不透光层，一主体部分的区域对应该半透光层，以及一洞对应该插塞部分的遮罩开口；执行一开口蚀刻制程，以在该堆叠结构中形成一主体部分的开口和一插塞部分的开口，并暴露出该底部导电层的部分；以及形成一插塞结构于该主体部分的开口和该插塞部分的开口中。该主体部分的区域的厚度小于该遮罩区域的厚度。该主体部分的开口的宽度大于该插塞部分的开口的宽度。
由于本发明的半导体元件的设计，使用包括半透光层的光罩形成的插塞结构可以具有垂直的插塞侧壁，同时保持插塞结构到底部导电层的覆盖窗口足够大。因此，接触电阻可以提高，并且可以降低蚀刻不足的风险。结果，所得半导体元件的产量和/或性能将得以提高。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1是流程图，例示本公开一实施例的利用光罩制备半导体元件的方法；
图2至图16为剖面示意图，例示本公开一实施例的利用光罩制备半导体元件的流程；
图17是流程图，例示本公开另一实施例的利用光罩制备半导体元件的方法；
图18至图26为剖面示意图，例示本公开另一实施例的利用光罩制备半导体元件的流程；
图27为剖面示意图，例示本公开另一实施例的半导体元件。
其中，附图标记说明如下：
1A：半导体元件
1B：半导体元件
1C：半导体元件
10：制备方法
20：制备方法
100：堆叠结构
101：基底
103：底部介电层
105：底部导电层
107：蚀刻停止层
107T：顶面
109：第一内介电层
111：第二介电层
200：硬遮罩结构
201：第一硬遮罩层
203：抗反射涂层
300：插塞结构
310：本体部分
310B：底面
310O：开口
310S：侧壁
320：插塞部分
320O：开口
320S：侧壁
401：制程前遮罩层
403：经图像化遮罩层
403B：区域
403C：洞
403M：遮罩区域
500A：光罩
500B：光罩
501：遮罩基底
501BS：底面
501LS：侧面
503：不透光层
503O：遮罩开口
505：半透光层
505O：遮罩开口
601：第一遮罩层
603：第二遮罩层
605：第一导电材料
H1：高度
H2：高度
HT：总高度
S1：表面积
S2：表面积
T1：厚度
T2：厚度
T3：厚度
T4：厚度
T5：厚度
T6：厚度
V1：垂直水平
V2：垂直水平
W1：宽度
W2：宽度
W3：宽度
W4：宽度
W5：宽度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的图式，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
在本公开中，半导体元件通常是指可以通过利用半导体特性而起作用的元件，且电光元件、发光显示元件、半导体电路和电子元件都包含在半导体元件的类别中。
需要说明的是，在本发明的描述中，上(或上方)对应于Z方向的箭头方向，下(或下方)对应于Z方向箭头的相反方向。
需要说明的是，“形成”一词表示任何创造、建立、图形化、植入或沉积一元素、一掺质或一材料的方法。举例来说包括原子层沉积、化学气相沉积、物理气相沉积、溅镀、共溅镀、旋转涂布、扩散、沉积、长晶、植入、微影、干式蚀刻与湿式蚀刻等方法，但不以此为限。
需要说明的是，在本公开的描述中，功能或步骤可以与图中指出的顺序不同的顺序发生。例如，取决于所涉及的功能或步骤，连续示出的两个图实际上可以同时执行，或者有时可以以相反的顺序执行。
图1是流程图，例示本公开一实施例的利用光罩500A制备半导体元件1A的方法10。图2至图16为剖面示意图，例示本公开一实施例的利用光罩500A制备半导体元件1A的流程。
参照图1至图3，于步骤S11中，提供一遮罩基底501，在遮罩基底501上形成一不透光层503，图案化不透光层503，以形成一主体部分的遮罩开口503O于不透光层503中。
参照图2，遮罩基底501可以由例如石英、玻璃或任何其他基本上透明的材料形成。玻璃可以是例如铝硅酸盐玻璃、氟化钙或氟化镁以及钠钙玻璃。在一些实施例中，遮罩基底501的厚度在约0.125英寸和约0.25英寸之间。
参照图2，不透光层503可以形成在遮罩基底501上。不透光层503可以由例如铬、或对微影制程的曝光制程的能量源的入射波长足够不透明的其他合适材料形成，稍后将说明。在一些实施例中，不透光层503可以通过例如化学气相沉积、射频溅射或其他合适的沉积制程形成。在一些实施例中，不透光层503的厚度T1在约500埃和约1000埃之间。在一些实施例中，不透光层503的不透明度是100％或基本上约100％。
在一些实施例中，替代地，不透光层503可以通过电镀制程形成。详细地，遮罩基底501可以在遮罩基底501的底面501BS和侧面501LS上涂覆有一覆盖层(未示出)。然后，对覆盖有覆盖层的遮罩基底501进行软烘烤，以增强遮罩基底501与覆盖层之间的附着力，并驱除覆盖层中的所有溶剂。随后，将涂覆有覆盖层的遮罩基底501浸入用于表面活化的化学镀铬活化剂中。合适的化学镀铬活化剂可以是氯化铬和2-丙醇的碱性溶液。然后将涂覆有覆盖层的活化遮罩基底501浸入化学镀铬溶液中，以涂覆不透光层503。在覆盖有覆盖层的遮罩基底501上形成不透光层503之后，可以将覆盖层从遮罩基底501上剥离。
参照图2，通过微影制程在不透光层503上形成一第一遮罩层601。第一遮罩层601包括主体部分的遮罩开口503O的图案。在一些实施例中，第一遮罩层601可以是光阻剂，例如市售的光阻剂OCG895i或其他合适的光阻剂。
参照图3，执行使用第一遮罩层601作为遮罩的第一蚀刻制程，以去除不透光层503的部分。在第一蚀刻制程之后，在不透光层503中形成主体部分的遮罩开口503O。遮罩基底501的顶面的第一部分可以通过主体部分的遮罩开口503O暴露。在一些实施例中，在第一次蚀刻过程中，不透光层503与遮罩基底501的蚀刻速率比可以在约100∶1和约1.05∶1之间、约15∶1和约2∶1之间、或约10∶1和约2∶1之间。在形成主体部分的遮罩开口503O之后，第一遮罩层601将被去除。
参照图1和图4至图6，在步骤S13中，在主体部分的遮罩开口503O中形成一半透光层505，并且图案化半透光层505以形成一插塞部分的遮罩开口505O，其中遮罩基板501、不透光层503和半透光层505一起构成光罩500A。
参照图4，半透光层505可以包括例如硅化钼或氮化硅。在一些实施例中，半透光层505可以通过例如化学气相沉积、溅射或其他适用的沉积制程来形成。在一些实施例中，可以在形成半透光层505之后去除第一遮罩层601。
在一些实施例中，半透光层505的厚度T2与不透光层503的厚度T1基本相同。在一些实施例中，半透光层505的厚度T2和不透光层503的厚度T1可以不同。例如，半透光层505的厚度T2可以大于或小于不透光层503的厚度T1。在一些实施例中，半透光层505的不透明度与不透光层503的不透明度的不透明度比在约5％和约95％之间。在一些实施例中，半透光层505的不透明度与不透光层503的不透明度的不透明度比在约45％和约75％之间。需要说明的是，遮罩基板501顶面中暴露的第一部分在现阶段被透光层505完全覆盖。
参照图5，通过微影制程形成一第二遮罩层603，以覆盖不透光层503和部分半透光层505。第二遮罩层603包括插塞部分的遮罩开口505O的图案。在一些实施例中，第二遮罩层603可以是光阻剂，例如市售的光阻剂OCG895i或其他合适的光阻剂。
参照图6，执行使用第二遮罩层603作为遮罩的第二蚀刻制程，以去除半透光层505暴露的部分。在第二蚀刻制程之后，在半透光层505中形成插塞部分的遮罩开口505O。遮罩基底501的顶面的第二部分可以通过插塞部分的遮罩开口505O暴露。在一些实施例中，在第二次蚀刻过程中，半透光层505与遮罩基底501的蚀刻速率比可以在约100∶1和约1.05∶1之间、在约15∶1和约2∶1之间、或在约10∶1和约2∶1之间。在形成插塞部分的遮罩开口505O之后，第二遮罩层603将被去除。遮罩基底501的顶面的第一部分的表面积S1大于遮罩基底501的顶面的第二部分的表面积S2。
参照图1和图7至图14，在步骤S15，提供一堆叠结构100，在堆叠结构100上形成一硬遮罩结构200，在硬遮罩结构200上形成一制程前遮罩层401，使用光罩500A图案化制程前遮罩层401以形成一经图像化遮罩层403，使用经图像化遮罩层403作为遮罩图案化硬遮罩结构200，并且执行一开口蚀刻制程以在堆叠结构100中形成一主体部分的开口310O和一插塞部分的开口320O。
参照图7，堆叠结构100包括一基底101、一底部介电层103、一底部导电层105、一蚀刻停止层107、一第一内介电层109和一第二介电层111。在一些实施例中，基底101包括完全由至少一种半导体材料组成的块状半导体基底，块状半导体基板可以由硅、锗等元素半导体；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟，或其他III-V族化合物半导体或II-VI族化合物半导体；或其组合所形成。
在一些实施例中，基底101可以包括绝缘体上半导体结构，该结构从底部到顶部由处理基底、绝缘体层和最顶部的半导体材料层组成。处理基底和最顶部的半导体材料层可以由与上述块状半导体基底相同的材料形成。绝缘体层可以是结晶或非结晶介电材料，例如氧化物和/或氮化物。例如，绝缘体层可以是介电氧化物，例如氧化硅。又例如，绝缘体层可以是介电氮化物，例如氮化硅或氮化硼。又例如，绝缘体层可以包括介电氧化物和介电氮化物的堆叠，例如以任何顺序堆叠的氧化硅与氮化硅或氮化硼。绝缘体层可以具有约10nm和200nm之间的厚度。
应当注意，术语“约”改变本公开的成分、组分或反应物的量是指例如通过用于制备的典型测量和液体处理程序可发生的数值变化于浓缩物或溶液。此外，变化亦可能源自量测程序中的非故意失误、制造组合物或实施方法时等情况中所使用的成分的制造、来源或纯度上的差异。在一些方面，术语“约”指所示数值10％以内的变化。在另一些方面，术语“约”指所示数值5％以内的变化。然而，在另一方面，术语“约”指在所报告数值的10、9、8、7、6、5、4、3、2或1％内。
替代地，在一些实施例中，基板101还可以包括多个装置元件(为清楚起见未示出)、多个介电层(为清楚起见未示出)和多个导电特征(为清楚起见未示出)。
装置元件可以形成在块状半导体基底或最顶部的半导体材料层上。装置元件的一些部分可以形成在块状半导体基底或最顶部的半导体材料层中。装置元件可以是晶体管，例如互补金属氧化物半导体晶体管、金属氧化物半导体场效应晶体管、鳍式场效应晶体管等、或其组合。
介电层可以形成在块状半导体基底或最顶部的半导体材料层上并且覆盖装置元件。在一些实施例中，介电层可由例如氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低介电常数介电材料等、或其组合形成。低介电常数介电材料可以具有小于3.0或小于2.5的介电常数。在一些实施例中，低介电常数介电材料可以具有小于2.0的介电常数。介电层可以通过诸如化学气相沉积、等离子体增强化学气相沉积等的沉积制程形成。可在沉积制程之后执行平坦化制程以去除多余材料，并为后续处理步骤提供基本平坦的表面。
导电特征包括多个互连层和多个导电通孔。互连层彼此分离并且沿着方向Z水平地设置在介电层中。导电通孔连接沿着方向Z的相邻的互连层、以及相邻的装置元件和互连层。在一些实施例中，导电通孔可以改善散热并且可以提供结构支撑。在一些实施例中，导电特征可以由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属形成氮化物(例如氮化钛)、过渡金属铝化物、或其组合形成。导电特征可以在形成介电层期间形成。
装置元件和导电特征一起构成基底101中的多个功能单元。在本公开的描述中，功能单元通常是指功能相关的电路，其为了功能目的已经被划分为不同的单元。在一些实施例中，功能单元通常可以是高度复杂的电路，例如处理器内核、存储器控制器或加速器单元。在一些其他实施例中，功能单元的复杂性和作用性的程度可视实际需求而定。
参照图7，在一些实施例中，底部介电层103可以形成在基底101上并且可以由例如二氧化硅、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、或其组合形成。在一些实施例中，底部介电层103可以由例如二氧化硅、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、旋涂低介电常数介电层、化学气相沉积低介电常数介电层、或其组合形成。在一些实施例中，底部介电层103可以包括诸如旋涂玻璃的自平面化材料或诸如SiLK TM的旋涂低介电常数介电材料。自平面化介电材料的使用可以避免执行后续平坦化步骤的需要。在一些实施例中，底部介电层103可以通过沉积制程形成，包括例如化学气相沉积、等离子体增强化学气相沉积、蒸发或旋涂。在一些实施例中，可以执行平坦化制程，例如化学机械抛光，以为后续处理步骤提供基本平坦的表面。
参照图7，底部导电层105可以形成在底部介电层103中。底部导电层105可以由例如钨形成。在一些实施例中，底部导电层105可以由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合形成。在本实施例中，底部导电层105可视为M0。
参照图7，蚀刻停止层107形成在底部介电层103上。通常，蚀刻停止层可提供在形成导电特征时停止蚀刻制程的机制。蚀刻停止层可以优选地由具有与相邻层不同的蚀刻选择性的介电材料形成。例如，蚀刻停止层107可以由氮化硅、碳氮化硅、碳氧化硅等、或其组合形成。蚀刻停止层107可以通过化学气相沉积或等离子体增强化学气相沉积来沉积。
参照图7，第一内介电层109可以形成在蚀刻停止层107上。第一内介电层109可以由例如二氧化硅、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、旋涂低介电常数介电层、化学气相沉积低介电常数介电层、或其组合形成。在一些实施例中，第一内介电层109可以包括诸如旋涂玻璃的自平面化材料或诸如SiLK TM的旋涂低介电常数介电材料。自平面化介电材料的使用可以避免执行后续平坦化步骤的需要。在一些实施例中，第一内介电层109可以通过沉积制程形成，包括例如化学气相沉积、等离子体增强化学气相沉积、蒸发或旋涂。在一些实施例中，可以执行诸如化学机械抛光之类的平坦化制程以为后续处理步骤提供基本平坦的表面。
参照图7，第二介电层111形成在第一内介电层109上。在一些实施例中，第二介电层111可以由与第一内介电层109相同的材料形成。在一些实施例中，第二介电层111可以由与第一内介电层109不同的材料形成。例如，第二介电层111可以由例如二氧化硅、未掺杂硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、旋涂低介电常数介电层、化学气相沉积低介电常数介电层、或其组合形成。在一些实施例中，第二介电层111可以包括诸如旋涂玻璃的自平面化材料或诸如SiLK TM的旋涂低介电常数介电材料。自平面化介电材料的使用可以避免执行后续平坦化步骤的需要。在一些实施例中，第二介电层111可以通过沉积制程形成，包括例如化学气相沉积、等离子体增强化学气相沉积、蒸发或旋涂。在一些实施例中，可以执行平坦化制程，例如化学机械抛光，以为后续处理步骤提供基本平坦的表面。
参照图7，第一内介电层109的厚度可以大于第二介电层111的厚度。在一些实施例中，第二介电层111是可选的。
参照图7，硬遮罩结构200可以形成在第二介电层111上，或者如果不存在第二介电层111，则可以形成在第一内介电层109上。硬遮罩结构200可以包括一第一硬遮罩层201和一抗反射涂层203。
在一些实施例中，第一硬遮罩层201可以具有在约80nm和约500nm之间的厚度T3。在一些实施例中，第一硬遮罩层201的厚度T3可以在约100nm和约200nm之间。
在一些实施例中，第一硬遮罩层201可以由例如碳膜形成。术语“碳膜”在本文中用于描述质量主要为碳、其结构主要由碳原子定义或其物理和化学性质由其碳含量支配的材料。术语“碳膜”旨在排除作为简单混合物或包括碳的化合物的材料，例如介电材料，例如碳掺杂的氮氧化硅、碳掺杂的氧化硅或碳掺杂的多晶硅。
在一些实施例中，第一硬遮罩层201可以通过高密度等离子体化学气相沉积制程形成。可以使用功率在约500瓦和约4000瓦之间的感应耦合射频来产生高密度等离子体。在一些实施例中，可以使用功率在约500瓦和约4000瓦之间的电容耦合射频来产生高密度等离子体。碳源可以是甲烷、乙烷、乙炔、苯、或其组合。碳源的流速可以在约50标准立方英尺每分钟(sccm)和约150sccm之间。碳源可以碳聚合以形成碳-碳链。诸如氩气、氖气或氦气的惰性气体可用作载体气体以携带碳源。载体气体的流速可以在约10sccm和约150sccm之间。高密度等离子体化学气相沉积制程的制程压力可以为约5毫托和约20毫托。高密度等离子体化学气相沉积制程的制程温度可以在约240℃和约340℃之间。
替代地，在一些实施例中，第一硬遮罩层201可以由例如氮化硼、氮化硼硅、磷氮化硼、硼碳氮化硅等形成。第一硬遮罩层201可以通过成膜制程和处理制程形成。详细地，在成膜制程中，可以在第二介电层111(或第一内介电层109)上方引入第一前驱物以形成硼基层，第一前驱物可以是硼基前驱物。随后，在处理制程中，可以引入第二前驱物以与硼基层反应并且将硼基层变成第一硬遮罩层201，第二前驱物可以是基于氮的前驱物。在一些实施例中，第一前驱物为如乙硼烷、环硼氮烷或环硼氮烷的烷基取代的硼衍生物。在一些实施例中，第二前驱物可以是例如氨或肼。
参照图7，抗反射涂层203可以形成在第一硬遮罩层201上。抗反射涂层203可用于减少下层材料的反射、驻波、薄膜干涉和镜面反射。在一些实施例中，抗反射涂层203可以由薄膜结构组成，薄膜结构具有对比折射率交替的层。在一些实施例中，抗反射涂层203可以是例如由Rohm and Haas Electronic Materials(Phoenix,Ariz.)商业供应的AR 40Anti-Reflectant。在一些实施例中，抗反射涂层203的厚度T4在约30nm和约50nm之间。在一些实施例中，抗反射涂层203是可选的。
参照图7，可以通过例如旋涂在硬遮罩结构200上形成制程前遮罩层401。可以执行软烘烤制程以驱除残留在制程前遮罩层401中的溶剂。在一些实施例中，制程前遮罩层401可以是光阻剂，例如市售的光阻剂OCG895i或其他合适的光阻剂。
参照7，光罩500A可以置于堆叠结构100上方并与堆叠结构100对齐。
参照图8，可以使用光罩500A执行曝光制程。可以使用辐射源来执行曝光制程。辐射源可以是例如紫外辐射、深紫外辐射(通常为193nm或248nm)或极紫外辐射(通常为13.5nm)。可以在曝光制程之后立即执行曝光后烘烤制程。随后，可以执行显影制程。在显影制程中，将碱性水溶液添加到曝光和烘烤过的制程前遮罩层401中，并且溶解部分制程前遮罩层401。在曝光制程、曝光后烘烤制程和显影制程之后，制程前遮罩层401将转变成经图像化遮罩层403。
参照图8，经图像化遮罩层403包括一遮罩区域403M、一主体部分的区域403B和一插塞部分的洞403C。遮罩区域403M围绕主体部分的区域403B。遮罩区域403M可以对应于不透光层503。也就是说，遮罩区域403M和不透光层503在俯视图中可以完全相互重叠(未示出)。主体部分的区域403B可以对应于半透光层505。也就是说，主体部分的区域403B和半透光层505在俯视图中可以完全相互重叠(未示出)。由主体部分的区域403B包围的空间可视为插塞部分的洞403C。硬遮罩结构200的顶面的一部分可以通过插塞部分的洞403C暴露。插塞部分的洞403C可以对应于插塞部分的遮罩开口505O。即，插塞部分的洞403C和插塞部分的遮罩开口505O可以在俯视图中可以完全相互重叠(未示出)。
参照图8，遮罩区域403M的厚度T5可以大于主体部分的区域403B的厚度T6。在一些实施例中，主体部分的区域403B的厚度T6与遮罩区域403M的厚度T5的厚度比在约25％和约85％之间。在一些实施例中，主体部分的区域403B的厚度T6与遮罩区域403M的厚度T5的厚度比在约45％和约65％之间。
参照图9至图12，执行使用经图像化遮罩层403作为遮罩的硬遮罩蚀刻制程以图案化硬遮罩结构200。在一些实施例中，硬遮罩蚀刻制程可以是各向异性蚀刻制程。在一些实施例中，硬遮罩蚀刻制程可以包括多个阶段，例如四个阶段，但不限于此。
参照图9，在硬遮罩蚀刻制程的第一阶段，主体部分的区域403B下方的硬遮罩结构200可以被经图像化遮罩层403的主体部分的区域403B临时保护着。详细地，在硬遮罩蚀刻制程的第一阶段，经图像化遮罩层403的主体部分的区域403B可以作为蚀刻缓冲层以保护下方的抗反射涂层203。结果，对应于主体部分的区域403B的抗反射涂层203在硬遮罩蚀刻制程的第一阶段将完好无损。需要说明的是，经图像化遮罩层403的主体部分的区域403B在硬遮罩蚀刻制程的第一阶段会持续被消耗。在硬遮罩蚀刻制程的第一阶段之后，主体部分的区域403B将被完全消耗或仅留下一点。
相反地，对于对应于经图像化遮罩层403中插塞部分的洞403C的抗反射涂层203，没有经图像化遮罩层403存在可作为临时蚀刻缓冲层。因此，在硬遮罩蚀刻制程的第一阶段，对应于插塞部分的洞403C的抗反射涂层203将被去除，而对应于主体部分的区域403B的抗反射涂层203仍然由经图像化遮罩层403的主体部分的区域403B所保护。结果，在第一阶段的硬遮罩蚀刻制程之后，与插塞部分的洞403C对应的抗反射涂层203将被去除，以形成沿着抗反射涂层203的插塞部分的开口320O。第一硬遮罩层201的一部分可以通过插塞部分的开口320O暴露。在一些实施例中，在硬遮罩蚀刻制程的第一阶段，通过插塞部分的开口320O暴露的第一硬遮罩层201的一小部分亦被移除。换言之，插塞部分的开口320O将延伸到第一硬遮罩层201(未示出)。
在一些实施例中，在硬遮罩蚀刻制程的第一阶段，经图像化遮罩层403与抗反射涂层203的蚀刻速率比在约20∶1和约1.5∶1之间、约10∶1和约2∶1之间、或约5∶1和约2∶1之间。在一些实施例中，在硬遮罩蚀刻制程的第一阶段，经图像化遮罩层403与第一硬遮罩层201的蚀刻速率比可以在约100∶1和约2∶1之间、约15∶1和约2∶1之间、或约10∶1和约2∶1之间。
参照图10，在硬遮罩蚀刻制程的第二阶段，由于主体部分的区域403B在硬遮罩蚀刻制程的第一阶段完全消耗，对应于主体部分的区域403B的抗反射涂层203将被去除。结果，沿着抗反射涂层203的插塞部分的开口320O将被加宽，以形成沿着抗反射涂层203的主体部分的开口310O。在一些实施例中，对应于主体部分的区域403B的第一硬遮罩层201的一小部分亦被去除。换言之，主体部分的开口310O可以延伸到第一硬遮罩层201(未示出)。
同时，通过插塞部分的开口320O暴露的第一硬遮罩层201(加宽之前)将被去除，以将插塞部分的开口320O延伸到第一硬遮罩层201。需要说明的是，插塞部分的开口320O比主体部分的开口310O深，且主体部分的开口310O与插塞部分的开口320O相连通。在硬遮罩蚀刻制程的第二阶段之后，经图像化遮罩层403将被完全消耗或仅留下一点点(例如，可以留下遮罩区域403M，未示出)。
在一些实施例中，硬遮罩蚀刻制程的第二阶段和硬遮罩蚀刻制程的第一阶段可以用相同的蚀刻配方来执行。在一些实施例中，在硬遮罩蚀刻制程的第二阶段，经图像化遮罩层403与抗反射涂层203的蚀刻速率比可以在约20∶1和约1.5∶1之间、约10∶1和约2∶1之间、或约5∶1和约2∶1之间。在一些实施例中，在硬遮罩蚀刻制程的第二阶段，经图像化遮罩层403与第一硬遮罩层201的蚀刻速率比可以在约100∶1和约2∶1之间、约15∶1和约2∶1之间、或约10∶1和约2∶1之间。
参照图11，在硬遮罩蚀刻制程的第三阶段，通过主体部分的开口310O和插塞部分的开口320O暴露的第一硬遮罩层201将被同时去除。也就是说，插塞部分的开口320O将朝着第二介电层111加深，并且主体部分的开口310O将延伸到第一硬遮罩层201。在一些实施例中，通过插塞部分的开口320O暴露的第二介电层111的一部分亦被去除。换言之，插塞部分的开口320O将延伸至第二介电层111。需要说明的是，插塞部分的开口320O仍比主体部分的开口310O深。
在一些实施例中，硬遮罩蚀刻制程的第三阶段和硬遮罩蚀刻制程的第二阶段可以用不同的蚀刻配方来执行。在一些实施例中，在硬遮罩蚀刻制程的第三阶段，第一硬遮罩层201与抗反射涂层203的蚀刻速率比可以在约100∶1和约1.5∶1之间、在约50∶1和约2∶1之间、或在约5∶1和约2∶1之间。在一些实施例中，在硬遮罩蚀刻制程的第三阶段，第二介电层111与抗反射涂层203的蚀刻速率比可以在约50∶1和约2∶1之间、约15∶1和约2∶1之间、或约5∶1和约2∶1之间。
参照图12，在硬遮罩蚀刻制程的第四阶段，抗反射涂层203将被完全去除。主体部分的开口310O和插塞部分的开口320O可以保持与硬遮罩蚀刻制程的第三阶段相同的深度/轮廓，或者主体部分的开口310O和插塞部分的开口320O与硬遮罩蚀刻制程的第三阶段相比略有加深。
在一些实施例中，硬遮罩蚀刻制程的第四阶段和硬遮罩蚀刻制程的第三阶段可以用不同的蚀刻配方来执行。在一些实施例中，在硬遮罩蚀刻制程的第四阶段，抗反射涂层203与第一硬遮罩层201的蚀刻速率比可以在约100∶1和约1.5∶1之间、在约50∶1和约2∶1之间、或在约5∶1和约2∶1之间。在一些实施例中，在硬遮罩蚀刻制程的第四阶段，抗反射涂层203与第二介电层111的蚀刻速率比可以在约100∶1和约2∶1之间、约50∶1和约2∶1之间、或约5∶1和约2∶1之间。
在一些实施例中，硬遮罩蚀刻制程的第四阶段是可选的，剩余的抗反射涂层203可以在随后的开口蚀刻制程中作为遮罩的一部分。
参照图13和14，执行使用经图像化的第一硬遮罩层201作为遮罩的开口蚀刻制程。在一些实施例中，开口蚀刻制程可以是各向异性制程。在一些实施例中，开口蚀刻制程可以包括多个阶段，例如两个阶段，但不限于此。在一些实施例中，开口蚀刻制程是无聚合物制程，其导致的开口侧壁上的聚合物再沉积较少。由较少的聚合物再沉积所制备的开口可以具有更直的侧壁轮廓。
参照图13，在开口蚀刻制程的第一阶段，插塞部分的开口320O和主体部分的开口310O将同时加深。插塞部分的开口320O将延伸到第一内介电层109，且主体部分的开口310O将延伸到第二介电层111。第一硬遮罩层201在开口蚀刻制程的第一阶段将被持续消耗。
在一些实施例中，在开口蚀刻制程的第一阶段，第二介电层111与第一硬遮罩层201的蚀刻速率比可以在约50∶1和约1.5∶1之间、约15∶1和约2∶1之间、或约5∶1和约2∶1之间。在一些实施例中，在开口蚀刻制程的第一阶段，第一内介电层109与第一硬遮罩层201的蚀刻速率比可以在约50∶1和约2∶1之间、约15∶1和约2∶1之间、或约5∶1和约2∶1之间。
参照图14，在开口蚀刻制程的第二阶段，插塞部分的开口320O和主体部分的开口310O将同时加深。插塞部分的开口320O将延伸到蚀刻停止层107。底部导电层105的一部分可以通过插塞部分的开口320O暴露。主体部分的开口310O将延伸到蚀刻停止层107。需要说明的是，插塞部分的开口320O仍比主体部分的开口310O深。第一硬遮罩层201在开口蚀刻制程的第二阶段期间将被持续消耗。在开口蚀刻制程之后，第一硬遮罩层201将被完全去除或者仅被留下一点，可以执行额外的去除制程以去除剩余的第一硬遮罩层201。
在一些实施例中，在开口蚀刻制程的第二阶段，第二介电层111与第一硬遮罩层201的蚀刻速率比在约100∶1和约1.5∶1之间、约50∶1和约2∶1之间、或约5∶1和约2∶1之间。在一些实施例中，在开口蚀刻制程的第二阶段，第一内介电层109与第一硬遮罩层201的蚀刻速率比在约100∶1和约2∶1之间、在约50∶1和约2∶1之间、或在约5∶1和约2∶1之间。在一些实施例中，在开口蚀刻制程的第二阶段，蚀刻停止层107与第一硬遮罩层201的蚀刻速率比在约100∶1和约2∶1之间、约50∶1和约2∶1之间、或约5∶1和约2∶1之间。
在一些实施例中，主体部分的开口310O的宽度W1可以大于插塞部分的开口320O的宽度W2。在一些实施例中，插塞部分的开口320O的宽度W2与主体部分的开口310O的宽度W1的宽度比可以在约10％和约75％之间、或在约30％和约60％之间。在一些实施例中，底部导电层105的宽度W3可以大于主体部分的开口310O的宽度W1。在一些实施例中，主体部分的开口310O的宽度W1与底部导电层105的宽度W3的宽度比在约5％和约70％之间、或在约10％和约50％之间。
参照图1、图15和图16，在步骤S17，在主体部分的开口310O和插塞部分的开口320O中形成一插塞结构300。
参照图15，可以通过沉积制程将一第一导电材料605的层沉积到主体部分的开口310O和插塞部分的开口320O中。第一导电材料605例如是钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物、或其组合。
参照图16，在沉积制程之后，可以执行平坦化制程，例如化学机械抛光，直到暴露第二介电层111的顶面，以去除多余的材料，为后续制程步骤提供基本平坦的表面，并形成插塞结构300于主体部分的开口310O和插塞部分的开口320O中。基底101、底部介电层103、底部导电层105、蚀刻停止层107、第一内介电层109、第二介电层111和插塞结构300共同构成半导体元件1A。
参照图16，在本实施例中，插塞结构300可以视为C0，并且包括一主体部分310和一插塞部分320。主体部分310形成在主体部分的开口310O中，插塞部分320形成在插塞部分的开口320O中且与底部导电层105和主体部分310接触。在本实施例中，主体部分310的底面310B可以处于比蚀刻停止层107的顶面107T的垂直水平V2低的垂直水平V1处。
在一些实施例中，主体部分310的侧壁310S可以是基本上垂直的。在一些实施例中，插塞部分320的侧壁320S可以是基本上垂直的。需要说明的是，在本公开的描述中，一表面(例如，侧壁310S或侧壁320S)是“基本上垂直的”，表示存在一垂直面，该垂直面与该表面的偏离不超过该表面粗糙度的均方根的三倍。替代地，在一些实施例中，如果开口制程的第二阶段使用富含聚合物的蚀刻制程，则插塞部分320的侧壁320S将是锥形的。
在一些实施例中，主体部分310的宽度W4可以大于插塞部分320的宽度W5。在一些实施例中，插塞部分320的宽度W5与主体部分310的宽度W4的宽度比在约10％和约75％之间、或在约30％和约60％之间。在一些实施例中，底部导电层105的宽度W3可以大于主体部分310的宽度W4。在一些实施例中，主体部分310的宽度W4与底部导电层105的宽度W3的宽度比在约5％和约70％之间、或在约10％和约50％之间。
在一些实施例中，主体部分310的高度H1可以大于插塞部分320的高度H2。主体部分310的高度H1和插塞部分320的高度H2的总和可以视为插塞结构300的总高度HT。在一些实施例中，插塞部分320的高度H2与插塞结构300的总高度HT的高度比在5％和约45％之间、在约5％和约25％之间、或在约5％和约15％之间。
传统上，为了增加C0到M0的覆盖窗口，可以采用富含聚合物的蚀刻制程，且获得具有锥形侧壁的插塞。然而，插塞的锥形侧壁可能会增加接触电阻并增加蚀刻不足的风险。
相对地，通过采用包括半透光层505的光罩500A，插塞结构300可以形成有垂直的插塞侧壁310S、320S，同时保持C0至M0的覆盖窗口足够大。即，接触电阻将提升，并且蚀刻不足的风险将降低。结果，所得半导体元件1A的产量和/或性能将提高。
图17是流程图，例示本公开另一实施例的利用光罩500B制备半导体元件1B的方法20。图18至图26为剖面示意图，例示本公开另一实施例的利用光罩500B制备半导体元件1B的流程。
参照图17至图19，在步骤S21，提供一遮罩基底501，在遮罩基底501上形成一透光层505，且在透光层505上形成一不透光层503。
参照图18，遮罩基底501具有与图2所示的遮罩基底501类似的结构，在此不再赘述。半透光层505形成在遮罩基底501上并完全覆盖遮罩基底501。半透光层505的厚度T2、材料、不透明度与图4所示的半透光层505相似，在此不再赘述。
参照图19，不透光层503形成在半透光层505上。需要说明的是，在本实施例中，不透光层503可以与遮罩基底501相对，其间夹有透光层505。不透光层503的厚度T1、材料、不透明度类似于图2中所示的不透光层503，在此不再赘述。
参照图17、图20和图21，在步骤S23，图案化不透光层503以在不透光层503中形成一主体部分的遮罩开口503O。
参照图20，在不透光层503上形成一第一遮罩层601。第一遮罩层601具有与图2所示的第一遮罩层601类似的结构，在此不再赘述。
参照图21，执行使用第一遮罩层601作为遮罩的第一蚀刻制程，以去除不透光层503的一部分。在第一蚀刻制程之后，可以在不透光层503中形成主体部分的遮罩开口503O。半透光层505的顶面的一第一部分可以通过主体部分的遮罩开口503O暴露。在一些实施例中，在第一次蚀刻过程中，不透光层503与半透光层505的蚀刻速率比可以在约100∶1和约1.05∶1之间、约15∶1和约2∶1之间、或约10∶1和约2∶1之间。在形成主体部分的遮罩开口503O之后，第一遮罩层601将被去除。
参照图17、图22和图23，在步骤S25，对半透光层505进行图案化，以形成一插塞部分的遮罩开口505O，其中遮罩基底501、不透光层503和半透光层505共同构成一光罩500B。
参照图22，在不透光层503和半透光层505上形成一第二遮罩层603。第二遮罩层603具有与图5所示的第二遮罩层603相似的结构，在此不再赘述。
参照图23，可以利用类似于图6所示的程序来执行第二蚀刻制程，在此不再赘述。
参照图17和图24至图26，在步骤S27，提供一堆叠结构100，在堆叠结构100上形成一硬遮罩结构200，在硬遮罩结构200上形成一制程前遮罩层401，使用光罩500B图案化制程前遮罩层401以形成一经图像化遮罩层403，使用经图像化遮罩层403作为遮罩图案化硬遮罩结构200，且执行一开口蚀刻制程以在堆叠结构100中形成一主体部分的开口310O和一插塞部分的开口320O。
参照图24，堆叠结构100、硬遮罩结构200和制程前遮罩层401可以具有类似于7所示的结构，图24中与图7中相同或相似的元件，已经被标记相同或相似的标号，且省略重复的描述。
参照图25，图案化制程前遮罩层401，以形成经图像化遮罩层403，其程序类似于图8所示的程序，在此不再赘述。
参照图26，硬遮罩蚀刻制程和开口蚀刻制程可以用与图9至图14所示的相似的程序来执行，在此不再赘述。
参照图17、图25和图26，在步骤S29，在主体部分的开口310O和插塞部分的开口320O中形成一插塞结构300。
参照图25，插塞结构300可以用类似于图15和图16所示的程序形成，在此不再赘述。基底101、底部介电层103、底部导电层105、蚀刻停止层107、第一内介电层109、第二介电层111和插塞结构300共同构成半导体元件1B。
图27为剖面示意图，例示本公开另一实施例的半导体元件1C。
参照图27所示，半导体元件1C可以具有与图16所示类似的结构，图27中与图16中相同或相似的元件，已经被标记相同或相似的标号，且省略重复的描述。
参照图27所示，主体部分310的底面310B可以处于比蚀刻停止层107的顶面107T的垂直水平V2高的垂直水平V1。插塞部分320的高度H2与插塞结构300的总高度HT的高度比可以在15％和约45％之间、在约15％和约25％之间、或在约15％和约20％之间。
本发明的一个方面提供一种半导体元件，包括一底部介电层，其设置于一基底上；一底部导电层，其设置于该底部介电层中；一蚀刻停止层，其设置于该底部导电层上；一第一内介电层，其设置于该蚀刻停止层上；及一插塞结构，包括：一主体部分，其沿该第一内介电层设置并延伸到该蚀刻停止层；及一插塞部分，其设置于该蚀刻停止层中并与该主体部分和该底部导电层接触。该主体部分的宽度大于该插塞部分的宽度。
本公开的另一方面提供一种半导体元件的制备方法，包括提供一光罩，其包括一不透光层，其在一遮罩基底上并围绕该遮罩基底上的一半透光层，其中该半透光层包括一插塞部分的遮罩开口，其暴露该遮罩基底的部分；提供一堆叠结构，其包括一蚀刻停止层，其在一底部导电层上，与一第一内介电层，其在该蚀刻停止层上；以及形成一制程前遮罩层在该堆叠结构上；利用该光罩图案化该制程前遮罩层以形成一经图像化遮罩层，其包括一遮罩区域对应该不透光层，一主体部分的区域对应该半透光层，以及一洞对应该插塞部分的遮罩开口，其中该主体部分的区域的厚度小于该遮罩区域的厚度；执行一开口蚀刻制程，以在该堆叠结构中形成一主体部分的开口和一插塞部分的开口，并暴露出该底部导电层的部分；及形成一插塞结构在该主体部分的开口和该插塞部分的开口中。该主体部分的区域的宽度大于该插塞部分的遮罩开口的宽度。
本公开的另一方面提供一种半导体元件的制备方法，包括提供一光罩，其包括：一半透光层，其在一遮罩基底上并且包括一插塞部分的遮罩开口，其暴露该遮罩基底的部分；及一不透光层，其在该半透光层上并且包括一主体部分的遮罩开口，其暴露该半透光层的部分和该遮罩基底的部分；提供一堆叠结构，其包括一蚀刻停止层，其在一底部导电层上，与一第一内介电层，其在该蚀刻停止层上；以及形成一制程前遮罩层在该堆叠结构上；利用该光罩图案化该制程前遮罩层以形成一经图像化遮罩层，其包括一遮罩区域对应该不透光层，一主体部分的区域对应该半透光层，以及一洞对应该插塞部分的遮罩开口；执行一开口蚀刻制程，以在该堆叠结构中形成一主体部分的开口和一插塞部分的开口，并暴露出该底部导电层的部分；以及形成一插塞结构于该主体部分的开口和该插塞部分的开口中。该主体部分的区域的厚度小于该遮罩区域的厚度。该主体部分的开口的宽度大于该插塞部分的开口的宽度。
由于本公开的半导体元件的设计，使用包括半透光层505的光罩500A形成的插塞结构300可以具有垂直的插塞侧壁，同时保持插塞结构300到底部导电层105的覆盖窗口(overlay windows)足够大。因此，接触电阻可以提高，并且可以降低蚀刻不足的风险。结果，所得半导体元件的产量和/或性能将得以提高。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体元件的制备方法，包括：
提供一光罩，其包括一不透光层，其在一遮罩基底上并围绕该遮罩基底上的一半透光层，其中该半透光层包括一插塞部分的遮罩开口，其暴露该遮罩基底的部分；
提供一堆叠结构，其包括一蚀刻停止层，其在一底部导电层上，与一第一内介电层，其在该蚀刻停止层上；以及形成一制程前遮罩层在该堆叠结构上；
利用该光罩图案化该制程前遮罩层以形成一经图像化遮罩层，其包括一遮罩区域对应该不透光层，一主体部分的区域对应该半透光层，以及一洞对应该插塞部分的遮罩开口，其中该主体部分的区域的厚度小于该遮罩区域的厚度；
执行一开口蚀刻制程，以在该堆叠结构中形成一主体部分的开口和一插塞部分的开口，并暴露出该底部导电层的部分；及
形成一插塞结构在该主体部分的开口和该插塞部分的开口中；
其中，该主体部分的区域的宽度大于该插塞部分的遮罩开口的宽度。
2.如权利要求1所述的半导体元件的制备方法，其中该插塞部分的遮罩开口的宽度与该主体部分的开口的宽度的宽度比在约10％和75％之间。
3.如权利要求1所述的半导体元件的制备方法，其中该插塞结构包括：
一主体部分，形成在该主体部分的开口中；及
一插塞部分，形成在该插塞部分的开口中并与该主体部分和该底部导电层接触。
4.如权利要求3所述的半导体元件的制备方法，其中该主体部分的侧壁基本上是垂直的。
5.如权利要求4所述的半导体元件的制备方法，其中该插塞部分的侧壁基本上是垂直的。
6.如权利要求5所述的半导体元件的制备方法，其中该插塞部分的宽度与该主体部分的宽度的宽度比在约10％和约75％之间。
7.如权利要求6所述的半导体元件的制备方法，其中该主体部分的高度大于该插塞部分的高度。
8.如权利要求7所述的半导体元件的制备方法，其中该插塞部分的高度与该插塞结构的总高度的高度比在约5％和约45％之间。
9.如权利要求8所述的半导体元件的制备方法，其中该开口蚀刻制程是各向异性蚀刻制程。
10.如权利要求9所述的半导体元件的制备方法，其中该半透光层的不透明度与该不透光层的不透明度的不透明度比在约5％和约95％之间。
11.一种半导体元件的制备方法，包括：
提供一光罩，其包括：
一半透光层，其在一遮罩基底上并且包括一插塞部分的遮罩开口，其暴露该遮罩基底的部分；及
一不透光层，其在该半透光层上并且包括一主体部分的遮罩开口，其暴露该半透光层的部分和该遮罩基底的部分；
提供一堆叠结构，其包括一蚀刻停止层，其在一底部导电层上，与一第一内介电层，其在该蚀刻停止层上；以及形成一制程前遮罩层在该堆叠结构上；
利用该光罩图案化该制程前遮罩层以形成一经图像化遮罩层，其包括一遮罩区域对应该不透光层，一主体部分的区域对应该半透光层，以及一洞对应该插塞部分的遮罩开口，其中该主体部分的区域的厚度小于该遮罩区域的厚度；
执行一开口蚀刻制程，以在该堆叠结构中形成一主体部分的开口和一插塞部分的开口，并暴露出该底部导电层的部分；以及形成一插塞结构于该主体部分的开口和该插塞部分的开口中；
其中，该主体部分的开口的宽度大于该插塞部分的开口的宽度。
12.如权利要求11所述的半导体元件的制备方法，其中插塞部分的开口的宽度与该主体部分的开口的宽度的宽度比在约10％和75％之间。
13.如权利要求12所述的半导体元件的制备方法，其中该插塞结构包括：
一主体部分，形成在该主体部分的开口中；及
一插塞部分，形成在该插塞部分的开口中并与该主体部分和该底部导电层接触。
14.如权利要求13所述的半导体元件的制备方法，其中该主体部分的侧壁基本上是垂直的。
15.如权利要求14所述的半导体元件的制备方法，其中该插塞部分的侧壁基本上是垂直的。
16.如权利要求15所述的半导体元件的制备方法，其中该插塞部分的宽度与该主体部分的宽度的宽度比在约10％和约75％之间。
17.如权利要求16所述的半导体元件的制备方法，其中该主体部分的高度大于该插塞部分的高度。
18.如权利要求17所述的半导体元件的制备方法，其中该插塞部分的高度与该插塞结构的总高度的高度比在约5％和约45％之间。
19.如权利要求18所述的半导体元件的制备方法，其中该开口蚀刻制程是各向异性蚀刻制程。
20.如权利要求19所述的半导体元件的制备方法，其中该半透光层的不透明度与该不透光层的不透明度的不透明度比在约5％和约95％之间。
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