JP5732395B2 - ハードマスク及び二重露光により形成される半導体デバイスのコンタクト及びビア - Google Patents
ハードマスク及び二重露光により形成される半導体デバイスのコンタクト及びビア Download PDFInfo
- Publication number
- JP5732395B2 JP5732395B2 JP2011528254A JP2011528254A JP5732395B2 JP 5732395 B2 JP5732395 B2 JP 5732395B2 JP 2011528254 A JP2011528254 A JP 2011528254A JP 2011528254 A JP2011528254 A JP 2011528254A JP 5732395 B2 JP5732395 B2 JP 5732395B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- opening
- hard mask
- dimension
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 75
- 238000000034 method Methods 0.000 claims description 149
- 230000008569 process Effects 0.000 claims description 116
- 239000000463 material Substances 0.000 claims description 104
- 238000005530 etching Methods 0.000 claims description 43
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 238000001465 metallisation Methods 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 130
- 238000004519 manufacturing process Methods 0.000 description 35
- 239000003989 dielectric material Substances 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 238000001459 lithography Methods 0.000 description 26
- 239000011229 interlayer Substances 0.000 description 22
- 238000000059 patterning Methods 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 239000000758 substrate Substances 0.000 description 16
- 238000013461 design Methods 0.000 description 13
- 239000000377 silicon dioxide Substances 0.000 description 13
- 235000012239 silicon dioxide Nutrition 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000001965 increasing effect Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000003384 imaging method Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000012876 carrier material Substances 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012634 optical imaging Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000006552 photochemical reaction Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Electrodes Of Semiconductors (AREA)
Description
概してここに開示される主題は集積回路に関し、更に特定的には、半導体デバイスのコンタクト区域又は金属領域を半導体デバイスの高位の配線レベル内の金属線のような伝導性の線又は領域に接続するためのコンタクト特徴(contact features)に関し、ここでは、コンタクト特徴は進歩したフォトグラフィ技術に基いて形成される。
集積回路のような微細構造の製造は、シリコン基板、ＳＯＩ（シリコン・オン・インシュレータ）基板、又は他の適切なキャリア材質のような適切な基板の１つ以上の材質層内に形成されるべき正確に制御されたサイズの微小領域を必要とする。これらの正確に制御されたサイズの微小領域は、典型的にはリソグラフィ、エッチング、注入、堆積のプロセス等を適用して単一又は複数の材質層をパターニングすることによって画定され、この場合、典型的には少なくともパターニングプロセスの特定の段階において、これらの微小領域を画定するように取り扱われることになる単一又は複数の材質層を覆うようにマスク層が形成されるであろう。一般的には、リソグラフィプロセス、典型的にはフォトリソグラフィプロセスによりパターニングされるフォトレジストの層によって、マスク層が構成されるであろうし、あるいは形成されるであろう。フォトリソグラフィのプロセスの間、レジストが基板表面上にスピンコーティングされるであろうし、そして次いでレチクル(reticle)のような対応するリソグラフィマスクを介して紫外線放射に選択的に曝露されるであろうし、それによりレジスト層内にレチクルパターンを結像して潜像を形成することができる。フォトレジストを現像した後、レジストのタイプ、即ちポジティブレジストであるかネガティブレジストであるかに応じて、露光部分又は非露光部分が除去されて、必要なパターンがフォトレジストの層内に形成される。このレジストパターンに基いて、エッチング、注入、焼鈍のプロセス等の更なる製造プロセスによって実際のデバイスパターンを形成することができる。洗練された集積化微小構造デバイスにおけるパターンの寸法は着実に減少しているので、デバイス特徴をパターニングするために用いられる装置は、関連する製造プロセスの解像度及びオーバレイ(overlay)正確性に関して極めて厳しい要求を満たす必要がある。この点において、解像度は、所定の製造ばらつきの条件下で最小サイズのイメージをプリントする一貫した能力を特定するための尺度であると考えられる。解像度を高める１つの重要な要素はリソグラフのプロセスであり、そのプロセスにおいては、フォトマスク又はレチクルに含まれるパターンが光学結像系を介して基板に光学的に転写される。従って、開口数、焦点深度、及び用いられる光源の波長のようなリソグラフィシステムの光学的特性を着実に改良するための多大な努力がなされている。
従って、光学的パターニングプロセスの解像度は、用いられる装置の結像能力、特定の露光波長に対するフォトレジスト材質、及び考慮されているデバイスレベル内に形成されることになるデバイス特徴の目標臨界的寸法に顕著に依存するであろう。例えば、最新の論理デバイスの重要な構成要素を代表する電界効果トランジスタのゲート電極は、現在開発下にあるデバイス世代に対して顕著に減少させられた寸法を伴う現行の製品デバイスに対して、５０ナノメートル以下の長さを有しているであろう。同様に、複数の配線レベル又はメタライゼーション層内に設けられる金属線の線幅もまた、増大したパッキング密度を計上するために、デバイス層内で減少させられた特徴サイズに適合させられる必要があろう。その結果、実際の特徴寸法は、現行のリソグラフィシステム内に設けられている光源で現在用いられている波長をはるかに下回るであろう。例えば、現在の臨界的なリソグラフィステップにおいては、１９３ｎｍの露光波長が用いられているであろうから、露光波長をはるかに下回る寸法を有するレジスト特徴を最終的に得るためには、複雑な技術が必要になるであろう。従って、光学的解像度を下回る寸法を得るために、高度に非線形なプロセスが典型的には用いられる。例えば、極度に非線形なフォトレジスト材質を用いることができ、この場合、弱く露光された区域は実質的に全く変化しないであろう一方でスレッショルドを超えた区域は後続の現像プロセスに関してそれらの化学的安定性の著しい差異(variation)を呈し得るように、明確なスレッショルドに基いて望ましい光化学反応が開始され得る。
高度に非線形な結像プロセスの使用は、利用可能なリソグラフィツール及びレジスト材質に対する解像度を高めるための能力を大きく拡大し得る。結像系、レジスト材質、及びレチクル上にもたらされる対応するパターンの間での複雑な相互作用に起因して、場合によっては光近接効果補正(optical proximity correction)（ＯＰＣ）等を含むかもしれない高度に洗練された結像技術においてさえも、潜像の一貫したプリンティング、即ち用いられるレジストの種類に応じて確実に除去され又は維持されるであろう露光されたレジスト部分のプリンティングは、結像されるべきそれぞれの特徴の特定の特性に大きく依存し得る。例えば、特定の設計幅及び設計長さを有する線状特徴は、望ましい臨界的な幅寸法を確実に得るために、特定のレチクル及びレジスト材質と組み合わせられる特定のリソグラフィツールのような他の所定の条件に対する特定の露光レシピを必要とするであろう一方で、長さ寸法は、典型的にはそれぞれの補正を必要とするであろうそれぞれの端部、所謂それぞれの線の終端キャップを除き、それほど臨界的ではないことが観察されてきている。その結果、実質的に正方形状特徴のような２つの横方向に臨界的な寸法を有する他の特徴に対しては、線状特徴に対して用いられるのと同じ露光レシピは適切ではないであろうし、従って例えば露光線量及びＯＰＣ等に関して精緻なプロセスパラメータが必要になるであろう。また、そのような高度に臨界的な露光プロセスにおけるそれぞれのプロセスパラメータは、線状特徴に基くそれぞれの露光プロセスと比較して、極めて厳しいプロセス許容範囲内に留まるように制御される必要があろうし、このことは、特に高度に縮小化された半導体デバイスが考慮されている場合に許容不可な基板の数を増やすことの要因になるであろう。リソグラフィプロセスの性質に起因して、対応するプロセス生産物は、許容不可の基板を識別するためにそれぞれの検査技術によって監視されるであろうし、許容不可の基板は次いで、再加工のために、即ち露光されたレジスト層を除去すると共にそれぞれの基板を更なるリソグラフィサイクルに対して準備するために、標識付けられるであろう。しかし、複雑な集積回路のためのリソグラフィ技術は、全体的なプロセスシーケンスの最も支配的なコスト要因の１つを代表するであろうから、再加工されるべき基板の数を可能な限り小さく維持するように、高度に効果的なリソグラフィ戦略が必要になるであろう。その結果、洗練された集積回路の形成の間における状況は、処理能力に関してますます臨界的になってきているようである。
図１ａ〜１ｃを参照して、進歩的な半導体デバイスを形成するための製造プロセスに関連する問題をより明確に示すために、ビア又はコンタクト等の特徴を形成するための典型的なプロセスシーケンスを説明する。
図１ａはそれぞれの現像ステップを含むそれぞれのリソグラフィプロセスの後の製造段階における半導体デバイス１００の上面図を模式的に示している。半導体デバイス１００は、図１ｂを参照して後述するようなそれぞれの材質層の上方に形成され得るレジスト層１１０を備えているであろう。レジスト層１１０の内部には、長さ方向Ｌ及び幅方向Ｗに符号１１０Ｌ、１１０Ｗで示される横方向の寸法を有する開口１１０ａが形成されている。例えばレジスト開口１１０ａに基いて実質的に正方形状の特徴が形成されることになる場合には、それぞれの横方向の寸法１１０Ｌ、１１０Ｗは同じくらいであろう。前述したように、高度に洗練された応用においては、対応する横方向の寸法１１０Ｌ、１１０Ｗは考慮中のデバイス層に対する臨界的寸法を代表するであろうし、即ち、これらの横方向寸法は、対応するデバイスレベル内にプリントされることになる最小寸法を代表するであろう。それぞれのレジスト開口１１０ａは、下層の材質層をパターニングしてその内部にそれぞれの開口を形成するためのエッチングマスクとして用いられることになり、それらの開口は次いで、コンタクト、ビア等の適切なデバイス特徴を形成するために用いることができ、デバイス特徴は、金属領域、金属線等の上層及び下層のデバイス特徴への接触をもたらすことができる。例えば、それぞれの線特徴への接続は次のデバイスレベル内に設けられることが想定されており、この場合、破線１２０ａで示される対応する線特徴は、幅方向Ｗにおいて実質的に同一の臨界的な寸法を有しているであろうことが想定されている。
図１ｂは図１ａの１ｂ−１ｂ線に沿う断面における半導体デバイス１００を模式的に示している。この製造段階における半導体デバイス１００は基板１０１を備えており、基板１０１は、トランジスタ、キャパシタ等のデバイス特徴を備えているであろうそれぞれの材質層（図示せず）を含む適切なキャリア材質を代表することができる。また、二酸化シリコン、シリコン窒化物、これらの組み合わせ等の任意の適切な誘電体材質からなる誘電体層１０２が基板１０１の上方に形成されており、そして誘電体層１０２は、それぞれのレジスト開口１１０ａと同様の横方向寸法を有するそれぞれの開口１０２ａを備えている。更に、レジスト層１１０をパターニングするためのそれぞれの露光プロセスを支援するために、更なる誘電体層１０３、例えばＡＲＣ層等が誘電体層１０２上に形成されているかもしれない。層１０３はシリコンオキシ窒化物、シリコン窒化物等の任意の適切な材質から形成され得る。
図１ｂに示される半導体デバイス１００は以下のプロセスに基いて形成することができる。基板１０１の内部及び上方にそれぞれのデバイス特徴を設けた後、ＣＶＤ（化学的気相堆積）プロセス等を備えているであろう十分に確立された製造技術に基いて誘電体層１０２が堆積させされ得る。例えばトランジスタ等のようなそれぞれのデバイス特徴の信頼性のある密閉をもたらすために、例えば、シリコン窒化物、二酸化シリコン等を形成するための洗練されたＣＶＤ技術が当該分野において十分に確立されている。層１０２の堆積の後、必要であれば、層１０３及びレジスト層１１０を形成するのに先立ち表面トポロジを高めるように、それぞれの平坦化プロセスが実行され得る。他の場合には、それぞれの表面トポロジは維持されるかもしれず、そしてそれを考慮しながらレジスタ層１１０を適切に形成することができる。レジスト層１１０は、プロセス均一性を高めるために、露光前ベイク(bake)等の確立された処理に基いて、後続の露光プロセスのために準備されるであろう。その後、レジスト層１１０はそれぞれのフォトマスク又はレチクルに基いて露光されるであろうし、フォトマスク又はレチクルは、前述したような対応する露光プロセスのそれぞれの非線形性を考慮に入れるために、場合によっては適切な補正技術に基いて設計されるであろう対応するマスク特徴を備えているであろう。他の場合には、位相シフトマスク等の任意の他の適切な技術が用いられ得る。露光プロセスの間、典型的には、それぞれの潜像を画定するためにレチクルパターンをレジスト層１１０内に転写するように、レチクルに含まれるパターンにより変調されている光ビームによって、明確な照射野(exposure field)が照明されるであろう。即ち、潜像は、対応するレジスト材質の光化学的挙動を修正するために大量の放射エネルギを受けるレジスト層１１０のそれぞれの部分として理解することができる。ここでは、後続の現像ステップの間に露光の場合に溶解性になり得るポジティブレジストが用いられているであろうことを想定することができる。その結果、それぞれの露光プロセスの間、基板１０１が適切に位置合わせされ、そしてその後に、それぞれの潜像を生成するために、一定の露光線量が考慮中のそれぞれの照射野へ移され、この場合、必要な光化学的改質を生じさせるための特定のエネルギのスレッショルドが、それぞれの特徴の所望の設計寸法に従って指定区域内に達成され得るように、マスク特徴及び／又は結像技術が選択され得る。即ち、上述の場合には、露光されたレジスト材質の実質的に完全な除去を後続の現像ステップの間に得るために、横方向寸法１１０Ｌ、１１０Ｗを有する開口１１０ａに対応する区域内に十分なエネルギを蓄積するように、それぞれのマスク特徴との組み合わせにおいて露光プロセスが設計される。両横方向における最小寸法に起因して、レジスト開口１１０ａ内に不完全に開口させられる多少の区域でさえも、誘電体層１０２内に開口１０２ａを形成するための後続のエッチングプロセスの間に対応する不規則性をもたらすであろうから、露光線量等のような露光プロセスのそれぞれのプロセスパラメータの他に任意の露光前及び露光後のプロセスのプロセスパラメータもまた、レジスト開口１１０ａを得るために厳しく設定されたプロセス余裕の範囲内で維持される必要があろう。従って、露光されたレジスト層１１０を現像した後、即ちレジスト材質の露光部分を除去した後に、それぞれの規格外の照射野を識別するために、基板１００の検査が実行されるであろう。特にそれぞれの横方向寸法１１０Ｌ、１１０Ｗが概ね１００ナノメートル以下であり得る高度に縮小化されたデバイスが考慮されている場合、臨界的開口１１０ａを形成するための極めて厳しいプロセス余裕に起因して、対応する多数の許容不可な照射野が生じることがあり、その各々は個別に調節される露光線量に基いて露光されるであろう。
図１ｃは進んだ製造段階における図１ａの断面１ｃ−１ｃに従う断面でのデバイス１００を模式的に示している。ここでは、開口１０２ａは金属のような適切な材質で充填されるであろうし、また更なる線状特徴１０４ａを備えた更なる誘電体層１０４が層１０２の上方に形成されるであろう。更に、レジスト層１２０が場合によってはそれぞれのＡＲＣ層１１３と組み合わされて、横方向寸法１１０Ｗを有する溝状開口１２０ａを含むように誘電体層１０４の上方に形成されるであろう。この場合、レジスト開口１２０ａの幅はレジスト開口１１０ａの臨界的寸法に実質的に対応するであろうことが想定されている。
層１０４、１１３及び１２０を形成しそしてパターニングするためのそれぞれのプロセスフローは、図１ｂを参照して説明したのと実質的に同じプロセスを備えているであろう。しかし、前述したように、任意の露光前及び露光後プロセスを含む対応するリソグラフィシーケンスの間、開口１１０ａを形成するための露光プロセスと比較して、対応するプロセス許容範囲はそれほど臨界的でなくてよいことが観察されてきており、このことは、横方向の長さ方向Ｌにおけるそれぞれの境界条件の欠如に起因していると考えられる。例えば、それぞれのレジスト開口１２０ａは開口１１０ａと比較して小さい露光線量で形成することができる一方で、他のプロセスパラメータもまたそれほど臨界的でなくてよく、それにより、線状特徴１２０ａを形成するための対応するリソグラフィプロセスに対して適度に広いプロセスウインドウ(process window)をもたらすことができる。
コンタクト及びビアのためのそれぞれのレジスト開口１１０ａは種々の製造段階で設けられる必要があろうから、満たされるべき極めて厳しいプロセス許容範囲は、それ自身極めてコストの大きいリソグラフィモジュールの全体的な処理能力の低下の顕著な要因になるであろうし、従って総合的な生産コストの大きな要因になり得る。また、それぞれの露光プロセスは高度に進歩的なリソグラフィツールのみに制限されるであろうから、全体的な生産コストが更に増大し得る。更に、実質的に円形断面に基づくコンタクトの製造は、上述したようなパターニング関連のプロセスのばらつきに起因して顕著な歩留まりの低下の要因になり得る一方で、例えば一番最初のメタライゼーション層を能動半導体領域に接続するための接触抵抗もまた、適度に高い。
上述した事情に鑑み、本開示は、上で特定した問題の１つ以上の影響を回避し又は少なくとも低減しつつ臨界的コンタクト要素を形成するための半導体デバイス及び技術に関連している。
概して、ここに開示される主題は、例えばトランジスタ等のコンタクト区域に接続するコンタクト要素の形成の間における臨界的な露光プロセスが、実際のコンタクト開口を下層の誘電体材質に転写するために次いで用いられ得るハードマスク層を適切にパターニングするために、２つのそれほど臨界的でない露光プロセスによって得られる２つの連続的に形成されるレジストマスクを用いる２つのそれほど臨界的でない露光プロセスによって置換されてよいプロセス技術及び半導体デバイスに関連している。このために、ハードマスク層をパターニングするために用いられるレジストマスクの各々は、前述したようなフォトリソグラフィプロセスを考慮するとそれほど制限的でない制約で得ることができる少なくとも１つの横方向寸法を呈するであろうから、全体的に高いプロセス柔軟性に寄与することができ、何故ならば、それほど洗練されていないリソグラフィツールが用いられてよく、あるいは所与のリソグラフィツールに対して全体的な露光プロセス及び関連するパターニングシーケンスのエラーレートを低減することができるからである。例えば、最初のステップでマスク層は伸長された形状を有していてよいレジストマスクに基いてパターニングされてよく、それにより全体的な露光関連の制約を緩和することができる一方で、ハードマスク層内の初期の開口の長さ方向に沿った望ましい横方向寸法が次いで、別個の露光ステップによって設けられてよい第２のレジストマスクに基いて決定されてよく、この場合、少なくとも一方又は両方の横方向寸法もまた、最終的なコンタクト開口の望ましいサイズに応じて、「非臨界的」寸法として選択されてよい。その結果、臨界的コンタクトパターニングシーケンスに関する任意のプロセス関連制約を顕著に緩和することができる一方で、例えば全体的な接触抵抗を低減することを考慮するときに、デバイス要求に従い少なくとも一方の横方向寸法において、対応するコンタクト要素のサイズを適切に調節する可能性もまた提供され得る。同様に、洗練された半導体デバイスのメタライゼーションレベルにおいてそれぞれの「コンタクト」又はビアを形成することができ、この場合にもまた、臨界的な露光及びパターニングのプロセスシーケンスはそれほど必要とされなくてよい。
ここに開示される１つの例示的な方法は、半導体デバイスの材質層上に形成されるハードマスク層の上方に第１のレジストマスクを形成することを備えている。方法は更に、第１のレジストマスクに基いてハードマスク層内に第１の開口を形成することを備えており、ここでは、第１の開口は第１の横方向に沿った第１の寸法を有し且つ第１の横方向とは異なる第２の横方向に沿った第２の寸法を有しており、そして第１の寸法は第２の寸法よりも小さい。追加的に、方法は、第２のレジストマスクをハードマスク層の上方に形成することを備えており、ここでは、第２のレジストマスクは、第１の開口との交差区域を画定する第２の開口を有している。最後に、方法は、交差区域に基いて材質層内にコンタクト開口を形成することを備えている。
ここに開示される更なる例示的な方法は、半導体デバイスの中間層誘電体材質の上方にハードマスク層を形成することを備えている。また、第１のレジストマスクを用いることによって、開口がハードマスク内に形成され、ここでは、開口は長方形部分を有している。方法は更に、第２のレジストマスクを用いて長方形部分内にマスク開口を形成することを備えており、ここでは、マスク開口はハードマスク層を通って延びている。追加的に、方法は、マスク開口を用いることによって中間層誘電体材質内にコンタクト開口を形成することとを備えており、ここでは、コンタクト開口は中間層誘電体材質を通って延びている。
ここに開示される１つの例示的な半導体デバイスは、半導体層の内部及び上方に形成される複数の回路要素を備えている。また、コンタクト領域が設けられて複数の回路要素の少なくとも１つに接続しており、そして中間層誘電体材質が複数の回路要素を密閉している。更に、半導体デバイスは、中間層誘電体材質を通って延びておりコンタクト領域に接続するコンタクト要素を備えており、ここでは、コンタクト要素はコンタクト区域との長方形に伸長された界面を形成している。
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
以下の詳細な説明及び図面に示される実施形態を参照して本開示が説明されるが、詳細な説明及び図面は本開示をここに開示される特定の実施形態に限定することを意図するものではなく、むしろ説明されている実施形態は単に本開示の種々の側面を例示しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されている。
概して、本開示は、臨界的なコンタクト要素、例えばトランジスタのような回路要素のコンタクト区域と接続するコンタクト要素、あるいは洗練された半導体デバイスのメタライゼーションシステム内の下層の金属領域と接続するビアの形態にあるコンタクトのパターニングを強化するためのプロセス技術及び半導体デバイスを提供する。典型的には、コンタクト及びビアは従来の戦略に従ってそれぞれの横方向において同様の寸法を有しているであろうから、前述したように、それぞれのレジストマスクを形成するための対応するプロセスの間、厳しいプロセスパラメータ制御及び洗練された露光ツールが必要になろう。それぞれの制約を顕著に緩和するために、即ち全体的なプロセスシーケンスに対するそれほど制限的でないプロセスウインドウを提供するのに、１つの特定の横方向寸法における臨界的寸法は、対応する直交横方向の寸法が著しく大きい限り、それほど臨界的でないリソグラフィ要求に基いて得ることができるという事実が活用される。従って、それほど臨界的でないマスク開口に基いて別個に形成される２つのレジストマスクを用いることによって、ハードマスク層内に対応する交差区域を形成することができ、交差区域は、高度に複雑且つ臨界的な露光プロセス技術を必要とすることなしに、両横方向において望ましい設計寸法を有することができる。即ち、２つの独立して設けられるレジストマスクをハードマスクと組み合わせることによって形成されるそれぞれの交差区域では、形成されるべきコンタクト開口の望ましい全体的な横方向寸法は、高度に臨界的なリソグラフィステップを１つも実行する必要なしに、設計規則によって要求されるであろう通りに規定することができる。例えば、両横方向における臨界的寸法が必要であろう場合には、対応するレジストマスクの各々はそれでもなおそれほど臨界的でないリソグラフィパラメータに基いて設けられてよい一方で、最終的に得られるコンタクト開口の少なくとも一方の横方向寸法を適切に適合させることにおいて高い柔軟性をもたらすことができ、この場合、対応するマスク開口の両横方向寸法は任意の臨界的寸法を十分に上回って選択され得るので、レジストマスクの少なくとも一方は、非臨界的リソグラフィプロセスに基いて形成することができる。それぞれの接触不良を著しく減少させることができ、また例えばそれほど進歩的でないリソグラフィツール等を用いる可能性に関して高いプロセス柔軟性をも得ることができる。
図２ａ〜２ｔを参照して以下に更なる例示的な実施形態をより詳細に説明し、適切である場合には図１ａ〜１ｃも参照する。
図２ａはその上方に半導体層２２０が形成されていてよい基板２０１を備えた半導体デバイス２００の断面図を模式的に示している。基板２０１は、その上方に半導体層２２０を形成するための任意の適切なキャリア材質を代表してよく、半導体層２２０は、シリコンベースの層、ゲルマニウム層、あるいはその内部及び上方に対応する回路要素２２１を形成するために用いられ得る任意の他の適切な半導体材質の形態で設けられてよい。回路要素２２１は、デバイス２００の全体的な回路構成を考慮して必要であろうトランジスタ、キャパシタ等を代表してよい。図示される実施形態においては、回路要素２２１は電界効果トランジスタを代表してよく、ここでは、デバイス２００に対する必要性に応じてバイポーラトランジスタ等のような任意の他の回路要素が用いられてよいことが理解されるべきである。洗練された応用においては、回路要素２２１は、考慮されている技術標準に応じて、ゲート電極２２２の長さ２２２ｌのような臨界的デバイス寸法に基いて形成されてよく、臨界的デバイス寸法は概ね５０ｎｍ以下であってよい。その結果、コンタクト構造２３０のような他のデバイスレベル又は任意のメタライゼーションレベル（図示せず）の臨界的寸法もまた、デバイスレベル２２０における臨界的寸法に適合させられるそれぞれの設計寸法に基いて形成される必要があろう。回路要素２２１はそれぞれのコンタクト区域２２３を更に備えていてよく、コンタクト区域２２３は、半導体層２２０上若しくはその内部及び／又はゲート電極２２２内に形成されてよく、また金属シリサイド等のような金属含有材質を含んでいてよい。デバイスレベル２２０内の減少させられた特徴サイズに起因して、コンタクト区域２２３の対応する横方向の寸法もまた減少させられるであろうから、コンタクトレベル２３０内に対応するコンタクト要素を形成するために、高度に洗練され従って臨界的なパターニングレジームが必要になろう。図示される実施形態においては、コンタクトレベル２３０は、場合によってはエッチング停止材質２３１と組み合わされる中間層誘電体材質２３２を備えていてよく、中間層誘電体材質２３２は例えば二酸化シリコン等の形態にあり、エッチング停止材質２３１はシリコン窒化物等あるいは任意の他の適切なエッチング停止材質である。しかし、コンタクトレベル２３０の誘電体構成部分の材質組成は、デバイス２００に対するデバイス及びプロセスの要求に適合するような任意の他の適切な様態で選択されてよいことが理解されるべきである。例えば、ゲート電極２２２の下方の半導体層２２０内に誘起され得る対応する歪により電界効果トランジスタの性能を高めるために、コンタクトエッチング停止層２３１は、しばしば高度に応力を与えられた誘電体材質として設けられることがある。一方、中間層誘電体材質２３２の材質組成は、回路要素２２１の完全性を維持するための望ましい化学的及び機械的な特性をもたらし且つコンタクトレベル２３０の上方に更なるメタライゼーション層を形成するための適切なプラットフォームを提供するように選択されてよい。また、図示される実施形態では、従来のプロセス技術と高度な互換性をもたらすことに関して半導体プロセスにおいて十分に確立された誘電体材質が用いられ得る場合には、コンタクトレベル２３０は、例えばシリコン窒化物の形態にあるハードマスク材質２３３を更に備えていてよい。他の場合には、少なくとも中間層誘電体材質２３２に対して望ましい高いエッチング選択性をもたらす任意の他の材質が用いられてよい。例えば、炭化シリコン、シリコンオキシ窒化物、特定の高ｋ誘電体材質、例えばハフニウム酸化物等がこの目的で用いられ得る。しばしば進歩的な半導体デバイスにおいては、対応するトランジスタ要素の全体的な性能を高めるために、高ｋ誘電体材質が次第に用いられているであろうことが理解されるべきである。これらの高ｋ誘電体材質の幾つかはまた、半導体製造プロセスにおいて用いられる多数の十分に確立された材質に対して高いエッチング選択性を呈することができ、そしてハードマスク材質として容易に用いることができる。更に、それぞれの開口２１０ａを備えたレジストマスク２１０がハードマスク層２３３の上方に形成され、開口２１０ａは、非臨界的寸法として理解されるべき少なくとも１つの横方向の方向に横方向の寸法を有していてよい。即ち、幾つかの例示的な実施形態では、開口２１０ａの幅２１０ｗは、中間層誘電体材質２３２内に形成されることになるコンタクト開口の対応する横方向の寸法よりも大きくなるように選択されてよい。同様に、長さ方向（図示せず）は、臨界的寸法に対応するように選択されてよく、あるいは対応する臨界的寸法、即ち対応する設計規則によって決定されるコンタクト要素の横方向の寸法よりも大きくなるように選択されてよい。図２ａに示される実施形態においては、幅２１０ｗはコンタクトレベル２３０内に形成されることになる対応するコンタクト要素の設計幅に実質的に対応していてよい一方で、対応する長さ寸法は寸法２１０ｗよりも著しく大きいくてよいことが想定されていてよい。
図２ｂは半導体デバイス２００の上面図を模式的に示しており、図２ｂにおいては、開口２１０ａの構成のための例示的な例が示されている。この例においては、開口２１０ａは対応する幅２１０ｗよりも著しく大きい長さ寸法２１０ｌを有していてよく、幅２１０ｗは、対応するコンタクト要素が必要な横方向のオフセットで互いに位置させられ得るように回路要素２２１の全体的な横方向寸法に対応すべく選択されてよい。例えば、それぞれの位置２３４ａ、２３４ｂは、それぞれコンタクト区域２２３ａ及び２２３ｂに接続するように形成されることになるコンタクト要素の位置及び横方向のサイズに対応していてよい。このように、コンタクト２３４ａ、２３４ｂのサイズ及び位置は、開口２１０ａの位置及び幅２１０ｗによって規定され得るが、長さ方向２１０ｌにおいては、コンタクト要素２３４ａ、２３４ｂの位置及びサイズの対応する制限は、後の製造段階において設けられるであろう更なるレジストマスクに基いて達成されてよい。
図２ａ及び２ｂに示される半導体デバイス２００は、以下のプロセスに基いて形成することができる。対応する回路要素２２１を形成した後、十分に確立されたプロセス技術を用いて、コンタクトレベル２３０が形成されてよい。この目的のために、十分に確立されたプロセス技術に従って材質２３１及び２３２が設けられてよく、即ち任意のプラズマ支援堆積プロセス又は熱的に活性化された堆積の技術が用いられてよく、場合によっては、結果として得られる表面トポロジを平坦化するための対応する平坦化ステップがそれに続いてよい。その後、ハードマスク材質２３３の特性に応じて、例えばプラズマ支援ＣＶＤ(化学的気相堆積）、熱的に活性化されたＣＶＤ、スピンオン(spin-on)技術、物理的気相堆積等によってハードマスク層２３３が形成されてよい。その後、開口２１０ａに対応する潜像を得るようにレジスト材質を露光するために、適切なリソグラフィマスクを用いることによってレジストマスク２１０が形成されてよい。既に論じられたように、横方向の寸法２１０ｗ、２１０ｌの少なくとも一方は対応する臨界的設計寸法と比較して著しく大きいので、対応する露光プロセスは、より臨界的でないプロセス制約に基いて実行されてよい。層２３３又はその一部分は、必要に応じてＡＲＣ（反射防止膜）材質として作用し得ることが理解されるべきである。
レジストマスク２１０を形成した後、１つの例示的な実施形態では、選択的エッチングプロセスが実行されてよく、そのプロセスにおいては、対応する開口２１０ａが、マスク層２３３を実質的に完全に通過して延びるようにマスク材質２３３内に転写されてよい一方で、他の場合には、後で更に詳細に説明するように、対応する開口はマスク材質２３３内にそれを完全に通過することなく延びてよい。多数の材質に対してそれぞれの異方性プラズマ支援エッチング技術が十分に確立されており、またハードマスク材質２３３をパターニングするために対応するレシピが用いられ得る。例えば、レジスト材質の存在下でシリコン窒化物をエッチングするために多数のプロセスレシピが利用可能であり、この場合、中間層誘電体材質２３２に対するエッチング選択性もまた得られる。従って、対応するエッチングプロセスにおいては、材質２３２は効果的なエッチング停止材質として機能することができる。
図２ｃは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、開口２３３ａがハードマスク材質２３３内で中間層誘電体材質２３２まで延びるように設けられており、ここでは、対応する横方向の寸法は寸法２１０ｗ、２１０ｌ（図２ｂ参照）に実質的に対応していてよい。また、第２のレジストマスク２１１がハードマスク層２３３の上方に形成されてよく、そして第２のレジストマスク２１１は、コンタクト区域２２３ａに接続するように形成されることになるコンタクト要素の横方向の寸法に実質的に対応してよい横方向の寸法を有する交差区域２３４を、ハードマスク２３３と共に画定するように、適切な横方向の寸法を有する対応する開口２１１ａを備えていてよい。
図２ｄは図２ｃの半導体デバイス２００の上面図を模式的に示している。便宜上、レジストマスク２１１によって画定される開口２１１ａは破線で示されており、また先に形成された開口２３３ａ及び開口２１１ａによって画定される対応する交差区域２３４は、斜線区域として示されている。図２ｄから明らかなように、開口２１１ａの対応する横方向の寸法は、対応するコンタクト要素の設計要求に従って交差区域２３４の長さ寸法２３４ｌを調節するように選択されてよい。例えば、低減された全体的な接触抵抗が望ましいであろう場合には、長さ寸法２３４ｌは全体的なデバイス構造に適合させられるように適度に大きくてよい一方で、他の場合において対応するコンタクト要素の実質的に正方形状の構造が望ましいときには、寸法２３４ｌは臨界的寸法に実質的に対応していてよい。一方、交差区域２３４の幅寸法は幅２１０ｗによって規定されるが、開口２１１ａは開口２３３ａを超えて著しく延びていてよいので、レジストマスク２１１を形成するための対応するリソグラフィの間、適度に緩和されたプロセス条件もまたもたらされ得る。上述した実施形態においては、開口２１１ａはレジストマスク２１１の型内に設けられてよい一方で、開口２３３ａは先行する製造シーケンスにおいてマスク層２３３内に形成されたものであってよいことが理解されるべきである。他の場合には、開口２３３ａは開口２１１ａに対応するように形成されてよい一方で、レジストマスク２１１は、その内部に形成される対応する開口が図２ｄに示される開口２３３ａの横方向寸法に一致するように形成されてよい。いずれにしても、開口２３３ａ及び２１１ａを画定するための対応するリソグラフィプロセスは、対応するコンタクト要素の両横方向寸法が単一のリソグラフィステップに基いて規定される必要があるプロセスシーケンスと比較して、より制限的でないリソグラフィパラメータに基いて実行され得る。
図２ｃを再び参照すると、幾つかの実施形態では、平坦化された表面トポロジを得ることによって、ハードマスク層２３３内に先に形成された開口２３３ａを充填するように設けられてよい追加的な平坦化材質（図示せず）に基いて、レジストマスク２１１が形成され得ることが理解されるべきである。例えば、任意の適切なポリマー材質がスピンオン技術によって堆積させられてよく、そして平坦化材質として、また必要な場合にはＡＲＣ材質として用いられてよい。その後、レジスト材質が設けられてよく、そして前述したように対応するリソグラフィプロセスに基いてパターニングされてよい。必要であれば、例えば特別に設計されるエッチングプロセスに基いて対応する平坦化材質が開口２１１ａ内から除去されてよい一方で、他の場合には、中間層誘電体材質２３２をエッチングするように設計されるエッチングプロセス２１３の間に対応する材質が除去されてよく、この場合には、対応する平坦化材質は最初に除去されるであろう。例えば中間層誘電体材質２３２として二酸化シリコンがマスク層２３３のためのシリコン窒化物材質との組み合わせで用いられているであろう場合には、エッチングプロセス２１３は十分に確立された異方性エッチング技術に基いて実行されてよい。前述したように、材質２３３と中間層誘電体材質２３２の間での明白なエッチング選択性が得られる限りにおいて、任意の他の材質もまた用いることができる。図２ｃに示される実施形態においては、場合によっては対応する平坦化材質と組み合わされるレジストマスク２１１は、開口２１１ａの外側の開口２３３ａの任意の部分の信頼性のある被覆をもたらすことができる。
図２ｅは更に進んだ製造段階における半導体デバイス２００を模式的に示しており、その製造段階においては、交差区域２３４（図２ｄ参照）によって画定されるような横方向の寸法を有していてよいコンタクト開口２３５が中間層誘電体材質２３２内に形成される。また、用いられるエッチングレシピに応じて、先行するエッチングプロセスの間にレジストマスク２１１のかなりの部分もまた消費されてしまっているであろう一方、他の場合には、前述したように、符号２１２で示される対応する平坦化材質が追加的なエッチング停止能力を随意的に提供してよい。他の場合において、場合によって充填材質２１２と組み合わされる対応するレジスト材質が、必要なエッチング停止能力をもたらし得ないときには、最外層２３３は２つ以上のサブ層を備えていてよく、これについては後で更に詳細に説明する。
図２ｆはエッチング停止層２３１の材質を中間層誘電体材質２３２に対して選択的に除去するように設計される更なるエッチング環境２１４にさらされるときの半導体デバイス２００を模式的に示している。例えば、十分に確立され且つ高度に選択的な異方性エッチング技術が、二酸化シリコン材質に対して選択的にシリコン窒化物材質をエッチングするように十分に確立されている。図示される実施形態においては、ハードマスク材質２３３もまたシリコン窒化物からなるであろうことが想定されており、ハードマスク材質２３３は、従って少なくとも開口２１１ａ（図２ｅ参照）内において除去されてよく、また最終的にレジストマスク２１１（図２ｅ参照）が完全に消費され得る場合には、他の部分においても除去されてよい。他の例示的な実施形態においては、エッチングプロセス２１４を実行するのに先立ち、残っているレジストマスク２１１は任意の適切なレジストストリッププロセスによって除去されてよく、また露出させられたマスク層２３３はエッチング停止層２３１と共にエッチングされてよく、この場合、マスク層２３３の厚みは、エッチングプロセス２１４の間に実質的に完全に除去されるように適切に調節されてよい。
図２ｇは図２ｆのデバイスの上面図を模式的に示している。図示されるように、コンタクト区域２２３ａ、２２３ｂが、対応するコンタクト開口２３５を介して露出させられており、コンタクト開口２３５は、交差区域２３４（図２ｄ参照）の寸法に実質的に対応する横方向の寸法を有していてよい。また、図２ｇにおいては、最初のハードマスク層２３３の部分部分は、開口２１１ａ（図２ｅ参照）に対応する区域の外側及び開口２３３ａ（図２ｄ参照）の外側に未だ残っていることが想定されてよい。他の場合には、既に論じられたように、層２３３はエッチングプロセス２１４の間に実質的に完全に除去されてよい。
図２ｈは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、コンタクト開口２３５は、全体的なデバイス要求に応じて、場合によってはチタン窒化物、チタン、タンタル、タンタル窒化物等のような対応するバリア材質２３７と組み合わせられるタングステン、銅、アルミ等の金属含有材質２３６で充填されてよい。材質２３７、２３６は、用いられる材質に応じて、ＣＶＤ、スパッタ堆積、無電解メッキ、電気メッキ等の十分に確立されたプロセス技術に基いて堆積させられ得る。また、半導体デバイス２００は、層２３７、２３６の過剰材質を除去するように、例えばＣＭＰプロセス（化学的機械的研磨）の形態にある除去プロセス２１５を受けてよく、幾つかの例示的な実施形態では、ハードマスク層２３３の残留物もまたプロセス２１５の間に除去されてよい。
図２ｉは図２ｈの除去プロセス２１５の後の半導体デバイス２００の断面図を模式的に示している。図示されるように、コンタクト区域２２３ａとの界面２３８ｓを画定するコンタクト要素２３８が形成されてよく、界面２３８ａの横方向の拡張は、交差区域２３４（図２ｄ参照）を画定するためのそれほど臨界的ではないフォトリソグラフィプロセスに基いて画定されてよい。
図２ｊは界面２３８ｓの上面図を模式的に示しており、コンタクト開口２３５（図２ｆ参照）のそれぞれの側壁の対応する傾斜が得られるであろうから、界面２３８ｓは、幅２３８ｗ及び長さ２３８ｌを有する実質的に長方形の構造を有していてよく、そして交差区域２３４の対応する横方向寸法及びプロセス２１４（図２ｆ参照）の対応するエッチングパラメータによって決定され得る。既に論じられたように、コンタクト要素２３８の全体的な特性をデバイス要求に適合させるために、横方向寸法２３８ｗ、２３８ｌの少なくとも一方は増大された柔軟性で変動してよい。例えば、横方向寸法２３８ｗが設計規則によって実質的に制限され得る場合、密集した隣接回路要素等を考慮すると、コンタクト要素２３８の全体的な接触抵抗を減少させるためには、長さ２３８ｌは適切に大きく選択されてよい。この場合、界面２３８ｓの増大された全体的な面積は、銅等のような高伝導性材質と比較して低いタングステン材質の伝導性を補償することができるので、タングステンのような十分に確立された「従来の」金属含有材質は、高度に縮小化された半導体デバイスに対してさえも、それほど臨界的ではないリソグラフィ技術に基いて用いることができるのであるが、一方で幅方向の臨界的な寸法は評価されるであろう。
図２ｋは更なる例示的な実施形態に従う半導体デバイス２００を模式的に示しており、その実施形態においては、ハードマスク層２３３は少なくとも２つの異なるサブ層２３３ａ、２３３ｂを備えていてよい。従って、既に論じられたように、中間層誘電体材質２３２を通ってエッチングするためのエッチング環境に耐えるのにレジストマスクが不適切であると考えられる場合には、破線で示される開口２３３ａが上部サブ層２３３ｃ内に形成されてよく、上部サブ層２３３ｃは、マスク２１０（図２ａ参照）のような対応するレジストマスクに基いて完成され得る。対応するパターニングプロセスの間、層２３３ｂはエッチング停止層として作用することができる。
図２ｌは更に進んだ製造段階におけるデバイス２００を模式的に示しており、その製造段階においては、エッチングマスク２１１は開口２１１ａを画定してよく、開口２１１ａは次いで層２３３ｂを通って延びるように開口２３３ａを深くするために用いられてよい。対応するパターニングプロセスの間、層２３３ｃはレジストマスク２１１との組み合わせにおいてマスクとして作用してよく、このことは、例えば、二酸化シリコン材質の形態にある材質２３３ｃ及びシリコン窒化物材質としての材質２３３ｂを設けることによって達成され得る。従って、開口２３３ａを形成する場合、シリコン窒化物に対して選択的に二酸化シリコンをエッチングするために十分に確立されたエッチング技術を用いることができ、そしてその後、二酸化シリコン材質に対して選択的にシリコン窒化物をエッチングするために更なる選択的エッチングプロセスを用いることができ、それにより開口２１１ａ内で層２３３ｂを通って延びるように開口２３３ａを得ることができる。その後、レジストマスク２１１は除去されてよく、そして前述したように更なる処理が継続されてよく、ここでは、層２３３ｂはマスク材質として効果的に用いられ得る一方で、層２３３ｃは、中間層誘電体材質２３２を通ってのエッチングのための対応するプロセスの間に消費されてよい。即ち、二酸化シリコンからなるであろう材質２３２のエッチングの間に、層２３３ｃの材質もまた除去されてよいのである。従ってこの場合にもまた、それほど臨界的でないリソグラフィステップに基いて効果的なパターニングレジームを得ることができる一方で、レジストマスク２１１の顕著なエッチング抵抗性は必要とはされなくてよい。
図２ｍ〜２ｔを参照して、ハードマスク層が２つより多いサブ層を備えていてよい更なる例示的な実施形態を以下に説明する。
図２ｍはハードマスク層２３３が第１のサブ層２３３ｂ、第２のサブ層２３３ｃ及び第３のサブ層２３３ｄを備えている半導体デバイス２００を模式的に示している。例えば、サブ層２３３ｂ、２３３ｄはシリコン窒化物から構成されてよく、層２３３ｃは二酸化シリコンから構成されてよい。しかし、層２３３ｃに対する及び層２３２に対する層２３３ｄの望ましいエッチング選択性が提供される限りにおいて、任意の他の材質が用いられてよいことが理解されるべきである。
図２ｎは対応する選択的エッチングプロセス２１７に基いて開口２１０ａを層２３３ｄ内に転写するために前述したように開口２１０ａが形成されるレジストマスク２１０を伴う半導体デバイス２００を模式的に示している。
図２ｏはエッチングプロセス２１７及びレジストマスク２１０（図２ｎ参照）の除去の後の半導体デバイス２００を模式的に示している。従って、前述したように、設計要求に従って、開口２３３ａが層２３３ｄ内に形成されている。
図２ｐは対応する開口２１１ａを有するようにレジストマスク２１１が形成されることにより交差区域２３４が画定される半導体デバイス２００を模式的に示している。
図２ｑは図２ｐの半導体デバイス２００の上面図を模式的に示している。図示されるように、開口２３３ａは層２３３ｃを露出させてよい一方で、デバイス２００の残りの部分は層２３３ｄによって覆われていてよい。また、実線で示される開口２１１ａは、開口２３３ａと共に交差区域２３４を画定していてよい。
図２ｒは更に進んだ製造段階における半導体デバイス２００を模式的に示しており、その製造段階においては、交差区域に対応する開口２３３ａは全体的なハードマスク層２３３を通って延びている一方で、交差区域２３４の外側の開口２３３ａは層２３３ｄ内のみに形成されている。このことは、マスク２１１（図２ｐ参照）に基く適切なエッチングプロセスを実行することによって達成することができ、層２３３ｃを通って及び層２３３ｂを通ってのエッチングは、２つの異なるエッチング薬品又は層２３３ｃ及び２３３ｂの両方の材質を適度に高いエッチング速度でエッチングすることができる単一のエッチング薬品に基いて達成され得る。例えば、層２３３ｃが二酸化シリコンからなり、また層２３３ｂがシリコン窒化物からなる場合、対応する選択的なエッチングレシピが対応するエッチングシーケンスのために利用可能であり、また使用されてよい。他の場合には、これらの材質に対して明白な選択性を伴わないエッチングレシピが用いられてよく、その場合にも層２３２内では一定の程度の材質除去が生じ得る。
図２ｓは中間層誘電体材質２３２を通ってエッチングするように設計されたエッチングプロセス２１３にさらされているときの半導体デバイス２００を模式的に示している。プロセス２１３の間、少なくとも層２３３ｂが、交差区域２３４に対応していないであろう開口２３３ａ内の材質２３２の完全性をもたらすことができる。他の場合には、層２３３ｄが望ましいエッチング停止能力をもたらすことができる一方で、交差区域２３４内では、コンタクト開口２３５がコンタクト区域２２３ａの上方に形成されるエッチング停止層２３１まで延びるように形成されてよい。
図２ｔはコンタクトエッチング停止材質２３１を通ってエッチングするように設計されたエッチングプロセス２１４にさらされているときの半導体デバイス２００を模式的に示している。幾つかの例示的な実施形態では、例えばプロセス２１４のシリコン窒化物エッチング環境に対して高いエッチング抵抗性を有している場合における層２３３ｂはまた、プロセス２１４の間にエッチング停止能力をもたらし得る。例えば、既に論じられたように、高ｋ誘電体材質がますます半導体処理の間に用いられているであろうし、対応する材質もまた層２３３ｂのために有利に用いられるであろうから、例えば二酸化シリコン、シリコン窒化物等に対して明白なエッチング選択性を提供することができる。他の場合には、層２３３ｂは、エッチング停止層２３１を通ってエッチングするように設計されたエッチング薬品に対してこれも著しく小さなエッチング速度を有するであろう炭化シリコンの形態で設けられてよい。更に他の実施形態においては、エッチング薬品２１４は二酸化シリコンに対して高度なエッチング選択性をもたらすであろうし、プロセスは中間層誘電体材質２３２上で停止するであろうから、層２３３ｂの除去は不利であると考えられなくてよい。一方、層２３３ｃは開口２３３ａの外側でエッチング停止能力をもたらすことができるので、材質２３２の高い完全性を提供することができる。
その後、例えば任意の金属含有材質を充填すると共にその過剰な材質を除去する一方で層２３３ｃ、２３３ｂについてもこれらを除去することによって、更なる処理が継続されてよい。
結果として、本開示は半導体デバイス及びそれを形成するための技術を提供し、ここでは、コンタクト要素は２つの独立したレジストマスクに基いて形成されてよく、レジストマスクのマスク開口は少なくとも１つの非臨界的な横方向寸法を伴って形成されてよく、それにより、対応するフォトリソグラフィプロセスの強化された状態を提供することができる。例えば、２つの非臨界的な横方向の寸法に基くマスク開口を有していてよいレジストマスクが最初に形成されてよく、対応するパターニングシーケンスがそれに続き、その後、少なくとも１つの横方向の寸法が臨界的寸法を有していてよい更なるレジストマスクが形成されてよいが、他の横方向寸法もまた非臨界的に選択されてよく、ここでは、共通に画定される交差区域が、考慮中のコンタクト要素の望ましい全体的な設計寸法をもたらすことができる。他の場合には、上述したように、全体的なデバイス要求に応じて、第１のレジストマスクは１つの臨界的な寸法を備えていてよい一方で、第２のレジストマスクは１つの臨界的な横方向の寸法を伴い又は全く伴わずに設けられてよい。また、第２のレジストマスクのリソグラフィ的パターニングの間に高い表面状態が要求される場合には、ハードマスク材質のパターニングは、ポリマー材質のような追加的な平坦化材質に基いて達成され得る。他の例示的な実施形態においては、対応する平坦化材質を設けることに加えて、ハードマスク材質が２つ以上のサブ層の形態で設けられてよく、例えばレジスト材質が、中間層誘電体材質をパターニングするための異方性エッチングプロセスの間にエッチングアタックに耐えるのに十分なエッチング抵抗性をもたらし得ない場合には、少なくとも２つのサブ層は、全体的なパターニングシーケンスを強化するように異なる材質組成を有していてよい。上述した実施形態は、トランジスタのような回路要素と接続するコンタクト要素を参照しているかもしれないが、他の場合には、異なるメタライゼーション層に接続するビアのような任意の臨界的なコンタクト要素もまた、上に開示される原理に基いて形成され得ることが理解されるべきである。
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、またここに開示される原理を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
Claims (9)
- 横方向寸法を有する回路要素の上方の半導体デバイスの材質層上に形成されるハードマスク層の上方に第１のレジストマスクを形成することと、
前記材質層に対して前記ハードマスク層の材質を選択的に除去する選択的エッチングプロセスを実行することによって前記第１のレジストマスクに基いて前記ハードマスク層内に第１の開口を形成することと、
前記第１の開口との交差区域を画定する第２の開口を有する第２のレジストマスクを前記ハードマスク層の上方に形成することと、
前記第２のレジストマスク及び前記ハードマスク層をエッチングマスクとして用いると共に第２の選択的エッチングプロセスを制御するためにコンタクトエッチング停止層を用いながら、前記材質層の材質を除去するように前記第２の選択的エッチングプロセスを実行することによって前記交差区域に基いて前記材質層内にコンタクト開口を形成することと、
前記コンタクトエッチング停止層を開口し且つ前記ハードマスク層を除去するように第３のエッチングプロセスを実行すると共に前記材質層を前記第３のエッチングプロセスにおいてエッチングマスクとして用いることとを備えた方法であって、
前記第１の開口は、第１の横方向に沿った第１の寸法と、前記第１の横方向とは異なる第２の横方向に沿った第２の寸法とを有し、前記第１の寸法は前記第２の寸法よりも小さく、前記第２の寸法は前記回路要素の前記横方向寸法に一致しており、
前記第２の開口は、それぞれ前記第１の開口の前記第２の寸法よりも小さい、第１及び第２の横方向寸法を有する、方法。 - 前記第２の開口は前記第１の寸法よりも大きい少なくとも１つの横方向寸法を有している請求項１の方法。
- 前記第２の開口の各横方向寸法は前記第１の開口の前記第１の寸法よりも大きい請求項２の方法。
- 前記第１の開口を形成することは、前記ハードマスク層の第１のサブ層を通って延びるように前記第１の開口の第１の部分を形成することと、前記ハードマスク層の少なくとも第２のサブ層を通って延びるように前記交差区域に基いて前記第１の開口の第２の部分を形成することとを備えている請求項１の方法。
- 前記第２の部分は前記ハードマスク層の第３のサブ層を通って延びている請求項４の方法。
- 前記第１、第２及び第３のサブ層の少なくとも２つは異なる材質組成からなる請求項５の方法。
- 前記コンタクト開口は半導体層の内部及び上方に形成されるトランジスタ要素のコンタクト領域と接続している請求項１の方法。
- 前記コンタクト開口は前記半導体デバイスのメタライゼーション層内に形成される金属領域まで延びている請求項１の方法。
- 前記コンタクト開口を金属含有材質で充填することと、前記金属含有材質の過剰材質及び前記ハードマスク層の残留物を共通の除去プロセスにおいて除去することとを更に備えた請求項１の方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102008049727A DE102008049727A1 (de) | 2008-09-30 | 2008-09-30 | Kontaktelemente und Kontaktdurchführungen eines Halbleiterbauelements, die durch eine Hartmaske und Doppelbelichtung hergestellt sind |
| DE102008049727.4 | 2008-09-30 | ||
| US12/537,321 | 2009-08-07 | ||
| US12/537,321 US8318598B2 (en) | 2008-09-30 | 2009-08-07 | Contacts and vias of a semiconductor device formed by a hard mask and double exposure |
| PCT/EP2009/007000 WO2010037521A1 (en) | 2008-09-30 | 2009-09-29 | Contacts and vias of a semiconductor device formed by a hardmask and double exposure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012504325A JP2012504325A (ja) | 2012-02-16 |
| JP5732395B2 true JP5732395B2 (ja) | 2015-06-10 |
Family
ID=42056527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011528254A Active JP5732395B2 (ja) | 2008-09-30 | 2009-09-29 | ハードマスク及び二重露光により形成される半導体デバイスのコンタクト及びビア |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8318598B2 (ja) |
| JP (1) | JP5732395B2 (ja) |
| KR (1) | KR101539415B1 (ja) |
| CN (1) | CN102187453B (ja) |
| DE (1) | DE102008049727A1 (ja) |
| WO (1) | WO2010037521A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8758984B2 (en) * | 2011-05-09 | 2014-06-24 | Nanya Technology Corp. | Method of forming gate conductor structures |
| US8828885B2 (en) * | 2013-01-04 | 2014-09-09 | Taiwan Semiconductor Manufacturing Company Limited | Photo resist trimmed line end space |
| US9048299B2 (en) | 2013-03-12 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Patterning approach to reduce via to via minimum spacing |
| US9583609B2 (en) * | 2013-03-25 | 2017-02-28 | Texas Instruments Incorporated | MOS transistor structure and method of forming the structure with vertically and horizontally-elongated metal contacts |
| US20140342553A1 (en) * | 2013-05-14 | 2014-11-20 | United Microelectronics Corp. | Method for Forming Semiconductor Structure Having Opening |
| KR102279711B1 (ko) | 2014-03-11 | 2021-07-21 | 삼성전자주식회사 | 반도체 장치의 레이아웃 방법, 포토 마스크 및 이를 이용하여 제조된 반도체 장치 |
| CN106653679A (zh) * | 2015-11-03 | 2017-05-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| US10269697B2 (en) | 2015-12-28 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10522394B2 (en) * | 2017-09-25 | 2019-12-31 | Marvell World Trade Ltd. | Method of creating aligned vias in ultra-high density integrated circuits |
| US11764062B2 (en) * | 2017-11-13 | 2023-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor structure |
| CN111524855B (zh) * | 2019-02-02 | 2023-05-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0510604A3 (en) * | 1991-04-23 | 2001-05-09 | Canon Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2000286336A (ja) * | 1999-01-13 | 2000-10-13 | Lucent Technol Inc | 集積回路の製造方法 |
| KR100428791B1 (ko) * | 2002-04-17 | 2004-04-28 | 삼성전자주식회사 | 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법 |
| JP4243099B2 (ja) * | 2002-05-17 | 2009-03-25 | 三星電子株式会社 | 半導体素子の金属配線形成方法 |
| US6787875B2 (en) * | 2002-08-05 | 2004-09-07 | Texas Instruments Incorporated | Self-aligned vias in an integrated circuit structure |
| JP2005150493A (ja) * | 2003-11-18 | 2005-06-09 | Sony Corp | 半導体装置の製造方法 |
| EP1577941B1 (en) | 2004-03-16 | 2015-04-08 | Imec | Method for creating a pattern in a material and semiconductor structure processed therewith |
| US7371461B2 (en) * | 2005-01-13 | 2008-05-13 | International Business Machines Corporation | Multilayer hardmask scheme for damage-free dual damascene processing of SiCOH dielectrics |
| JP2006294942A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100632653B1 (ko) * | 2005-04-22 | 2006-10-12 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 형성방법 |
| US7316977B2 (en) * | 2005-08-24 | 2008-01-08 | Air Products And Chemicals, Inc. | Chemical-mechanical planarization composition having ketooxime compounds and associated method for use |
| US7572572B2 (en) * | 2005-09-01 | 2009-08-11 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| TWI274377B (en) * | 2005-10-11 | 2007-02-21 | Powerchip Semiconductor Corp | Method of manufacturing contact hole |
| JP4155587B2 (ja) * | 2006-04-06 | 2008-09-24 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100766236B1 (ko) * | 2006-05-26 | 2007-10-10 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR100757414B1 (ko) * | 2006-06-26 | 2007-09-10 | 삼성전자주식회사 | 반도체 제조용 마스크 패턴 형성 방법 |
| US7772126B2 (en) * | 2006-10-19 | 2010-08-10 | Qimonda Ag | Hard mask arrangement, contact arrangement and methods of patterning a substrate and manufacturing a contact arrangement |
| DE102007015499A1 (de) * | 2007-03-30 | 2008-10-02 | Advanced Micro Devices, Inc., Sunnyvale | Effizienzsteigerung für die Lithographie von Kontaktdurchführungen und Kontakten unter Anwendung einer Doppelbelichtung auf der Grundlage von linienartigen Strukturelementen |
-
2008
- 2008-09-30 DE DE102008049727A patent/DE102008049727A1/de not_active Ceased
-
2009
- 2009-08-07 US US12/537,321 patent/US8318598B2/en active Active
- 2009-09-29 CN CN200980141244.9A patent/CN102187453B/zh active Active
- 2009-09-29 JP JP2011528254A patent/JP5732395B2/ja active Active
- 2009-09-29 KR KR1020117010115A patent/KR101539415B1/ko active IP Right Grant
- 2009-09-29 WO PCT/EP2009/007000 patent/WO2010037521A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110081833A (ko) | 2011-07-14 |
| JP2012504325A (ja) | 2012-02-16 |
| US8318598B2 (en) | 2012-11-27 |
| US20100078823A1 (en) | 2010-04-01 |
| CN102187453B (zh) | 2014-06-25 |
| DE102008049727A1 (de) | 2010-07-01 |
| WO2010037521A1 (en) | 2010-04-08 |
| KR101539415B1 (ko) | 2015-07-24 |
| CN102187453A (zh) | 2011-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5732395B2 (ja) | ハードマスク及び二重露光により形成される半導体デバイスのコンタクト及びビア | |
| US10957583B2 (en) | Self-aligned quadruple patterning (SAQP) for routing layouts including multi-track jogs | |
| CN107112212B (zh) | 使用接枝聚合物材料图案化基底 | |
| US8293641B2 (en) | Nano imprint technique with increased flexibility with respect to alignment and feature shaping | |
| CN110828304B (zh) | 形成半导体器件的方法及图案化半导体器件的方法 | |
| US9219007B2 (en) | Double self aligned via patterning | |
| US9978596B2 (en) | Self-aligned multiple spacer patterning schemes for advanced nanometer technology | |
| US10784155B2 (en) | Multi-metal fill with self-align patterning | |
| US8652763B2 (en) | Method for fabricating dual damascene profiles using sub pixel-voting lithography and devices made by same | |
| US8309462B1 (en) | Double spacer quadruple patterning with self-connected hook-up | |
| US7977237B2 (en) | Fabricating vias of different size of a semiconductor device by splitting the via patterning process | |
| JP7339481B2 (ja) | 選択的二重層誘電体再成長を用いた完全な自己整合ビア | |
| TWI643251B (zh) | 金屬氧化物之旋塗式沉積方法 | |
| TW202114068A (zh) | 半導體裝置的形成方法 | |
| US9412612B2 (en) | Method of forming semiconductor device | |
| US20080241756A1 (en) | Enhancing lithography for vias and contacts by using double exposure based on line-like features | |
| TW202437349A (zh) | 使用改質光罩層形成半導體裝置的方法 | |
| CN117810163A (zh) | 半导体结构及其形成方法 | |
| JP2008117812A (ja) | 半導体装置及びその製造方法 | |
| Washburn et al. | Use of DBARCs Beyond Implant | |
| KR20040041877A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20060066875A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20060113279A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120423 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131204 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140304 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140311 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140404 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150302 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150324 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150413 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5732395 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |