CN102187453A - 用硬掩模及两次曝光形成半导体元件的接触及导通孔 - Google Patents

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Abstract

基于硬掩模(233)可形成接触元件，而基于第一阻剂掩模(210)和基于第二阻剂掩模(211)可图样化该硬掩模(233)，藉此可定义可描述接触元件之最终设计尺寸的适当交叉区域(234)。结果，可用限制较少之约束基于黄光微影制程来形成每个阻剂掩模，因为可选择横向尺寸中之至少一者作为两个阻剂掩模中之每一的非关键尺寸。

Description

用硬掩模及两次曝光形成半导体元件的接触及导通孔
技术领域
揭示于本文的发明标的大体有关于集成电路，且更特别的是，有关于用以连接半导体元件之接触区或金属区与在该半导体元件之较高接线层级(wiring level)中之传导线路或区域(例如，金属线路)的接触特征，其中系基于先进的黄光微影技术(photolithography technique)来形成该等接触特征。
背景技术
微结构(例如，集成电路)的制造要求在合适基板(例如，硅基板、SOI(绝缘体上覆硅)基板、或其它适当载体材料)的一个或更多材料层中形成有精确受控尺寸的微小区域。定义有精确受控尺寸的微小区域通常藉由应用微影、蚀刻、植入、沉积制程及其类似者来图样化材料层(或数层)，其中通常至少在图样化制程的某个阶段中，在待处理材料层(或数层)上可形成掩模层以定义该等微小区域。一般而言，通过一层用微影制程(通常为黄光微影制程)图样化的光阻剂，可构成或形成掩模层。在黄光微影制程期间，可旋涂(spin-coat)阻剂于基板表面上，然后通过对应微影掩模(例如，标线片(reticle))选择性地曝光于紫外线辐射，从而使标线片图样成像于阻剂层以形成潜像(latent image)于其中。在光阻剂显影后，取决于阻剂的类型(正型阻剂或负型阻剂)，移除曝光部份或非曝光部份以在该光阻层中形成要求的图样。基于此阻剂图样，可用其它制程(例如，蚀刻、植入、退火制程及其类似者)形成实际的装置图样。由于精密整合微结构装置的图样尺寸稳定地在减少，就相关制程的分辨率及对准精度(overlay accuracy)而言，用于图样化装置特征的设备必须符合极严苛的要求。在此方面，分辨率被视为用以在预定制造差异的条件下规定可印出最小尺寸影像之一致能力的度量值。改善分辨率的重要因素之一是微影制程，其中系经由光学成像系统把包含于光罩或标线片的图样光学转印至基板。因此，力图稳步改善微影系统的光学性质，例如数值孔径、焦深、以及所用光源的波长。
因此，光学图样化制程的分辨率明显取决于所用设备的成像能力、用于指定曝光波长的光阻剂材料、以及待形成于考虑装置层级(device level under consideration)的装置特征之目标关键尺寸。例如，随着目前在研发的装置世代大幅地减少尺寸，为现代逻辑元件之重要组件的场效晶体管可能有长50奈米以下的闸极用于时下量产的装置。同样，也必须把设于复数个接线层级或金属化层(metallization layer)中的金属线路之线宽设计成在装置层(device layer)中有减少之特征尺寸以便考虑到增加的堆栈密度(packing density)。结果，实际特征尺寸可能远低于装设于时下微影系统的现用光源之波长。例如，目前在关键微影步骤中可使用193奈米的曝光波长，因此，为了最终得到阻剂特征(resist feature)远低于曝光波长的尺寸，可能需要复杂的技术。因此，通常使用高度非线性的制程来得到低于光学分辨率的尺寸。例如，可使用极端非线性的光阻剂材料，其中系基于定义明确的临界值可初始化想要的光化学反应使得微弱曝光区实质上完全不变化，同时超过临界值的区域的化学稳定性对于后续的显影制程会展现显着的变化。
使用高度非线性的成像制程可显着扩充用以增强市售微影工具及阻剂材料之分辨率的能力。
由于成像系统、阻剂材料及设于标线片上的对应图样有复杂的相互作用，即使在高度精密的成像技术(可能包含光学邻近修正(OPC)及其类似者)中，取决于所用阻剂的类型，一致地印刷潜像(亦即，能可靠地移除或保持的曝光阻剂部份)也可能显着取决于待成像之个别特征的特定特征。例如，已发现，对于以其它方式预先定义的条件，例如与特定标线片及阻剂材料结合的指定微影工具，有特定设计宽度及设计长度的线形特征可能需要特定的曝光处方，以便，可靠地得到想要的关键宽度尺寸，同时长度尺寸较不关键，除了通常也需要个别修正的个别末端部份(所谓个别线路的端盖(end cap))以外。结果，对于在两个横向有关键尺寸的其它特征，例如实质正方形的特征，使用同样用于线形特征的曝光处方可能不适合，因此例如对于曝光剂量与OPC及其类似者，可能需要精心制作的制程参数。此外，与基于线形特征的曝光制程相比，可能必需控制此类高度关键性曝光制程的个别制程参数以维持在极严紧的制程容限(process tolerance)内，这可能导致不可接受基板的数目，特别是在考虑按比例高度缩小的半导体元件下。由于微影制程的性质，可用个别的检验技术来监视对应的制程输出以便识别不可接受的基板，然后将它标示成要重新加工，亦即，移除曝光的阻剂层以及预备用于另一微影循环的个别基板。不过，用于复杂集成电路的微影制程可能是整个制程顺序中最主要的成本因素之一，从而需要高效率的微影策略以便尽可能减少待重新加工基板的数目。结果，在精密集成电路形成期间出现的情况对于生产量变成越来越重要。
可参考图1a至1c来描述用于形成导通孔或接触及线形特征的典型制程顺序以便更加清楚地说明用以形成先进半导体元件之制程所涉及的问题。
图1a的上视图示意图示处于在个别微影制程(包含个别显影步骤)之后的制造阶段的半导体元件100。半导体元件100可包含阻剂层110，如随后在说明图1b时所述，阻剂层110可形成于个别材料层的上方。阻剂层110已形成各自在长度方向L及宽度方向W有横向尺寸(以110L、110W图示)的个别阻剂开孔(resist opening)110a于其中。以打算基于阻剂开孔110A来形成实质正方形的特征为例，个别的横向尺寸110L、110W可相似。如先前所述，对于高度精密的应用，对应横向尺寸110L、110W可为考虑装置层的关键尺寸，亦即该等横向尺寸可为待印制于对应装置层级的最小尺寸。个别阻剂开孔110A将要用来作为用以图样化底下之材料层的蚀刻掩模以便形成个别的开孔于其中，接着它们可用来形成适当的装置特征，例如接触、导通孔及其类似物，这可提供接触给上覆及底下的装置特征，例如金属区、金属线路及其类似物。例如，可假设要在后续装置层级中加上至个别线路特征(line feature)的连接，其中可假设以虚线120a表示的对应线路特征在宽度方向W有实质相同的关键尺寸。
图1b以沿着图1a中之直线lb-lb绘出的横截面图示意图示半导体元件100。处于此制造阶段的半导体元件100包含基板101，该基板101可为含有可包含装置特征(例如，晶体管、电容器及其类似物)之个别材料层(未图示)的合适载体材料。此外，由任何适当介电材料(例如，二氧化硅、氮化硅、彼等之组合及其类似物)构成的介电层102可形成于基板101上方以及包含横向尺寸与个别阻剂开孔110a相似的个别开孔102a。此外，另一介电层103(例如，ARC层及其类似物)可形成于介电层102上以便协助用以图样化阻剂层110的个别曝光制程。层103可由任何适当材料形成，例如氮氧化硅、氮化硅、及其类似物。
可基于以下的制程来形成如图1b所示的半导体元件100。在提供个别的装置特征于基板101中及上方之后，可基于公认有效的制造技术来沉积介电层102，它可包含CVD(化学气相沉积)制程及其类似者。例如，用于形成氮化硅、二氧化硅、及其类似物的精密CVD技术用来提供个别装置特征(例如，晶体管及其类似物)的可靠封装(encapsulation)在本技艺是公认有效的。在沉积层102之后，如有必要，可进行个别的平坦化制程(planarization process)以便在形成层103及阻剂层110之前增强表面拓朴。在其它的情形下，藉由适当地形成阻剂层110可维持及考虑到个别的表面拓朴。可基于确定的处理来制备用于后续曝光制程(例如，曝光前烘烤及其类似者)的阻剂层110以增强加工均匀性(process uniformity)。之后，阻剂层110的曝光可基于个别的光罩或标线片，它可包含可能基于适当修正技术设计成可考虑到如前述对应曝光制程之个别非线性的对应掩模特征。在其它的情形下，可使用任何其它适当技术，例如相移掩模(phase shift mask)及其类似物。在曝光制程期间，通常可用以包含于标线片之图样调变的光束照射定义明确的曝光区域用以将标线片图样转印于阻剂层110以便定义个别的潜像。亦即，潜像可被理解为阻剂层110中接收大量辐射能以便修改对应阻剂材料之光化学特性的个别部份。在此情形中，可假设可使用在后续显影步骤期间一经曝光即变成可溶解的正型阻剂。结果，在个别的曝光制程期间，基板101经适当地对齐，之后，将某一曝光剂量传输到考虑的个别曝光区域以便产生个别潜像，其中可选定掩模特征及/或成像技术，藉此根据个别特征的所欲设计尺寸，可在指定区域内实现用以产生必要光化学改性(photochemical modification)之能量的某一临界值。亦即，在上述情形中，曝光制程的设计与个别掩模特征结合用以在对应至横向尺寸110L、110W之开孔110a的区域内沉积足够的能量以便在后续显影步骤期间实质完全地移除曝光的阻剂材料。由于在两个横向都有最小尺寸，曝光制程的个别制程参数(例如，曝光剂量及其类似者)以及曝光前及曝光后的任何制程可能要保持在设定严紧的制程边限(process margin)内以便得到阻剂开孔110a，因为即使阻剂开孔110a内有一点不完全开放的区域也可能在用于形成开孔102a于介电层102的后续蚀刻制程期间产生对应的不规则性。因此，在显影曝光的阻剂层110之后，亦即在移除阻剂材料的暴露部份后，可进行基板100的检验以便识别在个别规格外的曝光区域。由于形成关键性开孔110a有很紧的制程边限，可能出现对应大量的不可接受曝光区域(各自可基于经个别调整之曝光剂量来曝光)，特别是在考虑按比例高度缩小的装置下，其中个别横向尺寸110L、110W大约在100奈米以下。
图1c根据图1a中之截面Ic-Ic绘出的横截面图示意图标处于先进制造阶段的装置100。在此，开孔102a可填满例如金属的适当材料，以及另一介电层104可形成于包含另一线形特征104a的层102上方。此外，可能与个别ARC层113结合的阻剂层120可形成于包含有横向尺寸110W之个别沟槽状开孔120a的介电层104上方。就此情形而言，假设阻剂开孔120a的宽度可实质对应至阻剂开孔110a的关键尺寸。
构成用于形成及图样化层104、113及120之个别加工流程的制程步骤可与在说明图1b时提及的实质相同。不过，如先前所述，在包含曝光前、后制程的对应微影顺序期间，已发现，相较于用以形成开孔110a的曝光制程，对应的制程容限比较不关键，相信这导因于在横向长度方向L没有个别的边界条件。例如，相较于开孔110a，可用减少的曝光剂量来形成个别的阻剂开孔120a，尽管其它的制程参数也比较不关键，从而对于用于形成线形特征120a的对应微影制程，可提供适度较宽的制程窗口(process window)。
由于可能必须在不同的制造阶段提供用于接触及导通孔的个别阻剂开孔110a，因而要满足的极紧制程容限会造成本身成本就很密集的微影模块显着地减少整体生产量，因而大幅增加整体的生产成本。此外，个别的曝光制程可能只限于高度先进的微影工具，因而更会提高整体的生产成本。此外，制造基于实质圆形横截面的接触可能因为有如上述与图样化有关的制程扰动(process fluctuation)而导致大幅损失良率，同时有中高的接触电阻，例如用于连接头一个金属化层与活性半导体区域的。
有鉴于上述情况，本揭示内容系有关于数种半导体元件及技术用以形成关键接触元件同时避免或至少减少以上所述问题中之一或更多的影响。
发明内容
一般而言，揭示于本文的专利标的系有关于数种制程技术与半导体元件，其中例如在形成连接至晶体管之接触区及其类似物的接触元件期间，用两个较不关键的曝光制程取代关键的曝光制程，其系利用用这两个较不关键曝光制程得到的两个相继形成阻剂掩模，以便适当地图样化硬掩模层，然后它可用来转印实际的接触开孔至地势较低的介电材料内。为此目的，用于图样化该硬掩模层的每个阻剂掩模至少有一横向尺寸可基于黄光微影制程用限制较少的约束来得到，如前述，从而导致整体的制程弹性增加，因为可使用较不精密的微影工具，或对于给定微影工具，可减少整个曝光制程及相关图样化顺序的错误率。例如，在第一步骤，基于可能呈长形的阻剂掩模可图样化该掩模层，从而放宽与整体曝光有关的约束，然而沿着硬掩模层中初始开孔长度方向的想要横向尺寸则可取决于可由独立曝光步骤提供的第二阻剂掩模，其中取决于最终接触开孔的想要大小，也可选择至少一甚至两个横向尺寸作为“非关键”尺寸。结果，对于关键的接触图样化顺序，可大幅放宽与任何制程有关的约束，同时根据装置要求，至少在一横向尺寸中，也提供可适当地调整对应接触元件之尺寸的可能性，例如在考虑到减少整体接触电阻率的情形下。同样，在精密半导体元件的金属化层级中可形成个别的“接触”或导通孔，其中也可能需要有点关键性的曝光及图样化制程顺序。
揭示于本文的说明性方法包含在形成于半导体元件之材料层上的硬掩模层上方形成第一阻剂掩模。该方法更包含基于该第一阻剂掩模在该硬掩模层中形成第一开孔，其中该第一开孔在第一横向有第一尺寸，以及在不同于该第一横向的第二横向中有第二尺寸，以及其中该第一尺寸小于该第二尺寸。另外，该方法包含在该硬掩模层上方形成第二阻剂掩模，其中该第二阻剂掩模有与该第一开孔一起定义交叉区域(intersection area)的第二开孔。最后，该方法包含基于该交叉区域在该材料层中形成接触开孔。
揭示于本文的另一说明性方法包含在半导体元件之层间介电材料上方形成硬掩模层。此外，利用第一阻剂掩模在该硬掩模层中形成开孔，其中该开孔有矩形部份。该方法更包含利用第二阻剂掩模在该矩形部份中形成掩模开孔，其中该掩模开孔延伸穿过该硬掩模层。另外，该方法包含利用该掩模开孔在该层间介电材料中形成接触开孔，其中该接触开孔延伸穿过该层间介电材料。
揭示于本文的说明性半导体元件包含形成于半导体层之中及上方的多个电路元件。此外，提供接触区以及使它连接至该等多个电路元件中之至少一者，以及层间介电材料围封该等多个电路元件。此外，该半导体元件包含延伸穿过该层间介电材料及连接至该接触区的接触元件，其中该接触元件与该接触区一起形成长矩形接口。
附图说明
本揭示内容的其它具体实施例定义于随附的申请专利范围而且由以下参考附图的详细说明可更加明白该等具体实施例。
图1a的上视图示意图示包含数个阻剂开孔的半导体元件，该等阻剂开孔具有根据习知曝光策略形成于两个横向的关键尺寸；
图1b及1c示意图示图1a之半导体元件的横截面图；
图2a示意图示半导体元件的横截面图，其中将会根据示范具体实施例基于硬掩模及两个较不关键微影步骤来图样化层间介电材料；
图2b的上视图示意图示系标示待形成对应接触的位置；
图2c示意图示处于另一先进制造阶段的半导体元件，其中系根据示范具体实施例基于第二阻剂掩模来定义接触开孔的位置及大小；
图2d示意图示图2c之装置的上视图，其系标示用以定义个别接触元件之大小及位置的交叉区域；
图2e及2f的横截面图根据示范具体实施例示意图示在基于硬掩模层及阻剂掩模来形成接触开孔时处于不同制造阶段期间的半导体元件；
图2g示意图示在形成该等接触开孔以便延伸至接触区之后的上视图；
图2h示意图示处于另一先进制造阶段的半导体元件，其中系根据示范具体实施例可移除硬掩模层的残留物；
图2i及2j的横截面图与上视图根据其它示范具体实施例各自示意图示在图样化包含两个次层(sub layer)之硬掩模层时处于不同制造阶段的半导体元件；以及
图2k至2t的横截面图与上视图根据其它示范具体实施例各自示意图示在基于含有多个次层之硬掩模以及利用两个单独形成的阻剂掩模来形成接触开孔时处于不同制造阶段的半导体元件。
具体实施方式
尽管用如以下详细说明及附图所图解说明的具体实施例来描述本揭示内容，然而该等详细说明及附图并不希望本揭示内容受限于本文所揭示的特定具体实施例，而是所描述的具体实施例只是用来举例说明本揭示内容的各种方面，本发明的范畴系由随附的申请专利范围定义。
一般而言，本揭示内容提供数种制程技术及半导体元件用以增强关键接触元件的图样化，例如在精密半导体元件的金属化系统中连接至电路元件(例如，晶体管)之接触区的接触元件或以导通孔形式连接至地势较低金属区的接触。通常，根据习知策略，接触及导通孔在个别横向有相似的尺寸，从而在用于形成个别阻剂掩模的对应制程期间需要严格的制程参数控制及精密的曝光工具，如先前所述。为了大幅放宽个别的约束，亦即对于整个制程顺序提供限制较少的制程窗口，其优点在于：基于较不关键的微影要求在一特定横向尺寸可得到关键尺寸，只要对应的正交横向尺寸明显较大。结果，利用基于较不关键之掩模开孔的两个单独形成阻剂掩模，在硬掩模层中可形成对应交叉区域，在两个横向有想要的设计尺寸而不需要高度复杂又关键的曝光制程技术。亦即，在由两个独立装设阻剂掩模与硬掩模结合形成的个别交叉区域处，可依照设计规则所要求的方式定义待形成接触开孔的想要整体横向尺寸，而不必执行高度关键的微影步骤。例如，如果在两个横向需要关键尺寸，仍可基于较不关键微影参数来提供每个对应阻剂掩模，同时在另一方面，在适当地设计最终所得接触开孔的至少一横向尺寸上，可增加弹性，其中基于非关键性微影制程可形成阻剂掩模中之至少一者，因为可以远高于任何关键尺寸的方式选择对应掩模开孔的两个横向尺寸。例如以可能使用较不先进的微影工具及其类似物而言，可显着减少失败的个别接触而且也可得到增加的制程弹性。
此时用图2a至2t更详细地描述其它的示范具体实施例，其中也请适时参考图1a至1c。
图2a的横截面图示意图示包含基板201的半导体元件200，在基板201上方可形成半导体层220。基板201可为用于形成半导体层220于其上的任何适当载体材料，可以硅基层、锗层或可用于形成对应电路元件221于其中及上方之任何其它合适半导体材料的形式提供半导体层220。可基于装置200之整体电路组态的要求，电路元件221可为晶体管、电容器及其类似物。在图标具体实施例中，电路元件221可为场效晶体管，其中应了解，可依照装置200的要求使用任何其它的电路元件，例如双极晶体管及其类似物。在精密的应用中，可基于关键的装置尺寸来形成电路元件221，例如闸极222的长度222l，它约有50奈米以下，这取决于考虑的技术标准。结果，其它装置层级(例如，接触结构230)或任何金属化层级(未图示)的关键尺寸也必须基于适应装置层级220之关键尺寸的个别设计尺寸来形成。电路元件221可进一步包含个别的接触区223，其可形成于半导体层220上或中及/或门极222中，而且可包含含金属材料，例如金属硅化物及其类似物。由于装置层级220的特征尺寸减少，接触区223的对应横向尺寸也可减少，从而需要高度精密因此为关键的图样化规则(patterning regime)用来在接触层级(contact level)230中形成对应的接触元件。在图示具体实施例中，接触层级230可包含例如形式为二氧化硅及其类似物的层间介电材料232，可能与蚀刻终止材料(etch stop material)231(例如，氮化硅及其类似物)或任何其它合适的蚀刻终止材料结合。不过，应了解，可用任何其它适当的方式来选择接触层级230的介电组件之材料组合物以便遵从装置200的装置及制程要求。例如，经常以高应力介电材料(highly stressed dielectric material)来提供接触蚀刻终止层231以便增强场效晶体管的效能，因为在闸极222下方的半导体层220可能诱发对应的应变(strain)。另一方面，可选择层间介电材料232的材料组合物，以便提供想要的化学及机械特性，用来维持电路元件的整体性以及提供适当的平台，用来在接触层级230上方形成其它的金属化层。此外，在图示的具体实施例中，以提供与习知制程技术有高度兼容性的观点而言，在半导体制程可使用公认有效的介电材料时，接触层级230可进一步包含例如形式为氮化硅的硬掩模材料233。在其它的情形下，可使用任何其它的材料以至少对于层间介电材料232可提供想要的高蚀刻选择性。例如，碳化硅、氮氧化硅、某一高介电系数介电材料(例如，氧化铪及其类似物)可用于此目的。应了解，经常在先进半导体元件中，可使用越来越多的高介电系数介电材料以便增强对应晶体管元件的整体效能。该等高介电系数介电材料中有些对于用于半导体生产制程的多个公认有效材料也可展现高蚀刻选择性而且可立即用来作为硬掩模材料。此外，阻剂掩模210系形成于硬掩模层233上方，而且包含个别开孔210a，它至少在一横向中具有应被视为非关键尺寸的横向尺寸。亦即，在有些示范具体实施例中，开孔210a的宽度210w可经选定成大于待形成于层间介电材料232中之接触开孔的对应横向尺寸。同样，长度方向(未图示于图2a)可经选定成对应至关键尺寸或大于对应关键尺寸，亦即，由对应设计规则决定的接触元件之横向尺寸。在图示于图2a的具体实施例中，可假设宽度210w可实质对应至待形成于接触层级230的对应接触元件之设计宽度，但对应长度尺寸可显着大于尺寸210w。
图2b的上视图示意图示半导体元件200，其系图示开孔210a之组态的示范实施例。在此实施例中，开孔210a都有显着大于对应宽度210w的长度尺寸210l，其系可经选定成对应至电路元件221的整体横向尺寸，藉此可将对应的接触元件定位成彼此有必要的横向偏移。例如，个别位置234a、234b可与待形成接触元件的位置及横向尺寸相对应以便各自连接至接触区223a与223b。因此，用开孔210a的位置及宽度210w可定义接触234a、234b的大小及位置，不过，基于在随后制造阶段可提供的另一阻剂掩模，在长度方向210l可实现对于接触元件234a、234b之位置及大小的对应限制。
如图2a及2b所示的半导体元件200可基于以下的制程来形成。在形成对应的电路元件221之后，利用公认有效的制程技术，可形成接触层级230。为此目的，可根据公认有效的制程技术来提供材料231及232，亦即，可使用任何电浆辅助沉积制程或热激活沉积技术，接着可能是用于平坦化所得表面拓朴的对应平坦化步骤。之后，可形成硬掩模层233，例如用电浆辅助CVD(化学气相沉积)、热激活CVD、旋制技术(spin-on technique)、物理气相沉积及其类似者，这取决于硬掩模材料233的特性。之后，利用适当的微影掩模可形成阻剂掩模210，以便使该阻剂材料曝光来得到对应至开孔210a的潜像。如前述，由于横向尺寸210w、210l中之至少一者明显大于对应的关键设计尺寸，因此可基于较不关键的制程约束来执行对应的曝光制程。应了解，如有必要，层233或其中之一部份可用作ARC(抗反射涂层)材料。
在形成阻剂掩模210之后，在一个示范具体实施例中，可执行选择性蚀刻制程(selective etch process)，其中可转印对应的开孔210a至掩模材料233内，以便实质完全延伸穿过掩模层233，然而在其它具体实施例中，该等对应开孔可延伸进入掩模材料233而不完全延伸穿过，这在下文有更详细的描述。个别的各向异性电浆辅助蚀刻技术(anisotropic plasma assisted etch technique)用于多种材料被公认有效，以及对应的处方可用于图样化硬掩模材料233。例如，有多种制程处方在阻剂材料存在下可用来蚀刻氮化硅，其中对于层间介电材料232也可得到蚀刻选择性。因此，在对应的蚀刻制程中，材料232可用作有效的蚀刻终止材料。
图2c示意图示处于另一先进制造阶段的半导体元件200。如图示，在硬掩模材料233中加上数个开孔233a以便延伸至层间介电材料232，其中对应的横向尺寸可实质对应至尺寸210w、210l(请参考图2b)。此外，第二阻剂掩模211可形成于硬掩模层233上方，而且可包含有适当横向尺寸的对应开孔211a，以便与硬掩模233一起定义其横向尺寸可实质对应至待形成接触元件之横向尺寸以便连接至接触区223a的交叉区域234。
图2d的上视图示意图示图2c的半导体元件200。为了方便，用虚线表示由阻剂掩模211定义的开孔211a，以及用画有阴影线的区域图标由先前形成之开孔233a及开孔211a定义的对应交叉区域234。由图2d显而易见，可选定开孔211a的对应横向尺寸，以根据对应接触元件的设计要求来调整交叉区域234的长度尺寸234l。例如，如果想要减少整体接触电阻，可选择中高的长度尺寸234l以与整体的装置组态兼容，然而在其它的情形下，如果需要对应接触元件的实质像正方形组态，尺寸234l可实质对应至关键尺寸。另一方面，交叉区域234的宽度尺寸由宽度210w界定，然而开孔211a可延伸明显超出开孔233a，从而在用于形成阻剂掩模211的对应微影制程期间，也可提供中度放宽的制程条件。应了解，在上述具体实施例中，可提供形式为阻剂掩模211的开孔211a，然而在前面的制造顺序中，可在掩模层233中形成开孔233a。在其它的情形下，可形成开孔233a以对应至开孔211a，然而可形成阻剂掩模211使得形成于其中的对应开孔对应至开孔233a的横向尺寸，如图2d所示。与制程顺序相比，可基于限制较少的微影参数，以任何速率执行用于定义开孔233a及211a的对应微影制程，其中必须基于单一微影步骤来定义对应接触元件的两个横向尺寸。
请再参考图2c，应了解，在有些示范具体实施例中，基于可供用来得到平坦化表面拓朴的附加平坦化材料(未图示)可形成阻剂掩模211，从而填满先前形成于硬掩模层233的开孔233a。例如，任何适当的聚合物材料可用旋制技术来沉积而且可用作平坦化材料，以及在必要时可作为ARC材料。之后，可提供该阻剂材料以及可基于对应的微影制程来图样化，如前述。如有必要，例如基于特别设计的蚀刻制程，可移除开孔211a内的对应平坦化材料，然而在其它的情形下，在设计成可蚀刻层间介电材料232的蚀刻制程213期间可移除对应的材料，然而在最初就可移除对应的平坦化材料。例如在二氧化硅与用于掩模层233之氮化硅材料结合可用作层间介电材料232时，蚀刻制程213可基于公认有效的各向异性蚀刻技术来执行。如先前所述，也可使用任何其它的材料，只要在材料233与层间介电材料232之间可得到显着的蚀刻选择性。在图示于图2c的示范具体实施例中，阻剂掩模211，可能与对应的平坦化材料结合，可为开孔233a在开孔211a外的任何部份提供可靠的覆盖。
图2e示意图示处于另一先进制造阶段的半导体元件200，其中接触开孔235系形成于其横向尺寸可用交叉区域234定义(请参考图2d)的层间介电材料232中。此外，取决于所用的蚀刻处方，在前面的蚀刻制程也可消耗掉很大部份的阻剂掩模211，然而在其它的情形下，如先前所述，如212所示的对应平坦化材料可视需要提供附加的蚀刻终止能力。在其它的情形下，在可能与填充材料212结合的对应阻剂材料可能不提供要求的蚀刻终止能力时，最外层233可包含两个或更多次层，这在下文有更详细的描述。
图2f示意图示在另一蚀刻环境214中曝光的半导体元件200，该另一蚀刻环境214系经设计成对于层间介电材料232有选择性地可移除蚀刻终止层231的材料。例如，公认有效及有高度选择性的各向异性蚀刻技术对于二氧化硅材料有选择性地蚀刻氮化硅材料被公认有效。在图示具体实施例中，可假设硬掩模材料233也可由氮化硅构成，因而，至少在开孔211a内(请参考图2e)移除以及在最终可完全消耗掉阻剂掩模211(请参考图2e)时，也可由其它的部份移除。在其它的示范具体实施例中，在执行蚀刻制程214之前，剩余的阻剂掩模211可用任何适当的阻剂剥除制程(resist strip process)移除，以及曝光的掩模层233可与蚀刻终止层231一起蚀刻，其中可适当地调整掩模层233的厚度以便在蚀刻制程214期间实质完全地移除掉。
图2g的上视图示意图示图2f的装置。如图示，接触区223a、223b的曝光系经由对应的接触开孔235，它可具有实质对应至交叉区域234之尺寸(请参考图2d)的横向尺寸。此外，在图2g中，可假设初始硬掩模层233中有数个部份仍然存在于对应至开孔211a(请参考图2e)的区域外以及在开孔233a(请参考图2d)外。在其它的情形下，如前述，在蚀刻制程214期间可实质完全地移除层233。
图2h示意图示处于另一先进制造阶段的半导体元件200。如图示，接触开孔235可填满含金属材料236，例如钨、铜、铝及其类似物，它可能与对应的阻障材料237结合，例如氮化钛、钛、钽、氮化钽及其类似物，这取决于整体的装置要求。材料237、236的沉积可基于公认有效的制程技术，例如CVD、溅镀沉积(sputter deposition)、无电沉积(electroless deposition)、电镀法(electroplating)及其类似者，这这取决于所用的材料。此外，半导体元件200可经受例如形式为CMP制程(化学机械研磨法)的移除制程215以便移除层237、236的过剩材料，然而在有些示范具体实施例中，在制程215期间也可移除硬掩模层233的残留物。
图2i的横截面图示意图示在图2h之移除制程(removal process)215之后的半导体元件200。如图示，可形成接触元件238，其系与接触区223a一起定义接口238s，它的横向延伸范围可基于较不关键的黄光微影制程来定义以界定交叉区域234(请参考图2d)。
图2j的上视图示意图标接口238s，它的实质矩形组态可为宽度238w与长度238l，彼等可由交叉区域234的对应横向尺寸与制程214的对应蚀刻参数(请参考图2f)决定，因为可得到接触开孔235(请参考图2f)的个别侧壁之对应斜度。如前述，在弹性增加的情形下，可改变横向尺寸238w、238l中之至少一以便使接触元件238的整体特性适应装置要求。例如，在考虑到紧密相邻的电路元件及其类似者下，如果可用设计规则实质限制横向尺寸238w，可选择适当大的长度238l以便减少接触元件238的整体接触电阻。就此情形而言，基于较不关键的微影技术可使用公认有效的“习知”含金属材料(例如，钨)，甚至是用于按比例高度缩小的半导体元件者，因为与高度导电金属(例如，铜及其类似物)相比，接口238s的整体面积增加可补偿钨材料的导电系数减少，然而尽管如此，在宽度方向的关键尺寸可能仍被重视。
图2k示意图示根据其它示范具体实施例的半导体元件200，其中硬掩模层233可包含至少两个不同的次层233a、233b。因此，如前述，如果认为阻剂掩模不适于忍受用于蚀穿层间介电材料232的蚀刻环境，在上次层(upper sub-layer)233c中可形成以虚线表示的开孔233a，这可基于对应的阻剂掩模来实现，例如掩模210(请参考图2a)。在对应的图样化制程期间，层233b可用作蚀刻终止层。
图2l示意图示处于另一先进制造阶段的装置200，其中蚀刻掩模211可定义开孔211a，随后它可用来加深开孔233a以便延伸穿过层233b。在对应的图样化制程期间，层233c与阻剂掩模211结合可用作掩模，这可藉由例如提供材料233c(形式为二氧化硅材料)与材料233b作为氮化硅材料来实现。因此，在形成开孔233a时，公认有效的蚀刻技术可用来对氮化硅有选择性地蚀刻二氧化硅，之后，另一个选择性蚀刻制程可用来对二氧化硅材料有选择性地蚀刻氮化硅，从而得到开孔233a以便延伸穿过在开孔211a内的层233b。之后，如前述，可移除阻剂掩模211及继续做进一步的加工，其中层233b可有效地用作掩模材料同时在用于蚀穿层间介电材料232的对应制程期间可消耗层233c。亦即，在可由二氧化硅组成的材料232的蚀刻期间，也可移除层233c的材料。因此，在此情形下，基于较不关键的微影步骤，也可得到有效的图样化规则，同时阻剂掩模211可能不需要显着的蚀刻电阻率。
此时用图2m至2t描述其它的示范具体实施例，其中该硬掩模层可包含两个以上的次层。
图2m示意图示半导体元件200，其中硬掩模层233包含第一次层233b、第二次层233c及第三次层233d。例如，次层233b、233d可由氮化硅构成，同时层233c可由二氧化硅构成。不过，应了解，可使用任何其它的材料，只要可提供层233d对于层233c及层232有想要的蚀刻选择性。
图2n示意图示有形成于开孔210a中之阻剂掩模210的半导体元件200，也如前文所解释的，以便基于对应的选择性蚀刻制程217转印开孔210a至层233d内。
图2o示意图示在蚀刻制程217及移除阻剂掩模210(请参考图2n)之后的半导体元件200。因此，如先前所述，开孔233a皆根据设计要求形成于层233c中。
图2p示意图示半导体元件200，其中阻剂掩模211系经形成为有对应的开孔211a，从而可定义交叉区域234。
图2q的上视图示意图示图2p的半导体元件200。如图示，开孔233a均可暴露层233c同时可用层233d覆盖装置200的其余部份。此外，以虚线表示的开孔211a与开孔233a结合可定义交叉区域234。
图2r示意图示处于另一先进制造阶段的半导体元件200，其中对应至交叉区域的开孔233a系延伸穿过整个硬掩模层233，然而只有在交叉区域234外的开孔233a形成于层233d。这可藉由执行基于掩模211(请参考图2p)的适当蚀刻制程来实现，其中层233c及层233b的蚀穿可基于可以中高蚀刻速率来蚀刻层233c及233b之材料的两个不同化学蚀刻或单一化学蚀刻来实现。例如，当层233c由二氧化硅构成以及层233b由氮化硅构成时，可利用对应的选择性蚀刻处方以及可用于对应的蚀刻顺序。在其它的情形下，可使用对于该等材料无显着选择性的蚀刻处方，其中层232也可能发生某种程度的材料移除。
图2s示意图示在经设计成可蚀穿层间介电材料232之蚀刻制程213中曝光的半导体元件200。在制程213期间，至少层233b可提供在开孔233a内不对应至交叉区域234的材料232之完整性。在其它的情形下，层233d可提供想要的蚀刻终止能力，然而在交叉区域234中可形成接触开孔235以便延伸至形成于接触区223a上方的蚀刻终止层231。
图2t示意图示在设计成可蚀穿接触蚀刻终止层231之蚀刻制程214中曝光的半导体元件200。在有些示范具体实施例中，层233b也可在制程214期间提供蚀刻终止能力，例如在组成材料对于制程214的氮化硅蚀刻环境有增加的蚀刻电阻率时。例如，如前述，在半导体加工期间可能使用越来越多的高介电系数介电材料，以及对应的材料也利于用作层233b，从而对于例如二氧化硅、氮化硅及其类似物可提供显着的蚀刻选择性。在其它的情形下，可提供形式为碳化硅材料的层233b，它对于设计成可蚀穿蚀刻终止层231的蚀刻化学也可具有大幅减少的蚀刻速率。在其它的示范具体实施例中，蚀刻化学214对于二氧化硅可提供高度的蚀刻选择性，从而层233b的移除可以不被视为是不利的，因为该制程可在层间介电材料232终止。另一方面，层233c可提供在开孔233a外的蚀刻终止能力，从而对于材料232可提供增强的完整性。
之后，可继续进一步的加工，例如填入任何含金属材料以及用CMP移除彼之过剩材料同时也移除层233c、233b。
结果，本揭示内容提供数种半导体元件及其形成技术，其中可基于两个独立的阻剂掩模来形成接触元件，该等掩模开孔可经形成为有至少一非关键横向尺寸，从而对于对应的黄光微影制程可提供增强的条件。例如，首先可形成阻剂掩模，在对应的图样化顺序之前，它可具有基于两个非关键横向尺寸的掩模开孔，之后可形成另一个阻剂掩模，其中至少一横向尺寸可具有关键尺寸，然而也可选择另一个非关键横向尺寸，其中共同定义的交叉区域可导致考虑接触元件有想要的整体设计尺寸。在其它的情形下，如上述，第一阻剂掩模可包含一关键尺寸，然而可提供有一或全为非关键横向尺寸的第二阻剂掩模，这取决于整体的装置要求。此外，如果在第二阻剂掩模的微影图样化期间需要增强的表面条件时，基于附加的平坦化材料(例如，聚合物材料)可实现硬掩模材料的图样化。在其它的示范具体实施例中，除了提供对应的平坦化材料以外，可提供形式为两个或更多次层的硬掩模材料，其中至少两个可具有不同的材料组合物以便增强整体的图样化顺序，例如在阻剂材料不提供足够的蚀刻电阻率以在用于图样化层间介电材料之各向异性蚀刻制程期间可承受蚀刻攻击。应了解，尽管上述具体实施例可指称连接至电路元件(例如，晶体管)的接触元件，然而在其它的情形下，基于上述原理也可形成任何关键性接触元件，例如连接不同金属化层的导通孔。
熟谙此艺者基于此说明可明白本揭示内容的其它修改及变体。因此，此说明应只被视为仅供图解说明用而且目的是用来教导熟谙此艺者实施揭示于本文之原理的一般方式。应了解，应将图示及描述于此的形式视为目前为较佳的具体实施例。

Claims (21)

1.一种方法，其包含下列步骤：
在形成于半导体元件之材料层上的硬掩模层上方形成第一阻剂掩模；
基于该第一阻剂掩模在该硬掩模层中形成第一开孔，该第一开孔在第一横向有第一尺寸以及在不同于该第一横向的第二横向有第二尺寸，该第一尺寸小于该第二尺寸；
在该硬掩模层上方形成第二阻剂掩模，该第二阻剂掩模有与该第一开孔一起定义交叉区域的第二开孔；以及
基于该交叉区域在该材料层中形成接触开孔。
2.如权利要求1所述的方法，其中该第二开孔有大于该第一横向尺寸的至少一横向尺寸。
3.如权利要求2所述的方法，其中该第二开孔的每个横向尺寸都大于该第一开孔之该第一横向尺寸。
4.如权利要求1所述的方法，其中在该硬掩模层中形成该第一开孔的该步骤包含以下步骤：执行选择性蚀刻制程以对该于材料层有选择性地移除该硬掩模层之材料。
5.如权利要求4所述的方法，其中基于该交叉区域形成该接触开孔的该步骤包含以下步骤：执行第二选择性蚀刻制程以移除该材料层之材料，以及使用该第二阻剂掩模及该硬掩模层作为蚀刻掩模。
6.如权利要求5所述的方法，其中形成该接触开孔的该步骤更包含以下步骤：执行该第二蚀刻制程，以及利用接触蚀刻终止层来控制该第二蚀刻制程，以及执行第三蚀刻制程以打开该接触蚀刻终止层，以及在该第三蚀刻制程中，利用该材料层、该硬掩模层及该第二阻剂掩模中之至少一者作为蚀刻掩模。
7.如权利要求1所述的方法，其中形成该第一开孔的该步骤包含以下步骤：形成该第一开孔之第一部份以便延伸穿过该硬掩模层之第一次层，以及基于该交叉区域来形成该第一开孔之第二部份以便至少延伸穿过该硬掩模层之第二次层。
8.如权利要求7所述的方法，其中该第二部份延伸穿过该硬掩模层的第三次层。
9.如权利要求8所述的方法，其中该第一、第二及第三次层中之至少两个由不同的材料组成物构成。
10.如权利要求1所述的方法，其中该接触开孔连接至形成于半导体层中及上方之晶体管元件的接触区。
11.如权利要求1所述的方法，其中该接触开孔延伸至形成于该半导体元件之金属化层的金属区。
12.如权利要求1所述的方法，其更包含下列步骤：用含金属材料填充该接触开孔以及在共享移除制程中移除该含金属材料的过剩材料与该硬掩模层的残留物。
13.一种方法，其包含下列步骤：
在半导体元件的层间介电材料上方形成硬掩模层；
利用第一阻剂掩模在该硬掩模层中形成开孔，该开孔有矩形部份；
利用第二阻剂掩模在该矩形部份中形成掩模开孔，该掩模开孔延伸穿过该硬掩模层；以及
利用该掩模开孔在该层间介电材料中形成接触开孔，该接触开孔延伸穿过该层间介电材料。
14.如权利要求13所述的方法，其中该开孔经形成为可延伸穿过该硬掩模层，以及该掩模开孔系由该部份与该第二阻剂掩模所形成的交叉区域形成。
15.如权利要求13所述的方法，其中该开孔延伸至该硬掩模层之第一次层。
16.如权利要求13所述的方法，其中该矩形部份的横向尺寸中之较小者对应至与该接触开孔关连的关键尺寸。
17.如权利要求16所述的方法，其中该掩模开孔具有实质矩形的顶面。
18.如权利要求16所述的方法，其中该第二阻剂掩模经形成为有大于该关键尺寸的横向尺寸。
19.如权利要求13所述的方法，其更包含下列步骤：用含金属材料填充该接触开孔，以及在共享移除制程中移除该硬掩模层与该含金属材料的过剩材料。
20.一种半导体元件，其系包含：
形成于半导体层之中及上方的多个电路元件；
连接至该等多个电路元件中之至少一者的接触区；
围封该等多个电路元件的层间介电材料；以及
延伸穿过该层间介电材料及连接至该接触区的接触元件，该接触元件与该接触区一起形成长矩形接口。
21.如权利要求20所述的半导体元件，其中该矩形接口的横向尺寸中之较短者大约小于100奈米。
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