CN110690194B - 对准标记结构的制作方法 - Google Patents

对准标记结构的制作方法 Download PDF

Info

Publication number
CN110690194B
CN110690194B CN201810728816.4A CN201810728816A CN110690194B CN 110690194 B CN110690194 B CN 110690194B CN 201810728816 A CN201810728816 A CN 201810728816A CN 110690194 B CN110690194 B CN 110690194B
Authority
CN
China
Prior art keywords
alignment mark
layer
metal layer
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810728816.4A
Other languages
English (en)
Other versions
CN110690194A (zh
Inventor
陈政锋
李修申
刘恩铨
徐筱淋
陈宜廷
郭卢蔚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201810728816.4A priority Critical patent/CN110690194B/zh
Priority to US16/049,826 priority patent/US10529667B1/en
Publication of CN110690194A publication Critical patent/CN110690194A/zh
Application granted granted Critical
Publication of CN110690194B publication Critical patent/CN110690194B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本发明公开一种对准标记结构的制作方法，其包括下列步骤。在基底上形成绝缘层。在绝缘层上形成第一对准标记。在基底上形成金属层，且金属层覆盖绝缘层与第一对准标记。移除第一对准标记上的金属层，且第一对准标记的上表面于移除第一对准标记上的金属层之后低于绝缘层的上表面。在金属层上形成第二对准标记。通过本发明的对准标记结构的制作方法，可避免金属层覆盖第一对准标记而影响相关的测量状况，而第二对准标记可形成于金属层上而避免因高度差异而导致的相关缺陷。

Description

对准标记结构的制作方法
技术领域
本发明涉及一种对准标记结构的制作方法，尤其是涉及一种具有两个对准标记的对准标记结构的制作方法。
背景技术
随着科技进步，集成电路制作工艺技术也随之不断精进，因此各种电子电路可集积/成形于单一芯片上。制造芯片的半导体制作工艺包括许多步骤，例如形成薄膜的沉积制作工艺、形成图案化光致抗蚀剂的光致抗蚀剂涂布、曝光与显影制作工艺、对薄膜进行图案化的蚀刻制作工艺等。在曝光制作工艺中，具有欲形成的图案的光掩模需与晶片上的前层图案进行对位以将图案转移至晶片上的特定位置，而通过测量不同层的对准标记之间的相对位置可监控制作工艺的对准状况，避免制作工艺发生变异而影响产品良率。然而，随着半导体制作工艺的复杂化，许多不同层别的对准标记容易互相影响，造成对准标记在制作上或/及测量上发生问题而必须找出对应的解决方法。
发明内容
本发明提供了一种对准标记结构的制作方法，利用将部分的金属层移除且保留部分的金属层，由此避免金属层覆盖对准标记而影响相关的测量状况，且可使另一对准标记形成于金属层上而避免因高度差异而导致的相关缺陷。
本发明的一实施例提供一种对准标记结构的制作方法，包括下列步骤。首先，在一基底上形成一绝缘层。在绝缘层中形成一第一对准标记。在基底上形成一金属层，且金属层覆盖绝缘层与第一对准标记。移除第一对准标记上的金属层，且第一对准标记的一上表面于移除第一对准标记上的金属层之后低于绝缘层的一上表面。然后，在金属层上形成一第二对准标记。
在本发明的对准标记结构的制作方法中，金属层仅被部分移除，使得第一对准标记可未被金属层覆盖，而第二对准标记可形成于保留下来的金属层上。通过移除第一对准标记上的金属层，可避免金属层覆盖第一对准标记而影响相关的测量状况。此外，在金属层上形成第二对准标记则可避免因金属层所造成高度差异而导致的相关缺陷。
附图说明
图1至图9为本发明第一实施例的对准标记结构的制作方法的示意图，其中
图2为沿图1中A-A’剖线所绘示的剖视图；
图3为图1之后的状况示意图；
图4为沿图3中B-B’剖线所绘示的剖视图；
图5为图3之后的状况示意图；
图6为沿图5中C-C’剖线所绘示的剖视图；
图7为图5之后的状况示意图；
图8为沿图7中D-D’剖线所绘示的剖视图
图9为图8之后的状况示意图。
图10至图13为本发明第二实施例的对准标记结构的制作方法的示意图，其中
图11为图10之后的状况示意图；
图12为图11之后的状况示意图；
图13为图12之后的状况示意图。
主要元件符号说明
10 基底
21 字符线介电层
22 字符线
23 字符线盖层
30 绝缘层
31 绝缘材料
31A 第一区段
31B 隔离结构
32 存储节点接触结构
33 金属硅化物层
40 金属层
40P 存储节点垫
41 阻障层
42 低电阻材料层
43 盖层
51 有机介电层
52 抗反射层
53 光致抗蚀剂材料
53A 第二区段
53B 图案化掩模层
100 对准标记结构
H 开孔
OM1 第一对准标记
OM2 第二对准标记
R1 对准标记区
R2 主区
Z 厚度方向
具体实施方式
请参阅图1至图8。图1至图8所绘示为本发明第一实施例的对准标记结构的制作方法的示意图，其中图1、图3、图5与图7为上视图，而图2、图4、图6与图8为剖视图。图3绘示了图1之后的状况示意图，图5绘示了图3之后的状况示意图，而图7绘示了图5之后的状况示意图。图2为沿图1中A-A’剖线所绘示的剖视图，图4为沿图3中B-B’剖线所绘示的剖视图，图6为沿图5中C-C’剖线所绘示的剖视图，而图8为沿图7中D-D’剖线所绘示的剖视图。本实施例的对准标记结构的制作方法可包括下列步骤，如图1与图2所示，在一基底10上形成一绝缘层30，并于绝缘层30中形成一第一对准标记(overlay mark)OM1。在一些实施例中，基底10可包括半导体基底或非半导体基底。上述的半导体基底可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或其他适合的半导体材料所形成的基底，而上述的非半导体基底可包括玻璃基底、陶瓷基底、塑胶基底或其他适合的非半导体材料所形成的基底。绝缘层30可包括氧化物、氮化物或其他适合的绝缘材料。
在一些实施例中，第一对准标记OM1可包括一绝缘材料31，且绝缘材料31的材料组成可不同于绝缘层30的材料组成。举例来说，当绝缘层30为氧化物时，绝缘材料31可包括与绝缘层30具有蚀刻选择比的材料例如氮化硅或碳氮化硅(SiCN)，但并不以此为限。在一些实施例中，第一对准标记OM1也可视需要由导电材料所形成。此外，第一对准标记OM1可包括多个第一区段31A埋设于绝缘层30中，而第一区段31A的形成方式可包括以蚀刻方式于绝缘层30中形成多个沟槽，再于绝缘层30上形成绝缘材料31并使绝缘材料31填入沟槽中，接着再进行平坦化制作工艺或/及回蚀刻制作工艺将沟槽以外的绝缘材料31移除而于绝缘层30中形成第一区段31A。因此，第一区段31A可由绝缘材料31所形成，且第一对准标记OM1以及第一区段31A的上表面可与绝缘层30的上表面共平面，但并不以此为限。此外，在一些实施例中，绝缘层30与基底10之间以及第一对准标记OM1与基底10之间可具有其他绝缘层例如原生氧化物(native oxide)层或/及碳氮化硅层，但并不以此为限。在本实施例中，基底10上可定义有一主区(图1与图2未绘示)以及一对准标记区R1，且第一对准标记OM1可形成于对准标记区R1上。在一些实施例中，上述的主区可包括形成主要集成电路或/及半导体元件的区域，而对准标记区R1可位于主区以外的周围区域例如晶片上的切割道区域，但并不以此为限。
接着，如图3与图4所示，在基底10上形成一金属层40，且金属层40可于基底10的厚度方向Z上覆盖绝缘层30与第一对准标记OM1。在一些实施例中，金属层40可包括一阻障层41以及一低电阻材料层42，阻障层41可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料，而低电阻材料层42可包括铝(Al)、钨(W)、铜(Cu)、钛铝合金(TiAl)或其他适合的低电阻材料。此外，金属层40上可视需要形成一盖层43，而盖层43的一部分可与第一对准标记OM1于基底10的厚度方向Z上重叠，但并不以此为限。盖层43可包括绝缘材料例如氮化硅、碳氮化硅等，但并不以此为限。
然后，如图3至图6所示，移除第一对准标记OM1上的金属层40与盖层43，用以暴露出第一对准标记OM1。在一些实施例中，可对金属层40以及盖层43进行蚀刻，在金属层40以及盖层43中对应第一对准标记OM1的部分形成多个开孔H，而开孔H对应第一对准标记OM1且暴露出第一对准标记OM1。换句话说，盖层43可于移除第一对准标记OM1上的金属层40的步骤之前形成于金属层40上，位于对准标记区R1上的金属层40与盖层43可仅部分被移除，而金属层40与盖层43可仍覆盖对准标记区R1中部分的绝缘层30。值得说明的是，由于第一对准标记OM1的材料与绝缘层30不同，且用以于金属层40与盖层43中形成开孔H的蚀刻制作工艺较佳对绝缘层30有较低的蚀刻率，故部分的第一对准标记OM1会被形成开孔H的蚀刻制作工艺移除而使得第一对准标记OM1的上表面于移除第一对准标记OM1上的金属层40之后在基底10的厚度方向Z上低于绝缘层30的上表面。在一些实施例中，移除第一对准标记OM1上的金属层40与盖层43的步骤可与原本制作工艺中所需要进行的光刻制作工艺一并进行，例如可与形成游标(vernier)的制作工艺一并形成，由此避免造成制作工艺复杂化与成本增加，但并不以此为限。
然后，如图7与图8所示，在金属层40以及盖层43上形成一第二对准标记OM2，而盖层43的一部分可于基底10的厚度方向Z上位于第二对准标记OM2与金属层40之间。第一对准标记OM1上的金属层40与盖层43可于第二对准标记OM2形成之前被移除，但并不以此为限。在一些实施例中，也可视需要于第二对准标记OM2形成之后再移除第一对准标记OM1上的金属层40与盖层43。第一对准标记OM1与第二对准标记OM2可分别对应于上述的主区上所进行的不同制作工艺，例如第一对准标记OM1可对应于主区上的绝缘层30中形成图案化隔离结构所需的光刻制作工艺，而第二对准标记OM2可对应于主区上金属层40进行图案化的光刻制作工艺，但并不以此为限。因此，在一些实施例中，第二对准标记OM2可包括一光致抗蚀剂材料53，但并不以此为限。在一些实施例中，第二对准标记OM2也可视需要由其他可用以对金属层40进行图案化的掩模材料所形成。此外，第二对准标记OM2可包括多个第二区段53A，而各第二区段53A也可由光致抗蚀剂材料53经过曝光制作工艺与显影制作工艺而形成，但并不以此为限。
在一些实施例中，可于移除第一对准标记OM1上的金属层40之后以及于形成第二对准标记OM2之前，形成一有机介电层51以及一抗反射层52覆盖金属层40、盖层43、第一对准标记OM1以及绝缘层30，而第二对准标记OM2可形成于抗反射层52上，但并不以此为限。有机介电层51可包括一有机分布层(organic distribution layer，ODL)或其他适合的有机介电材料，而抗反射层52可包括一含硅掩模抗反射层(silicon-containing hard maskbottom anti-reflecting coating，SHB)或其他适合的抗反射材料。如图7与图8所示，通过上述的制作方法可形成包括有第一对准标记OM1以及第二对准标记OM2的对准标记结构100。第一对准标记OM1以及第二对准标记OM2可形成于对准标记区R1上，第一对准标记OM1于基底10的厚度方向Z上的一投影图案(例如图7中标示OM1的部分)包围至少部分的第二对准标记OM2于基底10的厚度方向Z上的一投影图案(例如图7中标示OM2的部分)，且第一对准标记OM1与第二对准标记OM2于基底10的厚度方向Z上未互相重叠，但并不以此为限。在一些实施例中，第一对准标记OM1与第二对准标记OM2于上视图中可具有与图7所示状况不同的图形。
通过于上视方向上以光学方式测量第一对准标记OM1与第二对准标记OM2的相对位置，可确认第二对准标记OM2所对应的曝光制作工艺的对准状况是否有所偏差，而若偏差状况超出规格则可进行重工以避免影响最终产品的良率。因此，通过本发明的制作方法，可将第一对准标记OM1上的金属层40移除而避免金属层40影响对于第一对准标记OM1所进行的光学测量状况。此外，当第二对准标记OM2是由光致抗蚀剂材料形成时，若对准标记区R1上的金属层40全部被移除，则主区上位于金属层40上的光致抗蚀剂材料会高于对准标记区R1上的光致抗蚀剂材料，进而造成对准标记区R1上的光致抗蚀剂材料在曝光制作工艺时发生失焦(defocus)状况而使得第二对准标记OM2无法顺利成形。因此，通过本发明的制作方法，第二对准标记OM2可形成于保留在对准标记区R1上的金属层40上，避免第二对准标记OM2因金属层40所造成的高度差异而产生缺陷。
请参阅图8至图9。如图8至图9所示，在一些实施例中，可以第二对准标记OM2为掩模，对盖层43以及金属层40进行一图案化制作工艺，而于绝缘层30上形成图案化的金属层40与图案化的盖层43，但并不以此为限。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图10至图13，并请一并参阅图2、图6、图8与图9。图10至图13所绘示为本发明第二实施例的对准标记结构的制作方法的示意图，其中图11绘示了图10之后的状况示意图，图12绘示了图11之后的状况示意图，而图13绘示了图12之后的状况示意图。此外，图10可被视为绘示了在图2的制作工艺状况下对应的主区的状况，图11可被视为绘示了在图6的制作工艺状况下对应的主区的状况，图12可被视为绘示了在图8的制作工艺状况下对应的主区的状况，而图13可被视为绘示了在图9的制作工艺状况下对应的主区的状况。换句话说，图2与图10可为同一制作工艺状况下分别于对准标记区以及主区的剖视图，图6与图11可为同一制作工艺状况下分别于对准标记区以及主区的剖视图，图8与图12可为同一制作工艺状况下分别于对准标记区以及主区的剖视图，而图9与图13可为同一制作工艺状况下分别于对准标记区以及主区的剖视图。
如图2与图10所示，基底10上可定义有主区R2以及对准标记区R1。在一些实施例中，主区R2可包括一半导体存储装置的存储单元区，但并不以此为限。因此，基底10的主区R2中可形成多条字符线(word line)22，而本实施例的字符线22可为埋入式字符线(buriedword line)，但并不以此为限。字符线22可利用以埋入方式形成于基底10中，字符线22与基底10之间可形成一字符线介电层21，而字符线22上可形成有一字符线盖层23覆盖字符线22。上述的字符线介电层21、字符线22以及字符线盖层23的制作方法可通过先于基底10中形成多个沟槽，再于沟槽中依序形成字符线介电层21、字符线22以及字符线盖层23，但并不以此为限。在一些实施例中，也可视需要形成其他型式的字符线结构。此外，字符线介电层21可包括氧化硅或其他适合的介电材料，字符线22可包括铝、钨、铜、钛铝合金或其他适合的导电材料，而字符线盖层23可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。此外，在本实施例中，绝缘层30可更形成于主区R2上，且绝缘层30可覆盖基底10以及形成于基底10中的字符线介电层21、字符线22以及字符线盖层23。
本实施例的制作方法可还包括于主区R2上形成多个隔离结构31B，而隔离结构31B可形成于主区R2上的绝缘层30中。在一些实施例中，位于对准标记区R1上的第一对准标记OM1与位于主区R2上的隔离结构31B可由同一制作工艺一并形成，但并不以此为限。隔离结构31B的形成方式可包括以蚀刻方式于主区R2上的绝缘层30中形成多个沟槽，再于绝缘层30上形成绝缘材料31并使绝缘材料31填入沟槽中，接着再进行平坦化制作工艺或/及回蚀刻制作工艺将沟槽以外的绝缘材料31移除而于主区R2上的绝缘层30中形成隔离结构31B。换句话说，第一对准标记OM1与隔离结构31B可由相同的材料与制作工艺一并形成，故第一对准标记OM1的材料组成可与隔离结构31B的材料组成相同。
然后，如图10至图11所示，可将主区R2上的绝缘层30移除而于相邻的隔离结构31B之间形成存储节点接触结构32。存储节点接触结构32可与基底10中的主动区对应且电连接。存储节点接触结构32可通过于移除绝缘层30之后于隔离结构31B之间填入导电材料后对此导电材料进行回蚀刻(etching back)制作工艺而形成，故存储节点接触结构32的顶面可于基底10的厚度方向Z上低于隔离结构31B的顶面，且存储节点接触结构32的顶面可高于基底10的顶面，但并不以此为限。存储节点接触结构32可包括硅，例如非晶硅、多晶硅或其他含硅的导电材料。然而，在一些实施例中，也可视需要以其他制作工艺方式或/及材料来形成存储节点接触结构32。此外，各存储节点接触结构32的表面可视需要形成一金属硅化物层33，用以降低后续形成于各存储节点接触结构32的导电结构与存储节点接触结构32之间的接触阻抗。
如图6与图11所示，金属层40与盖层43可更形成于存储节点接触结构32上，且由于存储节点接触结构32的顶面低于隔离结构31B的顶面，故金属层40可填入相邻隔离结构31B之间的空间中。此外，当于对准标记区R1上的金属层40以及盖层43中形成对应第一对准标记OM1的开孔H时，主区R2上的金属层40与盖层43可被一掩模(未绘示)覆盖而未被蚀刻破坏。
接着，如图8与图12所示，可于位于主区R2的金属层40上形成一图案化掩模层53B，而有机介电层51以及抗反射层52可更形成于主区R2上并位于图案化掩模层53B与金属层40之间。在一些实施例中，位于对准标记区R1上的第二对准标记OM2与位于主区R2上的图案化掩模层53B可由同一制作工艺一并形成，但并不以此为限。图案化掩模层53B与第二对准标记OM2可由同一光掩模对光致抗蚀剂材料53进行曝光制作工艺并再通过显影制作工艺而形成。换句话说，第二对准标记OM2与图案化掩模层53B可由相同的材料与制作工艺一并形成，故第二对准标记OM2的材料组成可与图案化掩模层53B的材料组成相同。
之后，如图12、图13以及图9所示，可以图案化掩模层53B为掩模，对位于主区R2的金属层40进行一图案化制作工艺，而至少部分的位于主区R2的金属层40可被图案化而成为一存储节点垫40P位于存储节点接触结构32上并与存储节点接触结构32电连接。在一些实施例中，存储节点垫40P可利用双重图案化技术例如LELE(Litho-Etch-Litho-Etch，曝光-刻蚀-曝光-刻蚀)的方法所形成，也就是可对盖层43进行两次的曝光与蚀刻制作工艺，再利用被两次图案化后的盖层43对金属层40进行图案化而成为存储节点垫40P。位于对准标记区R1上的第二对准标记OM2可由上述的LELE方法中的其中一个曝光制作工艺所形成，例如第二次的曝光制作工艺，但并不以此为限。当此上述的曝光制作工艺所使用的光源为偶极性(dipole)光源以提升曝光效果时，其曝光景深(depth of field，DOF)会相对较小。因此，若对准标记区R1上的金属层40全部被移除，则主区R2上位于金属层40上的光致抗蚀剂材料53与对准标记区R1上的光致抗蚀剂材料53之间会有明显的高度差，容易造成对准标记区R1上的光致抗蚀剂材料53在曝光制作工艺时发生失焦状况而使得第二对准标记OM2无法顺利成形。在本实施例中，可仅将对准标记区R1上的金属层40与盖层43部分移除，一方面可避免金属层40影响对于第一对准标记OM1所进行的光学测量状况，另一方面可使第二对准标记OM2形成于保留在对准标记区R1上的金属层40与盖层43上，避免第二对准标记OM2因金属层40与盖层43所造成的高度差异而产生缺陷。
综上所述，在本发明的对准标记结构的制作方法中，位于对准标记区上的金属层可仅被部分移除，使得第一对准标记可未被金属层覆盖，而第二对准标记可形成于保留在对准标记区上的金属层上。通过移除第一对准标记上的金属层，可避免金属层覆盖第一对准标记而影响相关的光学测量状况。此外，在对准标记区上的金属层上形成第二对准标记则可避免因金属层所造成的高度差异所导致的相关制作工艺缺陷，故可由此达到改善制作工艺良率的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (13)

1.一种对准标记结构的制作方法，其特征在于，包括：
在一基底上形成一绝缘层；
在该绝缘层中形成一第一对准标记；
在该基底上形成一金属层，其中该金属层覆盖该绝缘层与该第一对准标记；
移除该第一对准标记上的该金属层，其中该第一对准标记的一上表面于移除该第一对准标记上的该金属层之后低于该绝缘层的一上表面；以及
在该金属层上形成一第二对准标记，
其中，该基底上定义有主区以及对准标记区，且该第一对准标记以及该第二对准标记形成于该对准标记区上，该第二对准标记形成于保留在该对准标记区上的该金属层上。
2.如权利要求1所述的对准标记结构的制作方法，其中该第一对准标记于该基底的一厚度方向上的一投影图案包围至少部分的该第二对准标记于该基底的该厚度方向上的一投影图案。
3.如权利要求1所述的对准标记结构的制作方法，还包括：
在该主区上形成多个隔离结构；以及
在两个相邻的该多个隔离结构之间形成一存储节点接触结构，其中该第一对准标记以及该多个隔离结构是由同一制作工艺一并形成。
4.如权利要求3所述的对准标记结构的制作方法，其中该第一对准标记的材料组成与该多个隔离结构的材料组成相同。
5.如权利要求4所述的对准标记结构的制作方法，其中该第一对准标记包括一绝缘材料。
6.如权利要求3所述的对准标记结构的制作方法，其中该金属层更形成于该存储节点接触结构上。
7.如权利要求6所述的对准标记结构的制作方法，还包括：
在位于该主区的该金属层上形成一图案化掩模层，其中该图案化掩模层以及该第二对准标记是由同一制作工艺一并形成。
8.如权利要求7所述的对准标记结构的制作方法，其中该第二对准标记的材料组成与该图案化掩模层的材料组成相同。
9.如权利要求8所述的对准标记结构的制作方法，其中该第二对准标记的材料包括一光致抗蚀剂材料。
10.如权利要求7所述的对准标记结构的制作方法，还包括：
以该图案化掩模层为掩模，对位于该主区的该金属层进行一图案化制作工艺，其中至少部分的位于该主区的该金属层被图案化而成为一存储节点垫位于该存储节点接触结构上。
11.如权利要求1所述的对准标记结构的制作方法，还包括：
在移除该第一对准标记上的该金属层之后以及于形成该第二对准标记之前，形成一抗反射层覆盖该金属层、该第一对准标记以及该绝缘层，其中该第二对准标记形成于该抗反射层上。
12.如权利要求1所述的对准标记结构的制作方法，还包括：
在移除该第一对准标记上的该金属层之前，在该金属层上形成一盖层，其中该盖层的一部分与该第一对准标记重叠；以及
在形成该第二对准标记之前，将该第一对准标记上的该盖层移除。
13.如权利要求12所述的对准标记结构的制作方法，其中该盖层的一部分于该基底的一厚度方向上位于该第二对准标记与该金属层之间。
CN201810728816.4A 2018-07-05 2018-07-05 对准标记结构的制作方法 Active CN110690194B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810728816.4A CN110690194B (zh) 2018-07-05 2018-07-05 对准标记结构的制作方法
US16/049,826 US10529667B1 (en) 2018-07-05 2018-07-31 Method of forming overlay mark structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810728816.4A CN110690194B (zh) 2018-07-05 2018-07-05 对准标记结构的制作方法

Publications (2)

Publication Number Publication Date
CN110690194A CN110690194A (zh) 2020-01-14
CN110690194B true CN110690194B (zh) 2021-11-02

Family

ID=69058626

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810728816.4A Active CN110690194B (zh) 2018-07-05 2018-07-05 对准标记结构的制作方法

Country Status (2)

Country Link
US (1) US10529667B1 (zh)
CN (1) CN110690194B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117116929A (zh) * 2021-09-16 2023-11-24 长江存储科技有限责任公司 晶圆、晶圆结构以及晶圆的制造方法
CN117311108B (zh) * 2023-11-30 2024-04-05 合肥晶合集成电路股份有限公司 套刻标记及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184104B1 (en) * 1998-09-10 2001-02-06 Chartered Semiconductor Manufacturing Ltd. Alignment mark strategy for oxide CMP
KR100695876B1 (ko) 2005-06-24 2007-03-19 삼성전자주식회사 오버레이 키 및 그 형성 방법, 오버레이 키를 이용하여형성된 반도체 장치 및 그 제조 방법.
KR100715280B1 (ko) * 2005-10-01 2007-05-08 삼성전자주식회사 오버레이 키를 이용하는 오버레이 정밀도 측정 방법
US20100052191A1 (en) * 2008-08-29 2010-03-04 Qimonda Ag Metrology Mark with Elements Arranged in a Matrix, Method of Manufacturing Same and Alignment Method
US8513821B2 (en) * 2010-05-21 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Overlay mark assistant feature
US8148232B2 (en) * 2010-08-11 2012-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Overlay mark enhancement feature
CN102420214B (zh) * 2010-09-25 2017-06-13 中芯国际集成电路制造(上海)有限公司 形成强化对准标记的方法以及半导体器件
CN105225978B (zh) * 2014-06-17 2019-06-04 联华电子股份有限公司 叠对误差的校正方法
CN106597818B (zh) * 2015-10-19 2018-09-14 无锡华润上华科技有限公司 对位标记、形成对位标记的方法及半导体器件
CN205452279U (zh) * 2016-03-22 2016-08-10 中芯国际集成电路制造(北京)有限公司 具有对准标记的半导体结构

Also Published As

Publication number Publication date
US20200013724A1 (en) 2020-01-09
US10529667B1 (en) 2020-01-07
CN110690194A (zh) 2020-01-14

Similar Documents

Publication Publication Date Title
TWI718323B (zh) 具互連結構半導體裝置與其製作方法
US9773739B2 (en) Mark structure and fabrication method thereof
TWI628746B (zh) 半導體結構及其製造方法
US9564371B2 (en) Method for forming semiconductor device
CN110690194B (zh) 对准标记结构的制作方法
CN112086433A (zh) 半导体元件及其制备方法
CN110085574B (zh) 用于动态随机存取存储器的电阻器
US9824916B2 (en) Wiring structure and method of forming a wiring structure
CN109494149B (zh) 半导体结构的制作方法
CN109003937B (zh) 半导体存储器件的制作方法
US11315872B1 (en) Self-aligned top via
US9748139B1 (en) Method of fabricating dual damascene structure
US7615475B2 (en) Method for fabricating landing polysilicon contact structures for semiconductor devices
US11158536B2 (en) Patterning line cuts before line patterning using sacrificial fill material
KR100724249B1 (ko) 반도체 소자 제조 방법
US9252048B2 (en) Metal and via definition scheme
KR100532404B1 (ko) 듀얼다마신 배선 형성방법
US11682558B2 (en) Fabrication of back-end-of-line interconnects
TWI785992B (zh) 半導體結構及其製造方法
US20230386842A1 (en) Semiconductor device structure and method for preparing the same
US7504334B2 (en) Semiconductor device and method for manufacturing same
US20130299993A1 (en) Interconnection of semiconductor device and fabrication method thereof
TWI575651B (zh) 半導體結構及其製造方法
KR100887019B1 (ko) 다중 오버레이 마크를 갖는 마스크
KR19990060819A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant