TWI628746B - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭露提供一種製造半導體結構的方法，包含：形成對準記號層於基板上；圖案化對準記號層來形成至少一對準記號特徵；以實質上共形的方式形成下導電層於圖案化的對準記號層上；形成絕緣層於下導電層上；以及形成上導電層於絕緣層上。

Description

半導體結構及其製造方法
本揭露實施例是有關於一種半導體元件，且特別是有關於一種半導體結構及其製造方法。
於半導體晶圓上製造微型電路元件涉及許多步驟，其中一個步驟為把圖案從微影光罩轉移到晶圓上。光罩步驟包含蝕刻步驟，且界定後續製程所要暴露於晶圓上的選定區域，後續製程如氧化、金屬沉積與不純物導入。
在生產積體電路結構時，由於在結構中電路元件的密度不斷增加，結構具有複數個層。再者，隨著元件與特徵的尺寸越來越小，於光罩步驟期間晶圓需要準確地對準微影光罩，以最小化層與層之間的錯位。
本揭露提出一種半導體結構，包含：基板、對準記號層、下導電層、絕緣層以及上導電層。基板包含至少一產品區域以及至少一對準區，對準區鄰設於產品區域。對準記號層至少設置於對準區上，在對準記號層中具有至少一 對準記號特徵。下導電層以實質上共形的方式至少部份地設置於對準記號特徵上。絕緣層設置於下導電層上。上導電層設置於絕緣層上。
本揭露提出一種製造半導體結構的方法，包含形成對準記號層於基板上；圖案化對準記號層來形成至少一對準記號特徵；以實質上共形的方式形成下導電層於圖案化的對準記號層上；形成絕緣層於下導電層上；以及形成上導電層於絕緣層上。
本揭露提出一種製造半導體結構的方法，包含形成至少一導電特徵於第一介電層中；形成第二介電層於第一介電層上；形成至少一對準記號特徵於第二介電層上；以實質上共形的方式形成至少位於對準記號特徵上之下導電層；形成絕緣層於下導電層上；以及形成上導電層於絕緣層上。
100‧‧‧半導體結構
110‧‧‧半導體基板
112‧‧‧產品區域
114‧‧‧對準區
120‧‧‧介電層
130‧‧‧開口
140‧‧‧金屬層
142‧‧‧導電特徵
150‧‧‧介電層
160‧‧‧對準記號層
162‧‧‧對準記號特徵
164、164’‧‧‧溝槽
170‧‧‧光罩層
200‧‧‧下導電層
202、222‧‧‧光罩
210‧‧‧絕緣層
220‧‧‧上導電層
230‧‧‧對準記號
240‧‧‧金屬-絕緣體-金屬元件
A-A’-A”-A’”‧‧‧線
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
[圖1]係繪示根據本揭露的一些實施例之半導體結構的局部上視圖。
[圖2A]至[圖2L]係分別地繪示根據本揭露的一些實施例之製造半導體結構的不同階段的剖視圖。
[圖3]係繪示根據本揭露的一些實施例之半導體結構的剖視圖。
本揭露提供了許多不同的實施例或例子，用以實作此揭露的不同特徵。為了簡化本揭露，一些元件與佈局的具體例子會在以下說明。當然，這些僅僅是例子而不是用以限制本揭露。例如，若在後續說明中提到了第一特徵形成在第二特徵上面，這可包括第一特徵與第二特徵是直接接觸的實施例；這也可以包括第一特徵與第二特徵之間還形成其他特徵的實施例，這使得第一特徵與第二特徵沒有直接接觸。此外，本揭露可能會在各種例子中重複圖示符號及/或文字。此重複是為了簡明與清晰的目的，但本身並不決定所討論的各種實施例及/或設置之間的關係。
再者，在空間上相對的用語，例如底下、下面、較低、上面、較高等，是用來容易地解釋在圖示中一個元件或特徵與另一個元件或特徵之間的關係。這些空間上相對的用語除了涵蓋在圖示中所繪的方向，也涵蓋了裝置在使用或操作上不同的方向。這些裝置也可被旋轉(例如旋轉90度或旋轉至其他方向)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
在積體電路結構的製造期間，形成許多金屬化層。每一金屬化層與其他金屬化層典型地被絕緣層所隔開。為了提供沒有不連續或其他缺陷的上方金屬化層，希望提供 下層表面盡可能平坦或平面的金屬化層。因此，為了後續要施加的金屬化層做準備，以平坦化製程來將層的表面平滑化已成為慣例，上述平坦化製程例如為化學機械研磨(chemical-mechanical polishing，CMP)平坦化。
晶圓的化學機械研磨平坦化包含夾持晶圓，把晶圓抵靠在經過研磨液濕潤的旋轉研磨墊上且同時施加壓力。化學機械研磨平坦化技術提供全域的平坦化，亦即，提供大的平坦化範圍，所述範圍通常包覆了整個晶圓表面。因為平坦化範圍大，在透過化學機械研磨技術而被平坦化後，在晶圓上的先前形成的上方層上的對準記號的步驟可被壓平。於先前形成的層上的對準記號的步驟不會被複製到上方層。因為繞射圖案的干擾，上方層可能會造成對準記號的讀取問題，例如上方層為厚的氧化層或氮化層。
所以，本揭露提供一種於金屬化層上具有明確的對準記號的半導體結構，其中所述對準記號形成於金屬化層的平坦化製程之後，這使得對準記號仍可被後續的上方層所讀取，且可避免例如光罩錯位所造成的問題。
請參閱圖1，其中圖1係繪示根據本揭露的一些實施例之半導體結構的局部上視圖。半導體結構100包含半導體基板110。半導體結構被理解為可能包含半導體晶圓、形成於晶圓內的主動與被動元件以及形成在晶圓表面上的絕緣層與導電層。
半導體基板110包含複數個產品區域112與至少一對準區114。產品區域112為形成積體電路的區域。舉 例來說，產品區域112內包含至少一個積體電路，其中所述積體電路可包含複數個半導體元件，例如電阻、電感與電容。電容，舉例來說，包含位於介電層或其他絕緣層的相對兩側的兩個導電電極，且可基於使用於形成電極的材料來分類。舉例來說，在金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容中，電極實質上包含金屬材料。金屬-絕緣體-金屬電容在相對大範圍的電壓施加時，提供相對固定的電容值。金屬-絕緣體-金屬電容也表現出相對小的寄生電阻。
對準區114為對準記號(如對準記號溝槽)形成的區域。對準區114可為任意形狀，例如矩形。
對準區114設置鄰近於產品區域112。在一些實施例中，產品區域112排列為一列，且對準區114設置於至少二個產品區域112之間。亦即，一些產品區域112被對準區114所隔開。在一些實施例中，對準區114可設置於半導體結構100的裁切路徑，其中當半導體基板110被裁切以隔開產品區域112時，裁切工具透過對準區114裁切。在一些實施例中，在裁切半導體基板110之後，對準區114上的對準記號(如對準記號溝槽)被裁切且破壞。在一些其他實施例中，在裁切半導體基板110之後，對準區114上的對準記號(如對準記號溝槽)保持完整。
請參閱圖2A至圖2J，其中圖2A至圖2J係分別地繪示根據本揭露的一些實施例之製造半導體結構的不同階段的剖視圖。圖2A至圖2J係沿著圖1中的線 A-A’-A”-A”’的剖面，其中介於A-A’之間的剖面係相應於對準區114，且介於A”-A”’之間的剖面係相應於產品區域112。
請參閱圖2A，係半導體基板110。半導體基板110可為半導體材料且可包含已知的結構，所述結構舉例來說，包含漸變層或埋層氧化層。在一些實施例中，基板包含塊狀矽(Bulk Silicon)，所述塊狀矽可為未摻雜的或經摻雜的(如P型、N型或其組合)。可使用適合半導體元件形成的其他材料。所述其他材料，如鍺、石英、藍寶石和玻璃，可替代地使用於基板。可選地，基板可為絕緣底半導體(semiconductor-on-insulator，SOI)基板的主動層或多層結構，多層結構例如形成在塊狀矽層上的矽鍺層。
在一些實施例中，半導體基板110包含介電層120。介電層120可為具有低介電常數(k值)的金屬間介電質層(inter-metal dielectric，IMD)，上述低介電常數為，舉例來說，介電常數大約低於3.5。介電層110可包含介電材料，例如氧化矽、氮化矽、氮氧化矽或其他適合的材料。
介電層120具有上表面，且開口130形成於介電層120的上表面。開口130的形成，舉例來說，可透過在介電層120上形成圖案化的光阻層(圖未示)且使用乾蝕刻製程步驟來移除部分的介電層120，透過使用圖案化的光阻層(圖未示)作為光罩以界定開口130。各種適合的乾蝕刻製程也可使用。在乾蝕刻製程步驟之後，圖案化的光阻層(圖未示)可透過，例如微影移除製程，而被移除。開口130為金 屬鑲嵌開口，例如用於金屬插塞的介層窗開口，或用於金屬線的溝槽開口。在一些實施例中，開口130設置於產品區域112與對準區114。在一些其他實施例中，開口130設置於產品區域112。
請參閱圖2B，金屬層140形成於介電層120上且填滿開口130。金屬層140的材料可包含銅、銅合金或其他適合的導電材料，例如銀、金、鎢、鋁等。金屬層140可透過沉積製程而形成。金屬層140的厚度薄於介電層130，但金屬層140的厚度足夠厚以填滿開口130。
請參閱圖2C，執行平坦化製程以移除金屬層140多餘的部分。平坦化製程可為任何適合的平坦化製程，例如化學機械研磨製程。累積於介電層120的表面上的部分的金屬層140被移除，這使得導電特徵142設置於開口130中，從上表面延伸進入介電層120。執行化學機械研磨製程來使導電特徵142的表面與介電層120的表面齊平。
在一些實施例中，在金屬層140形成之前，阻障層選擇性地沉積於開口130的內表面上與介電層120的表面上。阻障層可避免金屬，如銅，擴散進入介電層120。可使用，所述任何適合的沉積製程例如化學氣相沉積(chemical vapor deposition，CVD)或物理氣相沉積(physical vapor deposition，PVD)的方法來沉積厚度介於大約50至300埃(Å)的阻障層。阻障層的材料包含鉭、氮化鉭或氮化鈦。
在一些實施例中，蝕刻停止層選擇性地沉積在 導電特徵142與介電層120的表面上。蝕刻停止層的形成係透過一系列的沉積製程。蝕刻停止層可透過任何適合的沉積製程而形成，所述任何適合的沉積製程例如化學氣相沉積、物理氣相沉積、原子層沉積(atomic layer deposition，ALD)、遠距電漿輔助氣相沉積(remote plasma enhanced chemical vapor deposition，REVCD)、液態源霧化化學沉積(liquid source misted chemical deposition，LSMCD)、塗佈、旋轉塗佈或適合在基板上形成薄膜層的其他製程。蝕刻停止層可包含從氮摻雜碳化矽(SiC：N，也稱為NDC)、氧摻雜碳化矽(SiC：O，也稱為ODC)與其組合中所選擇的材料。然而，熟習此技藝者將理解整個說明書所敘述的材料僅是例子，且如果使用不同的形成技術時將會改變。
圖2B與圖2C中所討論的製程可執行多於一次以建構複數個金屬化層。金屬化層可作為用於光罩對準的互連或記號。
請參閱圖2D，額外的介電層150形成於半導體基板110上。介電層150可為單層或多層結構。介電層150的厚度隨著所應用的技術而改變，例如厚度大約介於1000至30000埃之間。然而，熟習此技藝者將理解整個說明書所敘述的尺寸僅是例子，且如果使用不同的形成技術時將會改變。
在一些實施例中，介電層150為含氧介電層。介電層150可由二氧化矽、碳摻雜二氧化矽、介電常數小於 約4.0的相對低介電常數介電材料或其組合所形成。介電層150可由低介電常數介電材料、超低介電常數介電材料、多孔介質低介電常數介電材料或其組合所形成。用語「低介常數」意在定義介電常數為3.0或更小的介電材料。用語「超低介電常數(extreme low-k，ELK)」表示介電常數為2.5或更小。用語「多孔介質低介電常數」是指介電常數為2.0或更小的介電材料。根據一些實施例，各種各樣的低介電常數材料可被採用，舉例來說，旋塗式無機介電質、旋塗式有機介電質、多孔介質介電材料、有機聚合物、有機矽石玻璃、含氟矽石玻璃(FSG)(含氟二氧化矽系列材料)、氫矽鹽酸(hydrogen silsesquioxane，HSQ)系列材料、甲基矽鹽酸(methyl silsesquioxane，MSQ)系列材料或多孔介質有機系列材料。介電層150透過任何各種技術，如化學氣相沉積、物理氣相沉積、原子層沉積、遠距電漿輔助氣相沉積、液態源霧化化學沉積、塗佈、旋轉塗佈或適合在基板110上形成薄膜層的其他製程，而被沉積。
請參閱圖2E，對準記號層160形成於介電層150上。對準記號層160為不導電的。對準記號層160可由例如碳化矽或氮化矽所製成。對準記號層160透過沉積製程，例如化學氣相沉積、物理氣相沉積、原子層沉積、遠距電漿輔助氣相沉積、液態源霧化化學沉積、塗佈、旋轉塗佈或適合在基板110上形成薄膜層的其他製程，而形成。對準記號層160的厚度範圍為約400至1500埃。
請參閱圖2F，光罩層170形成於對準記號層 160上，且光罩層170被圖案化。在一些實施例中，對準記號層160下方的導電特徵142作為記號，且用於圖案化光罩層170的光罩可對準透過導電特徵142所建構的記號。光罩層170可為光阻層。光罩層170透過微影製程被圖案化以形成複數個特徵與透過對準記號層160上的多個特徵所界定的複數個開口。光罩層170的圖案根據預定的佈局而形成。微影製程可包含光阻塗佈、曝光、曝光後烘烤與顯影。
在一些實施例中，圖案化的光罩層170僅設置於對準區114中的對準記號層160上，且未設置於產品區域112中的對準記號層160上，其中對準區114中的部分的對準記號層160被光罩層170所覆蓋。在一些其他實施例中，圖案化的光罩層170設置於產品區域112與對準區114，其中在產品區域112與對準區114中的部分的對準記號層160被光罩層170所覆蓋。
請一併參閱圖2G。暴露於光罩層170外的部分的對準記號層160被移除，藉此形成圖案化的對準記號層160。暴露於圖案化的光罩層170外的部分的對準記號層160可透過乾蝕刻製程被移除。各種適合的乾蝕刻製程也可使用。於乾蝕刻製程步驟之後，圖案化的光罩層170透過，例如微影移除製程，被移除。
在一些實施例中，產品區域112中的對準記號層160被移除，且對準區114中的對準記號層160被圖案化。圖案化的對準記號層160形成複數個對準記號特徵162與介於對準記號特徵162之間的複數個溝槽164。對準記號 特徵162為長條型且平行排列於對準區114中。溝槽164界定於對準記號特徵162之間，且溝槽164為長條型且為平行排列。長條形的對準記號特徵162與長條形的溝槽164沿著X方向或Y方向排列，這使得透過對準記號特徵162與溝槽164所形成的記號可成一方向。
在一些實施例中，溝槽164貫穿對準記號層160，且部分的下層的介電層150透過溝槽164而暴露。亦即，溝槽164的深度實質上相同於對準記號層160的厚度。在一些其他實施例中，溝槽164成對地排列，或介於溝槽164之間的距離可改變，這使得透過溝槽164所成的方向可更為後續的對準製程所識別。
請參閱圖2H，下導電層200形成於半導體基板110上。下導電層200形成於暴露的介質層150上與對準記號層160上。下導電層200以實質上共形的方式形成於對準記號特徵162上與溝槽164的表面上。下導電層200未填滿溝槽164，故在下導電層200形成之後，溝槽164仍為可觀察到的。
下導電層200包含用以形成部分的金屬-絕緣體-金屬元件的導電材料。金屬-絕緣體-金屬元件可為電容。在一些實施例中，下導電層200包含金屬材料。在一些實施例中，金屬材料包含鋁、銅、鋁銅合金、鉭、氮化鉭、鈦、氮化鈦、氮化矽鉭、鎢、氮化鎢、其他金屬材料和/或其任意組合。下導電層200可透過沉積製程，例如化學氣相沉積、物理氣相沉積、原子層沉積、遠距電漿輔助氣相沉積、 液態源霧化化學沉積、塗佈、旋轉塗佈或適合在基板110上形成薄膜層的其他製程，而形成。下導電層200的厚度範圍為約1000至3000埃。
請參閱圖2I。在一些實施例中，下導電層200可選擇性地被圖案化以形成金屬-絕緣體-金屬元件的下電極。舉例來說，光阻層(圖未示)形成於下導電層200上且透過使用光罩202曝光來把圖案轉移至下導電層200。具有要被轉移到下導電層200的圖案的光罩202被夾持且對準於對準區114中的記號(如溝槽164)。光罩202更被光束所照射。所述光穿透光罩202，接著聚焦於下導電層200。光阻層被曝光且顯影，且光罩圖案被轉移至光阻層。使用圖案化的光阻作為光罩，圖案接著被形成於下導電層200中。
請參閱圖2J，絕緣層210形成於下導電層200上。在一些實施例中，在絕緣層210形成於下導電層200之前，下導電層200可被圖案化。絕緣層210以實質上共形的方式形成於下導電層200上。絕緣層210未填滿溝槽164。亦即，在絕緣層210形成之後，溝槽164仍為可觀察到的。
絕緣層210包含用於形成金屬-絕緣體-金屬元件的絕緣材料。在一些實施例中，絕緣層210的介電常數相等或高於二氧化矽的介電常數，所述二氧化矽的介電常數為例如3.9。為了增加金屬-絕緣體-金屬元件的電容值，在一些實施例中，絕緣層210的厚度減少和/或高介電常數材料用於作為絕緣層210。舉例來說，絕緣層210包含氮氧化矽、氮化矽、二氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿 矽(HfSiON)、氧鉭化鉿(HfTaO)、氧化鉿鈦(HfTiO)、氧鋯化鉿(HfZrO)、其他介電材料和/或其任意組合。絕緣層210可透過沉積製程，例如化學氣相沉積、物理氣相沉積、原子層沉積、遠距電漿輔助氣相沉積、液態源霧化化學沉積、塗佈、旋轉塗佈或適合在基板上形成薄膜層的其他製程，而形成。絕緣層210的厚度範圍為約100至500埃。
請參閱圖2K，上導電層220以實質上共形的方式形成於絕緣層210上。上導電層220形成於絕緣層210上且未填滿溝槽164。亦即，在上導電層220形成於絕緣層210上之後，溝槽164仍為可觀察到的。
上導電層220包含用於形成部分的金屬-絕緣體-金屬的導電材料。在一些實施例中，上導電層220包含金屬材料。在一些實施例中，金屬材料包含鋁、銅、鋁銅合金、鉭、氮化鉭、鈦、氮化鈦、氮化矽鉭、鎢、氮化鎢、其他金屬材料和/或其任意組合。在一些實施例中，上導電層220包含相同於下導電層200的材料。在一些其他實施例中，上導電層220包含不同於下導電層200的材料。上導電層220可透過沉積製程，例如化學氣相沉積、物理氣相沉積、原子層沉積、遠距電漿輔助氣相沉積、液態源霧化化學沉積、塗佈、旋轉塗佈或適合在基板上形成薄膜層的其他製程，而形成。上導電層220的厚度範圍為約500至1500埃。
請參閱圖2L。在一些實施例中，上導電層220可選擇性地被圖案化以形成金屬-絕緣體-金屬元件的上電極。舉例來說，光阻層(圖未示)形成於上導電層220上且透 過使用光罩222曝光來把圖案轉移至上導電層220。具有要被轉移到上導電層220的圖案的光罩222被夾持且對準於對準區114中的記號(如溝槽164)。光罩222更被光束所照射。所述光貫穿光罩222，接著聚焦於上導電層220。光阻層被曝光且顯影，且光罩圖案被轉移至光阻層。使用圖案化光阻作為光罩，圖案接著形成於上導電層220中。
在一些實施例中，上導電層220與下導電層200皆被圖案化以形成金屬-絕緣體-金屬元件。在一些其他實施例中，僅有上導電層220或下導電層200被圖案化以形成金屬-絕緣體-金屬元件。
下導電層200、絕緣層210與上導電層220的第一部分形成對準記號230於對準區114上，且下導電層200、絕緣層210與上導電層220的第二部分形成金屬-絕緣體-金屬元件於產品區域112上。在一些實施例中，介電層150透過溝槽164而暴露，且對準記號230與金屬-絕緣體-金屬元件240實質上齊平排列。對準記號230與金屬-絕緣體-金屬元件240共面地排列在介電層150上。在金屬化層經平坦化製程之後，因為對準記號230的形成，溝槽164仍為可觀察到的。因此，包含溝槽164與反射材料(如上導電層220)於其上的對準記號230可為後續製程成一明確的取向方向。
請參閱圖3。圖3係繪示根據本揭露的一些實施例之半導體結構的剖視圖。圖3係沿著圖1中的線A-A’-A”-A”，的剖面，其中介於A-A’之間的剖面係相應於對準區114，且介於A”-A”’之間的剖面係相應於產品區域 112。
半導體結構100包含具有至少一個導電特徵142於其上的半導體基板110。在一些實施例中，導電特徵142可為金屬線或介層窗插塞。在一些實施例中，對準區114是在裁切線通過的路徑上，且導電特徵142設置於產品區域112中且未設置於對準區114中。
半導體結構100包含設置於半導體基板110上與導電特徵142上的介電層150。半導體結構100包含介電層150上的對準記號層160。對準記號層160被圖案化以具有複數個溝槽164’於其上。然而，溝槽164’未暴露出下層的介電層150。亦即，對準記號層160於溝槽164’具有更薄的厚度且於溝槽164’之間具有更厚的厚度。
半導體結構100更包含以實質上共形的方式設置於對準記號層150上的下導電層200、絕緣層210與上導電層220，其中下導電層210形成於對準記號層160上，且絕緣層220係夾層於下導電層210與上導電層220之間。溝槽164’未被下導電層200、絕緣層210與上導電層220所填滿。在下導電層200、絕緣層210與上導電層220形成後，溝槽164’仍為可觀察到的。
下導電層200、絕緣層210與上導電層220的第一部分形成對準記號230於對準區114上，且下導電層200、絕緣層210與上導電層220的第二部分形成金屬-絕緣體-金屬元件240於產品區域112上。在金屬化層經平坦化製程之後，因為對準記號230的形成，溝槽164仍為可觀察到 的。因此，包含溝槽164’與反射材料(如上導電層220)於其上的對準記號230可為後續製程成一明確的取向方向。
根據本揭露的一些實施例，半導體結構包含具有至少一個產品區域與鄰設於產品區域的至少一個對準區的基板。半導體結構包含至少設置於對準區上的對準記號層，其中對準記號層具有至少一個對準記號特徵於其中。半導體結構更包含以實質上共形的方式至少部分地設置於對準記號特徵上的下導電層，絕緣層設置於下導電層上，且上導電層設置於絕緣層上。
根據本揭露的一些實施例，一種製造半導體結構的方法包含形成對準記號層於基板上；圖案化對準記號層來形成至少一個對準記號特徵；以實質上共形的方式形成下導電層於圖案化的對準記號層上；形成絕緣層於下導電層上；以及形成上導電層於絕緣層上。
根據本揭露的一些實施例，一種製造半導體結構的方法包含形成至少一個導電特徵於第一介電層中；形成第二介電層於第一介電層上；形成至少一個對準記號特徵於第二介電層上；以實質上共形的方式形成至少位於對準記號特徵上之下導電層；形成絕緣層於下導電層上；以及形成上導電層於絕緣層上。
以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或 達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。

Claims (11)

  1. 一種半導體結構，包含：一基板，包含：至少一產品區域；以及至少一對準區，鄰設於該產品區域；一對準記號層，至少設置於該對準區上，在該對準記號層中具有至少一對準記號特徵；一下導電層，以實質上共形的方式至少部份地設置於該對準記號特徵上；一絕緣層，設置於該下導電層上；以及一上導電層，設置於該絕緣層上。
  2. 如申請專利範圍第1項所述之半導體結構，其中該下導電層、該絕緣層與該上導電層更設置於該產品區域上，以在該產品區域上形成一金屬-絕緣體-金屬(metal-insulator-metal，MIM)元件；或其中該基板具有一平坦化表面，且該對準記號層設置於該平坦化表面上。
  3. 如申請專利範圍第1項所述之半導體結構，其中該對準區設置於複數個該產品區域之間；或該對準記號層是由碳化矽或氮化矽所製成。
  4. 一種製造一半導體結構的方法，該方法包含：形成一對準記號層於一基板上；圖案化該對準記號層來形成至少一對準記號特徵；以實質上共形的方式來形成一下導電層於該圖案化的對準記號層上；形成一絕緣層於該下導電層上；形成一上導電層於該絕緣層上；以及透過該對準記號特徵切割該基板。
  5. 如申請專利範圍第4項所述之方法，更包含以下至少一者：圖案化該下導電層，其中圖案化該下導電層的一光罩對準於該對準記號特徵，圖案化該上導電層，其中圖案化該上導電層的一光罩對準於該對準記號特徵，以及圖案化該下導電層與該上導電層，以形成一金屬-絕緣體-金屬元件。
  6. 如申請專利範圍第4項所述之方法，其中圖案化該對準記號層之步驟包含形成至少一溝槽於該些對準記號特徵之間，且該下導電層設置於該溝槽中；或其中該基板透過該些溝槽而暴露，且該下導電層接觸 該基板。
  7. 一種製造一半導體結構的方法，該方法包含：形成至少一導電特徵於一第一介電層中；形成一第二介電層於該第一介電層上；形成至少一對準記號特徵於該第二介電層上；以實質上共形的方式來形成至少位於該對準記號特徵上之一下導電層；形成一絕緣層於該下導電層上；形成一上導電層於該絕緣層上；以及透過該對準記號特徵切割一基板。
  8. 如申請專利範圍第7項所述之方法，更包含圖案化該上導體層，其中圖案化該上導體層的一光罩對準該對準記號特徵。
  9. 如申請專利範圍第1、4或7項所述之方法，其中該絕緣層、該下導電層與該上導電層以實質上共形的方式被設置。
  10. 如申請專利範圍第7項所述之方法，其中至少一溝槽界定於該些對準記號特徵之間，且該 下導電層以實質上共形的方式設置於該溝槽中，或其中該對準記號特徵是由碳化矽或氮化矽所製成。
  11. 如申請專利範圍第7項所述之方法，其中形成複數個導電特徵之步驟包含：形成複數個開口於該第一介電層中；以一金屬層填滿該些開口；以及以一研磨製程移除突出該第一介電層的該金屬層的一部份。
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