KR100724249B1 - 반도체 소자 제조 방법 - Google Patents
반도체 소자 제조 방법 Download PDFInfo
- Publication number
- KR100724249B1 KR100724249B1 KR1020050086260A KR20050086260A KR100724249B1 KR 100724249 B1 KR100724249 B1 KR 100724249B1 KR 1020050086260 A KR1020050086260 A KR 1020050086260A KR 20050086260 A KR20050086260 A KR 20050086260A KR 100724249 B1 KR100724249 B1 KR 100724249B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- layer
- alignment key
- pattern
- capacitor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title abstract description 5
- 239000010410 layer Substances 0.000 claims abstract description 135
- 239000003990 capacitor Substances 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 claims abstract description 25
- 239000000463 material Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims 4
- 239000010408 film Substances 0.000 abstract description 24
- 239000010409 thin film Substances 0.000 abstract description 5
- 239000011799 hole material Substances 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000001459 lithography Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000002955 isolation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Nanotechnology (AREA)
- Semiconductor Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 금속 배선 하부에 MIM 캐패시터 및 TFR(Thin Film Resistor)을 형성시켜 수직적 층간 높이를 감소시키고, 콘택 형성시 사용한 얼라인 키를 활용하여 상기 MIM 캐패시터 및 TFR(Thin Film Resistor) 형성하는 이미지 센서의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적 식각하여 콘택홀 및 얼라인 키 영역을 형성하는 단계, 상기 콘택홀 및 상기 얼라인 키 영역에 플러그 물질을 매립하되, 상기 얼라인 키 영역은 상기 플러그 물질이 완전 매립되지 않아 단차가 형성되는 단계, 상기 콘택홀에 플러그 물질을 매립한 기판의 전체 구조 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 순차적으로 증착하여 캐패시터용 전극층을 형성하는 단계, 상기 얼라인 키 영역의 단차를 이용하여 상기 캐패시터용 전극층을 선택적 식각하는 단계 및 상기 캐패시터용 전극층의 상기 제1 도전층 및 제2 도전층에 각각 콘택되는 금속배선을 형성하는 단계를 포함하는 이미지 센서의 제조 방법이 제공된다.
또한, 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적 식각하여 콘택홀 및 얼라인 키 영역을 형성하는 단계, 상기 콘택홀 및 상기 얼라인 키 영역에 플러그 물질을 매립하되, 상기 얼라인 키 영역은 상기 플러그 물질이 완전 매립되지 않아 단차가 형성되는 단계, 상기 콘택홀에 플러그 물질을 매립한 기판의 전체 구조 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 순차적으로 증착하는 단계, 상기 얼라인 키 영역의 단차를 이용하여벽 상기 제2 도전층을 선택적 식각하여 캐패시터의 제2 도전층 패턴과 TFR용 패턴을 각각 형성하는 단계, 상기 제1 도전층을 선택적으로 식각하여 캐패시터의 제1 도전층 패턴을 형성하는 단계 및 상기 제2 도전층 패턴, 상기 TFR용 패턴 및 상기 제1 도전층 패턴에 각각에 콘택되는 금속배선을 형성하는 단계를 포함하는 이미지 센서의 제조 방법이 제공된다.
얼라인 키, 콘택홀, 캐패시터, 금속 배선, 얼라인
Description
도 1은 종래 기술에 따른 이미지 센서의 제조 공정을 나타낸 단면도.
도 2a 내지 도 2f는 본 발명에 따른 이미지 센서의 제조 방법을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 기판 202 : 층간절연막
203 : 콘택 플러그 204 : 제1 절연막
205 : 제1 도전층 206 : 제2 절연막
207 : 제2 도전층 208 : 금속간절연막
209 : 금속 배선
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중 , 이미지 센서의 아날로그 캐패시터의 제조 공정에 관한 것이다.
높은 정밀도를 요구하는 CMOS IC Logic Device에 적용되는 아날로그 캐패시터(Analog Cpacitor)는 아날로그/디지털 변환기(Converter)나 스위치드 캐패시터 필터(Switched Capacitor Filter) 분야의 핵심 요소이다. 이와 같은 캐패시터의 구조로는 폴리실리콘/폴리실리콘, 폴리실리콘/실리콘, 금속/실리콘, 금속/폴리실리콘 및 금속/금속이 있다. 이들 중 금속/금속 구조는 시리즈 레지스턴스(Series Resistance)가 낮아 높은 캐패시턴스를 갖는 캐패시터를 만들 수 있으며, 써멀 버짓(Thermal Budget) 및 Vcc가 낮은 장점으로 인하여 현재 아날로그 캐패시터 구조로 널리 이용되고 있다.
도 1은 종래 기술에 따른 이미지 센서의 제조 공정을 나타낸 단면도이다.
도 1을 참조하면, 소정의 하부층이 형성된 기판(101) 상에 금속간절연막(102)을 증착한다.
이때, 상기 하부층은 통상적인 트랜지스터 및 소자분리막이 형성된 층으로써, 형성 공정은 생략한다.
그리고, 상기 금속간절연막(102) 증착 완료 후, TaN MIM 전극을 증착할 경우 불투명한 TaN막으로 인하여 리쏘그래피(Lithography) 공정에서 사전 마스크에 대한 얼라인이 불가능하므로, 깊은 얼라이먼트(Alignment)용 키(key)를 형성하여 후속 공정에서 단차에 의한 얼라인이 가능하도록 키 포토/식각 공정을 수행한다.
이어서, 상기 금속간절연막(102)을 선택적 식각하여 리세스부를 형성하고, 상기 리세스부에 금속 물질을 매립하여 제1 금속배선(103)을 형성한다.
이어서, 상기 제1 금속배선(103)이 형성된 기판 상에 제1 도전층(104), 제1 절연막(105), 제2 도전층(106) 및 제2 절연막(107)을 순차적으로 증착하여 캐패시터층을 형성한다.
이어서, 상기 캐패시터층에 대한 포토/식각 공정을 수행하여 MIM 캐패시터 패턴을 형성한다.
이때, 포토 공정의 경우 상기 키 포토/식각 공정에 의하여 깊은 단차를 갖도록 형성한 키를 이용하여 얼라인한다.
이어서, 상기 MIM 캐패시터 패턴이 형성된 기판 상에 층간절연막(108)을 증착한다.
이어서, 상기 층간절연막(108)과 상기 제2 절연막(107)을 선택적 식각하여 상기 제2 도전층(106)을 노출 시킨 후, 상기 제2 도전층(106)과 접하는 제2 금속 배선(109)을 형성한다.
상술한 바와 같이 종래에서는 상기 MIM 캐패시터 패턴을 형성할 시, 상기 제1 도전층(104) 및 제2 도전층(106)으로 사용되는 TaN막의 불투명성으로 인하여 리쏘그래피(Lithography) 공정에서 사전 마스크에 대한 얼라인이 불가능함으로 인한, 깊은 얼라이먼트(Alignment)용 키(key)를 형성하켜야 하는 복잡한 공정을 수행한다.
또한, 층간절연막/제1 금속배선/캐패시터/제2 금속배선의 적층 구조로 인해 층간 구조의 두께가 두꺼울 경우, 광 특성이 떨어지는 문제점이 발생하므로 이를 개선할 필요성이 있으며, 상기 제1 및 제2 금속배선을 형성하기 위한 복수의 다마 신 공정에 의해 공정의 복잡화가 가중된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 금속 배선 하부에 MIM 캐패시터 및 TFR(Thin Film Resistor)을 형성시켜 수직적 층간 높이를 감소시키고, 콘택 형성시 사용한 얼라인 키를 활용하여 상기 MIM 캐패시터 및 TFR 형성하는 이미지 센서의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적 식각하여 콘택홀 및 얼라인 키 영역을 형성하는 단계, 상기 콘택홀 및 상기 얼라인 키 영역에 플러그 물질을 매립하되, 상기 얼라인 키 영역은 상기 플러그 물질이 완전 매립되지 않아 단차가 형성되는 단계, 상기 콘택홀에 플러그 물질을 매립한 기판의 전체 구조 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 순차적으로 증착하여 캐패시터용 전극층을 형성하는 단계, 상기 얼라인 키 영역의 단차를 이용하여 상기 캐패시터용 전극층을 선택적 식각하는 단계 및 상기 캐패시터용 전극층의 상기 제1 도전층 및 제2 도전층에 각각 콘택되는 금속배선을 형성하는 단계를 포함하는 이미지 센서의 제조 방법이 제공된다.
또한, 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적 식각하여 콘택홀 및 얼라인 키 영역을 형성하는 단계, 상기 콘택홀 및 상기 얼라인 키 영역에 플러그 물질을 매립하되, 상기 얼라인 키 영역은 상기 플러그 물질이 완전 매립되지 않아 단차가 형성되는 단계, 상기 콘택홀에 플러그 물질을 매립한 기판의 전체 구조 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 순차적으로 증착하는 단계, 상기 얼라인 키 영역의 단차를 이용하여벽 상기 제2 도전층을 선택적 식각하여 캐패시터의 제2 도전층 패턴과 TFR(Thin Film Resistor)용 패턴을 각각 형성하는 단계, 상기 제1 도전층을 선택적으로 식각하여 캐패시터의 제1 도전층 패턴을 형성하는 단계 및 상기 제2 도전층 패턴, 상기 TFR용 패턴 및 상기 제1 도전층 패턴에 각각에 콘택되는 금속배선을 형성하는 단계를 포함하는 이미지 센서의 제조 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 이미지 센서의 제조 방법을 나타낸 단면도이다.
본 발명에 따른 이미지 센서의 제조 방법은 우선, 도 2a에 도시된 바와 같이, 소정의 하부층이 형성된 기판(201) 상에 층간절연막(202)을 증착한다.
이때, 상기 하부층은 통상적인 공정을 수행하여 형성된 트랜지스터 및 소자분리막을 포함하는 층으로써, 형성 공정은 생략한다.
이어서, 상기 층간절연막(202)을 선택적 식각하여 콘택홀(Contact Hole)을 형성한다.
이때, 상기 콘택홀 형성시 절단을 위한 영역인 스크라이브 라인 영역에 얼라인을 위한 얼라인 키(A)도 함께 형성된다.
다음으로, 도 2b에 도시된 바와 같이, 상기 콘택홀에 플러그 물질을 매립하여 콘택 플러그(203)을 형성한다.
상기 플러그 물질은 텅스텐인 것이 바람직하다.
이때, 상기 얼라인 키(A)에도 플러그 물질이 매립되나, 상기 콘택홀과 상기 얼라인 키(A)의 리세스 폭의 차이에 의해 상기 얼라인 키(A)는 완전 매립되지 않으며 상기 얼라인 키(A)에 상기 플러그 물질에 의한 단차가 발생된다.
다음으로, 도 2c에 도시된 바와 같이, 상기 콘택 플러그(203)이 형성된 기판(201)의 전체 구조 상에 제1 절연막(204), 제1 도전층(205), 제2 절연막(206) 및 제2 도전층(207)을 순차적으로 증착하여 전극층을 형성한다.
도 2c부터는 스크라이브 라인 영역에 형성된 얼라인 키(A)는 도시되어 있지 않다.
도 2c부터는 스크라이브 라인 영역에 형성된 얼라인 키(A)는 도시되어 있지 않다.
이때, 상기 제1 도전층(205) 및 제2 도전층(207)은 TaN 또는 TiN이고 상기 제2 절연막(206)은 SiN 또는 Al2O3 또는 Ta2O5인 것이 바람직하다.
다음으로, 도 2d에 도시된 바와 같이, 상기 전극층 중 상기 제2 도전층(207)을 선택적 식각한다.
이때, 상기 도 2b에서 형성된 상기 얼라인 키(A)의 단차를 이용하여 리쏘그래피 공정에서 얼라인이 가능하므로 별도의 키 포토/식각 공정이 불필요하여 공정수를 줄일수 있다.
즉, 얼라인 키(A)에도 제1 절연막(204), 제1 도전층(205), 제2 절연막(206) 및 제2 도전층(207)의 물질들이 증착되나, 얼라인 키(A)의 리세스 폭이 상당히 크므로 얼라인 키(A)는 완전 매립되지 않으며 단차가 유지되고, 이에 의해 계속적으로 얼라인 키로서 사용할 수 있다.
즉, 얼라인 키(A)에도 제1 절연막(204), 제1 도전층(205), 제2 절연막(206) 및 제2 도전층(207)의 물질들이 증착되나, 얼라인 키(A)의 리세스 폭이 상당히 크므로 얼라인 키(A)는 완전 매립되지 않으며 단차가 유지되고, 이에 의해 계속적으로 얼라인 키로서 사용할 수 있다.
그리고, 상기 제2 도전층(207) 식각시, 과도 식각으로 상기 제2 절연막(206)중 일부도 함께 식각되도록 한다.
다음으로 도 2e에 도시된 바와 같이, 상기 제2 절연막(206) 및 제1 도전층(205)을 선택적 식각하여, 캐패시터 영역(CAP)과 TFR(Thin Film Resistor) 영역(TFR)으로 나눈다.
이때, 상기 제2 절연막(206) 및 제1 도전층(205) 식각시 과도식각으로 인하여 상기 제1 절연막(204) 중 일부도 함께 식각된다.
여기서, 상기 캐패시터 영역(CAP)의 상기 제1 도전층(205)은 상기 제2 도전층(207) 보다 폭이 넓어 후속 금속배선 형성의 용이성을 높인다.
다음으로 도 2f에 도시된 바와 같이, 상기 캐패시터 영역(CAP)과 TFR 영역(TFR)으로 나눈 기판의 전체 구조 상에 금속간절연막(208)을 증착한다.
이어서, 상기 금속간절연막(208)을 선택적 식각하여 복수의 콘택홀을 형성하고, 상기 콘택홀을 매립하여 금속배선(209)을 형성한다.
이때, 상기 금속배선(209)은 Cu인 것이 바람직하다.
그리고, 상기 금속배선(209)은 상기 캐패시터 영역(CAP)의 상기 제1 도전층(205) 및 상기 제2 도전층(207)과 접하고, 상기 TFR 영역(TFR)의 상기 제2 도전층 (207)과 접하게 된다. 그리고, 상기 콘택 플러그(203)와 접한다.
상술한 바와 같이, 종래의 캐패시터 및 TFR 형성시 리쏘그래피 공정에서의 포토의 어려움으로 인한 복잡한 얼라인 키 형성공정 및 두터운 층간절연막으로 인한 광 특성의 열하 문제를 해결하기 위하여 본 발명에서는 상기 캐패시터 및 TFR 상부에 금속 배선을 형성하고, 상기 콘택홀 형성시 사용한 얼라인 키를 활용하여 상기 캐패시터를 형성하여 공정의 단순화를 이룬다.
그리고, 층간절연막/캐패시터 및 TFR/금속배선의 구조로 형성되어 종래의 층간절연막/제1 금속배선/캐패시터 및 TFR/제2 금속배선의 구보보다 수직적 높이가 줄어들어 광특성을 향상시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 캐패시터 및 TFR 형성시 복잡한 얼라인 키 형성 공정을 단순화하고, 다마신 공정의 횟수를 줄여 공정의 단순화 및 경제적 이득 효과를 얻는다.
또한, 층간절연막/캐패시터/금속배선을 적층함으로써, 종래의 층간절연막/제1 금속배선/캐패시터/제2 금속배선보다 수직적 높이를 줄여 광특성을 개선시키는 효과를 갖는다.
Claims (17)
- 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 선택적 식각하여 콘택홀 및 얼라인 키 영역을 형성하는 단계;상기 콘택홀 및 상기 얼라인 키 영역에 플러그 물질을 매립하되, 상기 얼라인 키 영역은 상기 플러그 물질이 완전 매립되지 않아 단차가 형성되는 단계;상기 콘택홀에 플러그 물질을 매립한 기판의 전체 구조 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 순차적으로 증착하여 캐패시터용 전극층을 형성하는 단계;상기 얼라인 키 영역의 단차를 이용하여 상기 캐패시터용 전극층을 선택적 식각하는 단계; 및상기 캐패시터용 전극층의 상기 제1 도전층 및 제2 도전층에 각각 콘택되는 금속배선을 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
- 제1항에 있어서,상기 캐패시터용 전극층을 선택적 식각하는 단계는제1 포토레지스트 패턴을 이용한 상기 제2 도전층의 식각 공정으로 상기 제2 절연막을 노출시키는 단계;제2 포토레지스트 패턴을 이용한 상기 제2 절연막 및 상기 제1 도전층의 식각 공정으로 상기 제1 절연막을 노출시키는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제2항에 있어서,상기 제1 포토레지스트 패턴은 상기 제2 포토레지스트 패턴보다 폭이 좁은 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제2항에 있어서,상기 제2 도전층을 선택적 식각하는 단계는 상기 제2 도전층을 과도 식각하여 상기 제2 절연막 중 일부도 함께 식각되는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제2항에 있어서,상기 제2 절연막 및 상기 제1 도전층을 선택적 식각하는 단계는 상기 제2 절 연막 및 상기 제1 도전층을 과도 식각하여 상기 제1 절연막중 일부도 함께 식각되는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제1항에 있어서,상기 플러그 물질은 텅스텐인 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제1항에 있어서,상기 제1 도전층 및 제2 도전층은 TaN 또는 TiN인 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제1항에 있어서,상기 제2 절연막은 SiN 또는 Al2O3 또는 Ta2O5인 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제1항에 있어서,상기 금속배선은 Cu인 것을 특징으로 하는 이미지 센서의 제조 방법.
- 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 선택적 식각하여 콘택홀 및 얼라인 키 영역을 형성하는 단계;상기 콘택홀 및 상기 얼라인 키 영역에 플러그 물질을 매립하되, 상기 얼라인 키 영역은 상기 플러그 물질이 완전 매립되지 않아 단차가 형성되는 단계;상기 콘택홀에 플러그 물질을 매립한 기판의 전체 구조 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 순차적으로 증착하는 단계;상기 얼라인 키 영역의 단차를 이용하여벽 상기 제2 도전층을 선택적 식각하여 캐패시터의 제2 도전층 패턴과 TFR용 패턴을 각각 형성하는 단계;상기 제1 도전층을 선택적으로 식각하여 캐패시터의 제1 도전층 패턴을 형성하는 단계; 및상기 제2 도전층 패턴, 상기 TFR용 패턴 및 상기 제1 도전층 패턴에 각각에 콘택되는 금속배선을 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
- 제10항에 있어서,상기 제1 도전층 패턴이 상기 제2 도전층 패턴보다 폭이 넓은 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제10항에 있어서,상기 제2 도전층을 선택적 식각하는 단계는 상기 제2 도전층을 과도 식각하여 상기 제2 절연막 중 일부도 함께 식각되는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제10항에 있어서,상기 제1 도전층을 선택적 식각하는 단계는 상기 제1 도전층 및 제2 절연막을 과도 식각하여 상기 제1 절연막중 일부도 함께 식각되는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제10항에 있어서,상기 플러그 물질은 텅스텐인 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제10항에 있어서,상기 제1 도전층 및 제2 도전층은 TaN 또는 TiN인 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제10항에 있어서,상기 제2 절연막은 SiN 또는 Al2O3 또는 Ta2O5인 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제10항에 있어서,상기 금속배선은 Cu인 것을 특징으로 하는 이미지 센서의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050086260A KR100724249B1 (ko) | 2005-09-15 | 2005-09-15 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050086260A KR100724249B1 (ko) | 2005-09-15 | 2005-09-15 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070031621A KR20070031621A (ko) | 2007-03-20 |
| KR100724249B1 true KR100724249B1 (ko) | 2007-05-31 |
Family
ID=41634767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050086260A KR100724249B1 (ko) | 2005-09-15 | 2005-09-15 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100724249B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763700B1 (ko) * | 2006-08-24 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 이미지 센서 제조 방법 |
| KR100904589B1 (ko) * | 2007-06-25 | 2009-06-25 | 주식회사 동부하이텍 | 이미지 센서의 제조방법 |
| KR100968646B1 (ko) * | 2007-12-28 | 2010-07-06 | 매그나칩 반도체 유한회사 | 반도체 수동 소자의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030033696A (ko) * | 2001-10-24 | 2003-05-01 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR20040060316A (ko) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 형성방법 |
-
2005
- 2005-09-15 KR KR1020050086260A patent/KR100724249B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030033696A (ko) * | 2001-10-24 | 2003-05-01 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR20040060316A (ko) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070031621A (ko) | 2007-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7332764B2 (en) | Metal-insulator-metal (MIM) capacitor and method of fabricating the same | |
| US7220652B2 (en) | Metal-insulator-metal capacitor and interconnecting structure | |
| KR100902581B1 (ko) | 반도체 소자의 스택 커패시터 및 그의 형성방법 | |
| US20050263848A1 (en) | Metal-insulator-metal capacitor having a large capacitance and method of manufacturing the same | |
| JP2007221161A (ja) | 半導体デバイスで用いられるキャパシタとその製造方法 | |
| KR100835409B1 (ko) | 다마신 ｍｉｍ형 커패시터를 갖는 반도체 소자의 제조방법 | |
| KR100533971B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| CN110085574B (zh) | 用于动态随机存取存储器的电阻器 | |
| KR100724249B1 (ko) | 반도체 소자 제조 방법 | |
| TWI593120B (zh) | 電容器結構及其製造方法 | |
| CN110690194B (zh) | 对准标记结构的制作方法 | |
| KR20090046578A (ko) | 반도체 소자의 커패시터 및 이의 제조방법 | |
| KR100778850B1 (ko) | 반도체 소자의 커패시터 및 그 형성방법 | |
| KR100988780B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR100968646B1 (ko) | 반도체 수동 소자의 제조 방법 | |
| KR101044612B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101159112B1 (ko) | 가변 용량 캐패시터 및 그 제조방법 | |
| US20050020025A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100532404B1 (ko) | 듀얼다마신 배선 형성방법 | |
| KR100499637B1 (ko) | 반도체 소자 제조 방법 | |
| KR100800823B1 (ko) | Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법 | |
| KR100607662B1 (ko) | 메탈 절연체 메탈 커패시터 형성방법 | |
| KR101106049B1 (ko) | 반도체 소자의 제조방법 및 이에 의한 반도체 소자 | |
| JP4376030B2 (ja) | Ｍｉｍ容量素子を備えた半導体装置の製造方法 | |
| KR20090055772A (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110428 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |