KR101106049B1

KR101106049B1 - 반도체 소자의 제조방법 및 이에 의한 반도체 소자

Info

Publication number: KR101106049B1
Application number: KR1020050094574A
Authority: KR
Inventors: 정종열
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2005-10-07
Filing date: 2005-10-07
Publication date: 2012-01-18
Also published as: KR20070039345A

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 기판상에 하부금속배선 및 하부전극을 동시에 형성하는 단계, 상기 하부금속배선과 하부전극이 형성된 결과물 상에 층간절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 상기 하부금속배선의 일부를 노출하는 비아홀 및 상기 하부전극을 노출하는 트렌치를 형성하는 단계, 상기 비아홀과 트렌치가 형성된 결과물 상에 제1 확산방지막과 제2 도전막을 순차적으로 증착하는 단계, 상기 제2 도전막을 제1 확산 방지막이 드러나는 시점까지 에치백하여 비아를 형성하는 단계, 상기 비아가 형성된 결과물 상에 유전체막, 제2 확산 방지막 및 제3 도전막을 순차적으로 증착하는 단계, 및 상기 제3 도전막을 상기 층간 절연막 상부가 드러나는 시점까지 화학기계적 연마하여 상부전극을 형성하는 단계를 포함하는 것을 특징으로 함으로써, 공정이 단순해지고 다이(die) 크기의 증가없이도 MIM 커패시터의 용량을 증가시킬 수 있는 이점이 있다.

비아홀, 트렌치, 하부전극, 도전막, 유전체막, 층간 절연막

Description

반도체 소자의 제조방법 및 이에 의한 반도체 소자{Manufacturing Method of Semiconductor Device and Semiconductor Device Thereby}

도 1a 내지 도 1h는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도

도 2a 내지 2g는 본 발명에 의한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도

< 도면의 주요부분에 대한 부호의 설명 >

200 : 기판 210 : 제1 도전막

230 : 비아홀 240 : 트렌치

240a : 상부전극 250 : 제1 확산 방지막

260 : 제2 도전막 265 : 제3 도전막

270 : 유전체막 280 : 제2 확산 방지막

본 발명은 반도체 소자의 제조방법 및 이에 의한 반도체 소자에 관한 것으로, 더욱 상세하게는 비아를 이용한 금속배선과 MIM(Metal-Insulator-Metal) 커패시터의 제조방법 및 이에 의한 반도체 소자에 관한 것이다.

일반적으로, 반도체 소자의 집적도가 높아짐에 따라 MIM 커패시터의 인접한 위치에는 다수의 각종 신호 배선과 같은 금속배선이 위치한다. 이에 따라, 최근에는 상기 금속배선과 MIM 커패시터를 동시에 형성하여 공정을 단순화 하기 위한 반도체 소자의 제조방법이 연구되고 있다.

그러면, 이하 도 1a 내지 도 1h를 참조하여 종래 기술에 따른 반도체 소자의 금속배선과 MIM 커패시터의 제조방법을 상세히 설명한다.

도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 금속배선과 MIM 커패시터의 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.

우선, 도 1a에 도시한 바와 같이, 반도체 기판(100) 상에 제1 도전막(110)을 형성한다. 상기 제1 도전막(110) 상에 제1 확산 방지막(120)을 형성한다. 상기 제1 확산 방지막(120) 상에 유전체막(130) 및 제2 확산 방지막(140)을 순차적으로 증착한다.

여기서, 상기 제1 확산 방지막(120)은 식각 공정시 제1 도전막(110)의 식각을 막아주기 위한 방지막이다. 또한, 상기 유전체막(130)과 제2 확산 방지막(140)의 순차 증착은 후속 공정에 의해 형성될 MIM 커패시터의 유전체막과 확산 방지막이다.

그런 다음, 상기 제2 확산 방지막(140) 상에 MIM 커패시터 형성 영역을 정의하기 위한 제1 감광막 패턴(150)을 형성한다.

다음, 도 1b에 도시한 바와 같이, 상기 제1 감광막 패턴(150)을 식각 마스크로하여 상기 제2 확산 방지막(140) 및 유전체막(130)을 순차 식각한다. 상기 식각 후 제1 감광막 패턴(150)을 제거한다.

그 다음, 도 1c에 도시한 바와 같이, 상기 제1 감광막 패턴(150)이 제거된 결과물 상에 금속배선 형성 영역(A)과 MIM 커패시터 형성 영역(B)을 정의한 제2 감광막 패턴(150a)을 형성한다.

그 다음으로, 상기 제2 감광막 패턴(150a)을 제거한 다음, 도 1d에 도시한 바와 같이, 상기 감광막 패턴(150a)을 식각 마스크로하여 상기 제1 확산 방지막(120)과 제1 도전막(110)을 식각하여 금속배선의 하부금속배선(115)과 MIM 커패시터의 하부전극(113)을 동시에 형성한다. 상기 식각 후 제2 감광막 패턴(150a)를 제거한다.

이어서, 도 1e에 도시한 바와 같이, 상기 하부금속배선(115)과 하부전극(113)을 절연하기 위한 층간 절연막(160)을 증착한다. 상기 층간 절연막(160) 상에 후속 공정에 의해 형성될 상부금속배선과 연결하기 위한 비아 형성 영역(C) 및 상기 MIM 커패시터의 상부전극 형성 영역(D)을 정의하는 제3 감광막 패턴(165)을 형성한다.

상기 제3 감광막 패턴(165)을 제거한 다음, 도 1f에 도시한 바와 같이, 상기 제3 감광막 패턴(165)을 식각 마스크로 하여 상기 층간 절연막(160)을 식각하여 비 아 형성 영역인 비아홀(170)과 상부전극의 형성 영역인 트렌치(175)를 형성한 후, 상기 제3 감광막 패턴(165)을 제거한다.

다음, 도 1g에 도시한 바와 같이, 상기 식각 후 결과물 상에 제2 도전막(180)을 증착한다. 상기 제2 도전막(180)은 비아홀(170)과 트렌치(175)에 매립되어 후속 공정의 비아와 상부전극을 형성하기 위해 증착한다.

그 다음으로, 도 1h에 도시한 바와 같이, 상기 제2 도전막(180)을 상기 층간 절연막(160) 상부가 드러나는 시점까지 화학기계적 연마(Chemical Mechanical Polishing : CMP)하여, 상기 비아홀(170)은 상부금속배선(190)과 하부금속배선(115)을 연결하기 위한 비아(170a)로 형성되고, 상기 트렌치(175)는 MIM 커패시터의 상부전극(175a)으로 형성된다.

이어서, 상기 평탄화된 결과물 상에 상부금속배선(190)을 증착한다.

그러나, 종래 기술은 금속배선과 MIM 커패시터를 하나의 반도체 소자에 형성하기 위한 감광막 패턴의 추가공정으로 인하여 공정이 복잡해지고, 커패시터의 용량을 늘리기 위해서 면적을 늘리게 될 경우 다이(die) 크기가 증가하는 문제점이 있었다.

따라서 본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, MIM 커패시터를 제조함과 동시에 금속배선을 형성함에 있어서, 공정의 단순화 및 다이 크기의 증가 없이도 MIM 커패시터의 용량을 증가시킬 수 있는 제조방법 및 이에 의한 반도체 소자를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법에서는, 기판상에 하부금속배선 및 하부전극을 동시에 형성하는 단계; 상기 하부금속배선과 하부전극이 형성된 결과물 상에 층간절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 하부금속배선의 일부를 노출하는 비아홀 및 상기 하부전극을 노출하는 트렌치를 형성하는 단계; 상기 비아홀과 트렌치가 형성된 결과물 상에 제1 확산방지막과 제2 도전막을 순차적으로 증착하는 단계; 상기 제2 도전막을 제1 확산 방지막이 드러나는 시점까지 에치백하여 비아를 형성하는 단계; 상기 비아가 형성된 결과물 상에 유전체막, 제2 확산 방지막 및 제3 도전막을 순차적으로 증착하는 단계; 및 상기 제3 도전막을 상기 층간 절연막 상부가 드러나는 시점까지 화학기계적 연마하여 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.

또한, 상기 기판 상에 하부금속배선 및 하부전극을 동시에 형성하는 단계는, 기판 상에 제1 도전막을 형성하는 단계; 상기 제1 도전막 상에 하부금속배선 형성 영역과 하부전극 형성 영역을 정의하는 제1 감광막 패턴을 형성하는 단계; 및 상기 제1 감광막 패턴을 식각 마스크로하여 상기 제1 도전막을 식각하는 단계;를 포함하는 것을 특징으로 한다.

또한, 상기 제2, 제3 도전막은 텅스텐을 사용하여 형성하는 것을 특징으로 하며, 상기 제1, 제2 확산 방지막은 TiN 단일막 혹은 Ti와 TiN 이 순차적층 되어 있는 이중막으로 형성하는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자는, 상술한 제조방법 중 어느 하나의 방법에 의하여 제조된 것을 특징으로 한다.

이하에서는 본 발명에 의한 실시예에 대하여 첨부한 도면을 참조하여 보다 상세히 설명하기로 한다.

도 2a 내지 2g는 본 발명에 의한 반도체 소자의 제조방법을 순차적으로 나타낸 공정단면도이다.

우선, 도 2a에 도시한 바와 같이, 소정의 하부구조가 형성된 반도체 기판(200) 상에 제1 도전막(210)을 형성한다. 여기서, 도전막으로 알루미늄이 사용될 수 있다. 상기 제1 도전막(210) 상에 금속배선의 하부금속배선 영역(A)과 MIM 커패시터의 하부전극 영역(B)을 정의하기 위한 제1 감광막 패턴(210a)를 형성한다.

그 다음, 도 2b에 도시한 바와 같이, 상기 감광막 패턴(210a)을 식각 마스크로 하여 상기 제1 도전막을 식각하여 하부금속배선(215)과 하부전극(213)을 형성한다. 상기 식각 후 제1 감광막 패턴(210a)을 제거한다.

다음으로, 도 2c에 도시한 바와 같이, 상기 제1 감광막 패턴(210a)이 제거된 결과물 상에 상기 하부금속배선(215)과 하부전극(213)을 절연하기 위한 층간 절연막(220)을 증착한다. 여기서, 상기 층간 절연막(220)은 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질로 형성한다.

상기 층간 절연막(220) 상에 후속 공정에 의해 형성될 상부금속배선과 연결하기 위한 비아 형성 영역(C) 및 상기 MIM 커패시터의 상부전극 형성 영역(D)을 정의하는 제2 감광막 패턴(225)을 형성한다.

이어서, 도 2d에 도시한 바와 같이, 상기 제2 감광막 패턴(225)을 식각 마스크로하여 상기 층간 절연막(220)을 식각하여 비아홀(230)과 트렌치(240)를 형성한 후 상기 제2 감광막 패턴(225)을 제거한다.

그 다음, 상기 제2 감광막 패턴(225)을 제거한 결과물 상에 제1 확산 방지막(250)을 증착한다. 이어서, 상기 제1 확산 방지막(250) 상에 제2 도전막(260)을 증착한다.

여기서, 상기 제1 확산 방지막(250)은 TiN 단일막 혹은 Ti와 TiN이 순차적층 되어 있는 이중막으로 형성된다. 또한, 제2 도전막(260)은 텅스텐을 사용하여 형성되며, 제2 도전막(260)은 비아홀(230)에 매립되어 후속 공정에 의해 비아(230a)가 되고, 화학적 기상증착법(Chemical Vapor Deposition : CVD)을 이용하여 증착한다.

그 다음으로, 도 2e에 도시한 바와 같이, 상기 제2 도전막(260)을 상기 제1 확산 방지막(250)이 드러나는 시점까지 에치한다. 상기 에치 공정시 비아홀(230)의 제2 도전막(260)은 제거되지 않게 선택적 식각 공정인 에치백 공정을 이용한다.

상기 에치백 공정으로 상기 비아홀(230)은 후속 공정에 의해 형성될 상부금속배선과 하부금속배선(215)를 연결하기 위한 비아(230a)가 되며, 트렌치(240)의 제2 도전막(260)은 에치백 공정에 의해 모두 제거 된다.

이어서, 도 2f에 도시한 바와 같이, 상기 에치백 공정의 결과물 상에 유전체막(270) 및 제2 확산 방지막(280)을 증착한 후, 상기 트렌치(240)에 후속 공정에 의해 형성될 상부전극을 형성하기 위해 제3 도전막(265)을 순차적으로 증착한다.

여기서, 상기 제2 확산 방지막(280)은 TiN 단일막 혹은 Ti와 TiN이 순차적층 되어 있는 이중막으로 형성되며, 상기 제3 도전막(265)은 텅스텐으로 이루어지며 CVD 공정을 이용하여 증착한다.

그 다음으로, 상기 제3 도전막(265)을 상기 층간 절연막(220) 상부가 드러나는 시점까지 화학기계적 연마하여, 상기 트렌치(240) 영역에 상부전극(240a)을 형성한다.

마지막으로, 상기 화학기계적 연마 공정의 결과물 상에 상부금속배선(290)을 증착하여 금속배선과 상기 층간 절연막(220)에 묻힌 형태의 베리드(Buried) MIM 커패시터를 동시에 완성한다.

이상의 본 발명은 상기에 기술된 실시예에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.

이상에서 상세히 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 의하면, MIM 커패시터와 금속배선을 형성하기 위해 종래와 같이 MIM 커패시터 형성 후 추가공정으로 금속배선을 형성하지 않고, 베리드(Buried) MIM 커패시터와 금속배선을 동시에 형성함으로써 추가의 감광막 패턴 공정이 없어 공정이 단순해지고, 층간 절연막(220) 내부에 형성되어 다이(die) 크기를 줄일 수 있으며, 표면 용적이 넓어 좁은 공간에서도 MIM 커패시턴스 용량을 증가시킬 수 있는 이점이 있다.

Claims

기판상에 하부금속배선 및 하부전극을 동시에 형성하는 단계;

상기 하부금속배선과 하부전극이 형성된 결과물 상에 층간절연막을 형성하는 단계;

상기 층간 절연막을 식각하여 상기 하부금속배선의 일부를 노출하는 비아홀 및 상기 하부전극을 노출하는 트렌치를 형성하는 단계;

상기 비아홀과 트렌치가 형성된 결과물 상에 제1 확산방지막과 제2 도전막을 순차적으로 증착하는 단계;

상기 제2 도전막을 상기 제1 확산 방지막이 드러나는 시점까지 에치백하되, 상기 비아홀 내부의 상기 제2 도전막 부분은 제거되지 않게 상기 제2 도전막을 선택적으로 에치백하여 상기 비아홀 내부에 비아를 형성하는 단계;

상기 비아가 형성된 결과물 상에 유전체막, 제2 확산 방지막 및 제3 도전막을 순차적으로 증착하는 단계; 및

상기 제3 도전막을 상기 층간 절연막 상부가 드러나는 시점까지 화학기계적 연마하여 상부전극을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
제1항에 있어서,

상기 기판 상에 하부금속배선 및 하부전극을 동시에 형성하는 단계는,

기판 상에 제1 도전막을 형성하는 단계;

상기 제1 도전막 상에 하부금속배선 형성 영역과 하부전극 형성 영역을 정의하는 제1 감광막 패턴을 형성하는 단계; 및

상기 제1 감광막 패턴을 식각 마스크로 하여 상기 제1 도전막을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제1항에 있어서,

상기 제2, 제3 도전막은 텅스텐을 사용하여 형성하는 것을 특징으로하는 반도체 소자의 제조방법.
제1항에 있어서,

상기 제1, 제2 확산 방지막은 TiN 단일막 혹은 Ti와 TiN 이 순차적층 되어 있는 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
반도체 소자에 있어서,

제1 항 내지 제4 항 중 어느 하나의 방법에 의하여 제조된 것을 특징으로 하는 반도체 소자.