KR100806034B1 - Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 MIM 캐패시터를 가지는 반도체 소자 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 하부배선이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막에 상기 하부배선과 각각 연결되는 제1 도전체와 제2 도전체를 형성하는 단계; 상기 제1 층간절연막 위에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막에 상기 제1 도전체와 제2 도전체가 노출되도록 제1 비아홀 및 제2 비아홀을 형성하는 단계; 상기 제1 비아홀 및 제2 비아홀이 형성된 제2 층간절연막 위에 제1 장벽금속막, 유전체막을 순차적으로 형성하는 단계; 상기 제1 비아홀의 유전체막을 포토레지스트 공정으로 식각시키는 단계; 상기 제1 비아홀 및 제2 비아홀이 형성된 제2 층간절연막 위에 제2 장벽금속막, 제2 구리시드막 및 구리막을 형성하는 단계를 포함하는 MIM 캐패시터를 가지는 반도체 소자의 제조방법에 관한 것이다.
MIM 캐패시터, 다마신 공정
Description
도 1 및 도 5는 종래의 MIM 캐패시터의 제조방법을 설명하기 위한 공정 단면도,
도 64 및 도 9는 본 발명의 MIM 캐패시터의 제조방법을 도시한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 반도체 기판 110: 하부배선
120: 제1 층간절연막 130: 제1 도전체
140: 제2 도전체 150: 제2 층간절연막
160: 제1 비아홀 170: 제2 비아홀
180: 제1 장벽금속막 190: 제1 구리시드막
200: 유전체막 210: 제2 장벽금속막
220: 제2 구리시드막 230: 포토레지스트 패턴
250: 구리막
본 발명은 MIM 캐패시터를 가지는 반도체 소자 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 다마신 공정을 사용하여 MIM 캐패시터를 형성함으로써 공정수를 줄일 수 있는 MIM 캐패시터를 가지는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 집적회로의 용도가 다양해짐에 따라, 로직 회로 영역에 형성되는 아날로그 캐패시터 역시 고속 및 대용량을 요구하고 있다. 고속의 캐패시터를 달성하기 위하여 캐패시터의 전극의 저항을 낮추어 주파수 의존성을 작게 하여야 한다. 또한 대용량의 캐패시터를 달성하기 위하여 캐패시터 유전막의 두께를 감소시키거나 고유전율의 유전막을 사용하거나 캐패시터의 면적을 증가시켜야 한다.
일반적으로 고용량의 캐패시터가 PIP(Polysilicon-Insulator-Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극 및 하부전극과 절연체 박막계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 캐패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 캐패시터의 구조가 MIM(Metal-Insulator-Metal)으로 변경되었는데, 상기 MIM형 캐패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 캐패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자에서 주로 이용되고 있다.
첨부된 도 1 내지 도 5는 종래의 MIM 캐패시터의 제조방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이 반도체 기판(10)으로서 실리콘 기판 상부에 통상의 반도체 로직공정을 진행하고 층간절연막(20)을 형성한다. 이어서, 상기 층간절연막(20) 상부에 하부전극용 금속막(30), 유전막(40), 상부전극용 금속막(50) 및 하드마스크막(60)을 순차적으로 형성한다. 이때, 상기 유전막(40)은 실리콘질화막 또는 옥사이드막이 이용되며, 상기 하드마스크막(60)은 이후의 상부전극 식각공정 및 비아홀 식각공정에서 하드마스크 역할을 하는 것으로서, 재질로는 실리콘질화막, 질화막 및 산화질화막 등을 이용한다.
도 2에 도시된 바와 같이, 통상의 포토리소그라피 공정을 진행하여 하드마스크막(60) 상부에 MIM 캐패시터의 상부전극을 패터닝하기 위한 제1포토레지스트 패턴(70)을 형성하고 플라즈마를 이용한 반응성 이온 식각공정으로 상기 하드마스크막(60)을 선택적으로 식각하여 하드마스크막 패턴(61)을 형성한다. 그리고 상기 하드마스크막 패턴(61)을 식각 마스크로 이용하여 아래의 상부전극용 금속막(50)을 플라즈마에 의한 건식식각 공정으로 식각하여 캐패시터의 상부전극(51)을 형성한다.
도 3 및 도 4에 도시된 바와 같이, 상기 제1포토레지스트 패턴(70)을 제거한 후, 통상의 포토리소그라피 공정을 진행하여 MIM 캐패시터의 하부전극을 패터닝하기 위한 제2포토레지스트 패턴(80)을 형성하고 플라즈마를 이용한 반응성 이온 식각공정으로 상기 유전막(40)을 선택적으로 식각하여 유전막 패턴(41)을 형성한다. 그리고 상기 유전막 패턴(41)을 식각 마스크로 이용하여 아래의 하부전극용 금속막(30)을 플라즈마에 의한 건식식각 공정으로 식각하여 캐패시터의 하부전극(31)을 형성한 후 상기 제2포토레지스트 패턴(80)을 제거한다.
그리고, 도 5에 도시된 바와 같이 하부전극(31)이 형성된 반도체 기판(10) 상에 하부전극(31)의 확산방지를 위한 SiN으로 이루어진 캐핑 나이트라이드막(90)(capping nitride)을 형성하고, 상기 캐핑 나이트라이드막(90) 상에 금속간 절연막(91)을 형성하고 CMP 공정으로 표면을 평탄화 시킨다.
이후, 상기 금속간 절연막(91)의 소정부분들을 선택적으로 식각하여 상기 하부전극(31) 및 상부전극(51)을 노출시키기 위하여 포토리소그라피 공정을 통해 비아홀들을 형성하고, 이후 각 비아홀들 내에 도전막을 매립시켜 콘택플러그(92)를 형성한다. 그리고 상기 금속간 절연막(91) 상에 공지의 공정에 따라 금속막의 증착 및 패터닝을 수행하여 각 콘택플러그(92)를 통해 상기 하부전극(31) 및 상부전극(51)에 각각 콘택되는 금속배선(93)을 형성한다.
그러나, 종래기술에 따른 MIM 구조는 여러 단계의 마스크 공정 및 식각공정을 진행하여 형성되므로 공정이 복잡하고, 많은 공정수로 인해 생산 시간 및 생산 비용에 있어서 불리한 문제점이 있다.
또한 이와 같은 문제점에도 불구하고 MIM 캐패시터의 용량을 증가시키기 위해서는 MIM 캐패시터의 전체 면적을 증대시켜야 하는데, 종래기술에서는 상기 유전막의 두께를 박막화 하는데 한계가 있기 때문에 MIM 캐패시터의 용량을 증대시키기 어려운 문제점이 있다.
본 발명의 목적은 캐패시터의 형성하기 위한 공정단계가 간단하면서도 전체 면적의 증대 없이 캐패시터의 용량을 증가시킬 수 있는 MIM 캐패시터를 가지는 반도체 소자 및 그의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 MIM 캐패시터를 가지는 반도체 소자는, 하부배선이 형성된 반도체 기판: 상기 반도체 기판 위에 형성되고 상기 하부배선과 연결되는 제1 도전체 및 제2 도전체가 형성된 제1 층간절연막; 상기 제1 층간 절연막 위에 형성되고 상기 제1 도전체 및 제2 도전체와 연결되는 제1 비아홀 및 제2 비아홀이 형성된 제2 층간절연막; 상기 제1 비아홀에 제1 장벽금속막, 제2 장벽금속막, 제2 구리시드막 및 구리막이 순차적으로 증착되어 형성된 하부전극배선; 상기 제2 비아홀에 제1 장벽금속막, 유전체막, 제2 장벽금속막, 제2 구리시드 막 및 구리막이 순차적으로 증착되어 형성된 캐패시터를 포함한다.
또한, 상기 제1 장벽금속막 및 제2 장벽금속막은 Ta, TiN인 것를 포함한다.
또한, 상기 유전체막은 SiN인 것를 포함한다.
또한, 상기 하부전극배선은 제1 장벽금속막, 제1 구리시드막, 제2 장벽금속막, 제2 구리시드막 및 구리막으로 형성되고, 상기 캐패시터는 제1 장벽금속막, 제1 구리시드막, 유전체막, 제2 장벽금속막, 제2 구리시드막 및 구리막으로 형성된 것을 포함한다.
상기 목적을 달성하기 위한 본 발명의 MIM 캐패시터를 가지는 반도체 소자의 제조방법은하부배선이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막에 상기 하부배선과 각각 연결되는 제1 도전체와 제2 도전체를 형성하는 단계; 상기 제1 층간절연막 위에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막에 상기 제1 도전체와 제2 도전체가 노출되도록 제1 비아홀 및 제2 비아홀을 형성하는 단계; 상기 제1 비아홀 및 제2 비아홀이 형성된 제2 층간절연막 위에 제1 장벽금속막, 유전체막을 순차적으로 형성하는 단계; 상기 제1 비아홀의 유전체막을 포토레지스트 공정으로 식각시키는 단계; 상기 제1 비아홀 및 제2 비아홀이 형성된 제2 층간절연막 위에 제2 장벽금속막, 제2 구리시드막 및 구리막을 형성하는 단계를 포함한다.
또한, 상기 하부배선은 Ta 또는 TiN 으로 형성된 것을 포함한다.
또한, 상기 제1 층간절연막 및 제2 층간절연막은 SiN으로 형성된 것을 포함한다.
또한, 상기 제1 도전체 및 제2 도전체는 Ta 또는 TiN으로 형성된 것을 포함한다.
또한, 상기 제1 장벽금속막 및 제2 장벽금속막은 Ta 또는 TiN으로 형성된 것를 포함한다.
또한, 상기 제1 비아홀 및 제2 비아홀이 형성된 제2 층간 절연막 위에 제1 장벽금속막, 구리시드막 및 유전체막을 순차적으로 형성하는 단계를 포함한다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 9는 본 발명의 실시예에 따른 MIM 캐패시터를 가지는 반도체 소자의 단면도이다.
본 발명의 MIM 캐패시터를 가지는 반도체 소자는 하부배선(110)이 형성된 반 도체 기판(100) 위에 제1 층간절연막(120)을 형성하고 상기 하부배선(110)에 각각 연결되는 제1 도전체(130) 및 제2 도전체(140)를 형성한 후, 그 상부로 제2 층간절연막(150)을 형성한다. 상기 제2 층간절연막(150)에 다마신 공정을 이용하여 상기 제1 및 제2 도전체(140)가 노출되도록 제1 비아홀(160) 및 제 2 비아홀(170)을 형성한 후 제1 장벽금속막(180), 제1 구리시드막(190), 유전체막(200)을 순차적으로 형성한다. 상기 제1 비아홀(160)에 형성된 유전체막(200)만 노출되도록 포토레지스트 패턴(230)을 형성하고 식각공정을 통해 제1 비아홀(160)의 유전체막(200)을 식각한다. 상기 포토레지스트 패턴(230)을 제거하고 제2 장벽금속막(210), 제2 구리시드막(220) 및 구리막(250)을 증착한 후 평탄화 공정을 하면, 상기 제1 비아홀(160)은 제1 장벽금속막(180), 제1 구리시드막(190), 제2 장벽금속막(210), 제2 구리시드막(220) 및 구리막(250)이 적층된 구조의 도전물질로 이루어져 상기 제1 도전체(130), 하부배선(110) 및 제2 도전체(140)로 연결되어 상기 제2 비아홀(170)의 제1 장벽금속막(180)에 접속된다.
그리고, 상기 제2 비아홀(170)은 제1 장벽금속막(180), 제1 구리시드막(190), 유전체막(200), 제2 장벽금속막(210), 제2 구리시드막(220) 및 구리막(250)이 적층된 구조로서, 상기 제1 장벽금속막(180)은 하부배선(110)과 연결되고 상기 제2 장벽금속막(210)은 상부배선과 연결됨으로써, 상기 제1 장벽금속막(180)-유전체막(200)-제2 장벽금속막(210)에 의해 MIM 캐패시터가 형성된다.
이와 같이 본 발명의 MIM 캐패시터를 가지는 반도체 소자는 제1 도전체(130) 및 제2 도전체(140)가 형성된 제1 층간절연막(120)에 제2 층간절연막(150)을 형성 하고 제1 및 제2 비아홀(170)을 형성한 후 제1 장벽금속막(180), 제1구리시드막, 유전체막(200)을 순차적으로 형성한 다음, 상기 제1비아홀 영역만 사진식각공정으로 상기 유전체막(200)을 제거한 후, 제1 장벽금속막(180), 제2 구리시드막(220) 및 구리막(250)을 순차적으로 적층하여 평탄화하는 공정으로 이루어져, 종래의 기술에 비하여 마스크 사용 및 식각공정이 현저히 감소된 것을 알수 있다.
또한, 상기 제2 비아홀(170)에는 제1 장벽금속막(180)-유전체막(200)-제2 장벽금속막(210)의 구조로 캐패시터가 형성되어 단위면적당 캐패시터의 용량이 증가되는 것을 알수 있다.
상기한 구조를 갖는 MIM 캐패시터의 제조방법을 도 6 내지 도 9를 참조하여 설명한다.
도 6에 도시된 바와 같이, 소정의 하부배선(110)이 형성된 반도체 기판(100) 상부에 제1 층간절연막(120)을 형성한다.
상기 제1 층간절연막(120)에 공지의 포토리소그래피 공정을 이용하여 상기 하부배선(110)과 연결되도록 제1 컨택홀 및 제2 컨택홀을 형성한 후, 상기 제1 및 제2 컨택홀에 메탈(Metal)등의 도전물질을 채워 제1 도전체(130) 및 제2 도전체(140)를 형성한다. 그럼 상기 제1 도전체(130)와 상기 제2 도전체(140)는 상기 하부배선(110)에 의해 연결된 상태가 된다. 그리고, 화학기계적 연마(Chemical mechanical Polishing: CMP) 공정에 의하여 상기 제1 층간절연막(120)의 상부를 평탄화시킨다. 여기서, 상기 제1 층간절연막(120)은 실리콘 나이트라이드(SiN)며, 상기 제1 도전체(130) 및 제2 도전체(140)는 Ta 또는 TiN 이 사용된다.
이어서, 상기 제1 층간절연막(120)의 상부에 제2 층간절연막(150)을 형성한 후 다마신(Damascene) 공정을 이용한 패턴을 형성하여 상기 제1 도전체(130)의 상부표면 및 제2 도전체(140)의 상부표면이 노출되도록 제1 비아홀(160) 및 제2 비아홀(170)을 형성한다. 이때 상기 제1 비아홀(160) 과 제2 비아홀(170)을 동일한 사이즈로 형성하면, 후술되는 제1 장벽금속막(180) 및 제2 장벽금속막(210), 제1 구리시드막(190)및 제2 구리시드막(220) 및 유전체막(200)이 동일한 형태로 형성되어 적층된다.
여기서 상기 다마신 공정에 대하여 설명하면, 통상 알루미늄은 낮은 콘택저항 및 단순화 공정 특성 등의 장점으로 인하여 반도체 칩의 배선으로 사용되어 왔으나, 최근 반도체 칩이 고집적화되면서 알루미늄 배선의 접합 스파이크 불량, 전자이동(Electro Migration) 현상 등이 발생함에 따라 고집적 반도체 칩의 배선으로는 적용하기 어렵고, 또한 반도체 칩의 응답속도를 고속화하기 위해 알루미늄보다 낮은 저항을 갖는 배선물질이 요구되고 있다.
따라서, 최근에는 저저항을 가지면서도 전자이동 현상이 발생되지 않는 구리재질과 저유전 절연막을 적용한 배선 형성방법이 상용화 되고 있다. 그러나 구리재질은 실리콘이나 대부분의 금속층에서 빠르게 확산되기 때문에 사진식각공정을 적용할 수 없게 되어 다마신 공정을 적용한다.
상기 다마신 공정은 사진식각공정을 통해 절연막의 일부를 식각하여 트렌치를 형성한 다음 구리시드를 증착하고, 화학기계적 연마를 통해 평탄화하여 트렌치 영역에 구리를 채워넣어 구리배선을 형성하는 공정이다.
따라서, 상기 다마신 공정으로 상기 제1 도전체(130) 및 제2 도전체(140)의 상부표면이 노출되도록 대응되는 위치의 상기 제2 층간절연막(150)에 제1 비아홀(160) 및 제2 비아홀(170)을 형성시키고 상기 제2 층간절연막(150)의 상부로 제1 장벽금속막(180)을 증착한다. 이때, 상기 제1 장벽금속막(180)은 상기 제1 비아홀(160)에서는 하부배선(110)으로 사용되며 제2 비아홀(170)에서는 상기 제2도전체에 연결되어 MIM 캐패시터의 하부전극으로 사용될 것이며 이때, 상기 제1 장벽금속막(180)은 Ta 또는 TiN이 사용된다.
바람직하게는, 상기 제1 도전체(130) 및 제2 도전체(140)가 노출되도록 상기 제2 층간절연막(150)에 제1 비아홀(160) 및 제2 비아홀(170)이 형성되면 상기 제2 층간절연막(150)의 상부에 제1 장벽금속막(180) 및 제1 구리시드막(190)(Cu-Seed)을 차례로 증착한다. 상기 제1 장벽금속막(180) 및 제2 구리시드막(220)를 이중으로 증착하면 하부전극의 전체적인 두께가 증가되어 저항을 감소시킬 수 있게 된다.
그리고, 상기 제1 장벽금속막(180) 및 제1 구리시드막(190) 위로 유전체막(200)을 형성하기 위한 유전물질을 소정두께로 증착한다. 상기 유전체막(200)은 MIM 캐패시터의 절연체 역할을 하는 것으로서, 상기 유전물질은 실리콘 나이트라이드(SiN)가 사용되는 것이 바람직하며 CVD(Chemical Vapor Deposition) 방법으로 증착된다.
이어서, 도 7에 도시된 바와 같이, 상기 유전체막(200) 상에 포토레지스트를 도포하고 노광 및 현상공정에 의해 상기 제1 비아홀(160)의 유전체막(200)을 식각시키기 위하여 상기 제1 비아홀(160)이 노출되도록 선택적으로 포토레지스트 패 턴(230)을 형성한 후, 상기 포토레지스트 패턴(230)을 식각마스크로 하여 상기 제1 비아홀(160)에 형성된 유전체막(200)을 식각시킨다.
그리고 도 8에 도시된 바와 같이, 상기 포토레지스트 패턴(230)을 제거하면 상기 제1 비아홀(160)에는 제1 장벽금속막(180)과 제1 구리시드막(190)이 순차적으로 적층되어 있고, 제2 비아홀(170)에는 제1 장벽금속막(180), 제1 구리시드막(190) 및 유전체막(200)이 순차적으로 적층된 구조가 된다.
이후, 상기와 같이 형성된 제2 층간절연막(150)과 제1 비아홀(160) 및 제2 비아홀(170) 위로 제2 장벽금속막(210) 및 제2 구리시드막(220)을 순차적으로 형성한다. 여기서 상기 제2 장벽금속막(210)은 후속공정에서 구리막(250) 증착되었을 때 내부로 확산되는 것을 차단하고, 또한 유전막과 구리의 접착성을 좋게 하고 열처리 공정시 발생 가능한 층간분리와 전자이동을 최대한 억제하기 위한 것이다. 특히, 상기 제1 또는 제2 장벽금속막(210)은 Ta, TaN, TiN, WN, TaC, WC, TiSiN, TaSiN 또는 이들을 적층 조합하여 형성할 수 있고, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)를 사용하여 증착할 수 있다.
상기 제2 구리시드막(220)은 후속으로 수행되는 전기화학도금 공정의 기초가 되는 공정으로 전기화학도금에 의한 구리막(250) 형성을 위한 핵생성 위치를 제공하기 위해 형성되며 보통 PVD 방법으로 형성된다.
이후, 도 9에 도시된 바와 같이, 전기화학도금공정을 통해 상기 제1 비아홀(160) 및 제2 비아홀(170)에 구리막(250)을 증착시킨 후, 상기 유전체막(200)을 식각정지막으로 하여 상기 제2 층간절연막(150)을 평탄화하면 하부전극배선, 상부전극배선, 하부전극 및 상부전극을 형성함으로써 본 발명의 MIM 캐패시터를 가지는 반도체 소자의 제조가 완료된다.
더욱 구체적으로 설명하면, 다마신 공정을 이용하여 제1 비아홀(160) 및 제2 비아홀(170)이 형성되고, 상기 제1 비아홀(160)에는 제1 장벽금속막(180), 제1 구리시드막(190), 제2 장벽금속막(210), 제2 구리시드막(220) 및 구리막(250)이 순차적으로 적층된 구조로서 모두 도전물질이므로, 이는 상기 제1 도전체(130), 하부배선(110) 및 제2 도전체(140)와 연결되어 이들이 하부전극배선 역할을 하게 되어 하부전극으로 사용되는 상기 제2 비아홀(170)의 제1 장벽금속막(180)에 접속된다.
그리고, 상기 제2 비아홀(170)에는 제1 장벽금속막(180), 제1 구리시드막(190), 유전체막(200), 제2 장벽금속막(210), 제2 구리시드막(220) 및 구리막(250)이 순차적으로 적층된 구조로 이루어져, 상기 제1 장벽금속막(180)은 하부전극배선에 접속되고 상기 제2 장벽금속막(210)은 상부전극배선으로 사용되는 구리막(250)에 접속되어, 상기 제1 장벽금속막(180)은 하부전극이 되고, 상기 유전체막(200)은 절연체가 되고 상기 제2 장벽금속막(210)은 상부전극의 구조를 가지게 되어, 상기 하부전극- 절연체- 상부전극의 구조를 MIM 캐패시터를 형성하게 된다.
이상과 같이 본 발명에 따른 MIM 캐패시터를 가지는 반도체 소자 및 그 제조방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
이상에서 설명한 바와 같이 본 발명의 MIM 캐패시터를 가지는 반도체 소자 및 그 제조방법은 통상의 다마신 공정을 사용하여 캐패시터를 형성함으로써 기존의 마스크 공정 및 식각공정의 수를 줄여 공정을 단순화 시킴으로써 공정 시간 및 비용을 감소시키고 캐패시터의 유효면적이 증가되어 단위면적당 캐패시터의 용량을 증가시키는 효과가 있다.
Claims (10)
- 하부배선이 형성된 반도체 기판:상기 반도체 기판 위에 형성되고 상기 하부배선과 연결되는 제1 도전체 및 제2 도전체가 형성된 제1 층간절연막;상기 제1 층간 절연막 위에 형성되고 상기 제1 도전체 및 제2 도전체와 연결되는 제1 비아홀 및 제2 비아홀이 형성된 제2 층간절연막;상기 제1 비아홀에 제1 장벽금속막, 제2 장벽금속막, 제2 구리시드막 및 구리막이 순차적으로 증착되어 형성된 하부전극배선;상기 제2 비아홀에 제1 장벽금속막, 유전체막, 제2 장벽금속막, 제2 구리시드 막 및 구리막이 순차적으로 증착되어 형성된 캐패시터를 포함하여 이루어지는 MIM 캐패시터를 가지는 반도체 소자.
- 제1항에 있어서,상기 제1 장벽금속막 및 제2 장벽금속막은 Ta 또는 TiN인 것을 포함하는 MIM 캐패시터를 가지는 반도체 소자.
- 제1항에 있어서,상기 유전체막은 SiN인 것을 포함하는 MIM 캐패시터를 가지는 반도체 소자.
- 제1항에 있어서,상기 하부전극배선은 제1 장벽금속막, 제1 구리시드막, 제2 장벽금속막, 제2 구리시드막 및 구리막으로 형성되고,상기 캐패시터는 제1 장벽금속막, 제1 구리시드막, 유전체막, 제2 장벽금속막, 제2 구리시드막 및 구리막으로 형성된 것을 포함하는 MIM 캐패시터를 가지는 반도체 소자.
- 하부배선이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막에 상기 하부배선과 각각 연결되는 제1 도전체와 제2 도전체를 형성하는 단계;상기 제1 층간절연막 위에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막에 상기 제1 도전체와 제2 도전체가 노출되도록 제1 비아홀 및 제2 비아홀을 형성하는 단계;상기 제1 비아홀 및 제2 비아홀이 형성된 제2 층간절연막 위에 제1 장벽금속막, 유전체막을 순차적으로 형성하는 단계;상기 제1 비아홀의 유전체막을 포토레지스트 공정으로 식각시키는 단계;상기 제1 비아홀 및 제2 비아홀이 형성된 제2 층간절연막 위에 제2 장벽금속막, 제2 구리시드막 및 구리막을 형성하는 단계를 포함하는 MIM 캐패시터를 가지는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 하부배선은 Ta 또는 TiN 으로 형성된 것을 포함하는 MIM 캐패시터를 가지는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 제1 층간절연막 및 제2 층간절연막은 SiN으로 형성된 것을 포함하는 MIM 캐패시터를 가지는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 제1 도전체 및 제2 도전체는 Ta 또는 TiN으로 형성된 것을 포함하는 MIM 캐패시터를 가지는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 제1 장벽금속막 및 제2 장벽금속막은 Ta 또는 TiN으로 형성된 것을 포함하는 MIM 캐패시터를 가지는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 제1 비아홀 및 제2 비아홀이 형성된 제2 층간 절연막 위에 제1 장벽금속막, 구리시드막 및 유전체막을 순차적으로 형성하는 단계를 포함하는 MIM 캐패시터를 가지는 반도체 소자의 제조방법.
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