KR100796499B1 - 커패시터를 갖는 반도체 소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 듀얼 다마신 공정을 이용한 커패시터 제조공정시 하부전극에 바이어스를 인가하기 위한 컨택 플러그와 커패시터를 동시에 형성함으로써 공정을 단순화할 수 있고, 커패시터를 병렬로 연결함으로써 커패시터의 용량을 높일 수 있는 커패시터를 갖는 반도체 소자 및 이의 제조방법을 제공하는데 그 목적이 있다.
MIM, 커패시터, 듀얼 다마신
Description
도 1a 내지 도 2e는 종래기술에 의한 듀얼 다마신 구조의 MIM 캐패시터 제조 방법을 보여주는 단면도
도 3a 내지 도 3p는 본 발명의 실시예에 따른 커패시터를 갖는 반도체 소자의 제조방법을 나타낸 공정단면도
＊도면의 주요부에 대한 부호 설명
401 : 제 1 절연막 402 : 제 2 절연막
403 : 제 3 절연막 404 : 제 4 절연막
405 : 제 5 절연막 406 : 제 6 절연막
501 : 제 1 전도체 502 : 제 2 전도체
503 : 제 3 전도체 504 : 제 4 전도체
601 : 제 1 커패시터 절연막 602 : 제 2 커패시터 절연막
777 : 콘택 플러그 991 : 제 1 배선층
992 : 제 2 배선층
본 발명은 캐패시터를 갖는 반도체 소자의 제조방법에 관한 것으로, 특히 공정을 단순화할 수 있고 커패시터의 용량을 높일 수 있는 커패시터를 갖는 반도체 소자 및 이의 제조방법에 관한 것이다.
최근 들어 등장하고 있는 복합 반도체 소자(MML:Merged Memory Logic)는 한 칩(chip)내에 메모리 셀(cell) 어레이(array)부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체 소자의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다. 한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터(capacitor)를 구현하기 위한 반도체 소자 개발이 진행중에 있다. 일반적으로, 커패시터가 PIP(Polysilicon-Insulator-Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 캐패시턴스(capacitance)가 낮아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 캐패시턴스가 낮아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. 이를 해결하기 위해 커패시터의 구조를 MIS(Metal-Insulator-Silicon) 내지 MIM(Metal-Insulator-Metal)로 변경하게 되었는데, 그 중에서도 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 캐패시턴스(parasiticcapacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. 최근에는 알루미늄에 비하여 비 저항이 낮은 구리를 사용하여 반도체 소자의 금속배선을 형성하는 기술이 도입되었고, 이에 따라 구리를 전극으로 사용한 MIM 구조의 다양한 커패시터가 제안되고 있다.
도 1a 내지 도 1b는 종래의 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저 도 1a를 참조하면, 반도체 기판(1) 상의 하부 절연막(10) 상에 상기 하부 절연막(10)과 단차가 없게 제1 금속 배선(15) 및 제2 금속 배선(20)을 형성한다. 상기 제1 금속 배선(15) 및 제2 금속 배선(20)이 형성된 결과물 상에 금속막을 형성한 다음, 이를 패터닝하여 상기 제2 금속 배선(20)의 상면에 접하는 커패시터 하부전극(25)을 형성한다. 상기 하부전극(25)이 형성된 결과물 상에 유전막(30)을 형성한다. 상기 유전막(30) 상에 다른 금속막을 형성한 다음, 이를 패터닝하여 상기 하부전극(25)과 대응되는 위치에 커패시터 상부전극(35)을 형성한다. 상기 상부전극(35)이 형성된 결과물 상에 층간절연막(40)을 형성한다.
다음 도 1b를 참조하면, 상기 층간절연막(40)의 상면을 CMP하여 평탄화한다. 다음에, 상기 층간절연막(40) 및 유전막(30)을 식각하여 상기 제1 금속 배선(15)의 상면을 노출시키는 비아홀(via hole, V1)을 형성한다. 상기 비아홀(V1)의 상부에 제1 트렌치(trench, T1)를 형성하고, 상기 상부전극(35)의 상면을 노출시키는 제2 트렌치(T2)를 형성한다. 다음에, 상기 비아홀(V1)과 제1 및 제2 트렌치(T1 , T2)에 Cu를 채워 넣고 CMP(chemical mechanical polish)하여 다마신 배선 구조(45)와 콘택 플러그(contact plgu, 50)를 형성한다.
그런데, 이와 같은 종래의 기술이 가진 문제점은 다음과 같다. 커패시터의 하부전극에 바이어스(bias)를 인가하기 위한 금속배선 공정을 추가로 진행하여야 하며, 상기 비아홀과 상부전극의 트렌치를 동시에 형성하지 못하기 때문에 공정이 복잡해진다는 문제점이 있다.
한편 로직(logic) 소자의 구성에 커패시터의 활용도가 높아지면서 그 용량을 확보해야 한다는 기술적 과제를 안고 있다.
제한된 단위 면적 내에 커패시터의 용량(C)을 적정값 이상으로 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:전극의 표면적, d:유전체 두께) 와 같이, 첫째는 유전체 두께(d)를 감소시키는 방법, 둘째는 커패시터 전극의 표면적(As)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 있다. 이 중에서 전극의 표면적을 증가시키는 방법에 대하여 살펴보면, 종래의 아날로그 커패시터는 상호 연결배선인 금속배선을 각각 상부전극과 하부전극으로 사용하기 때문에 커패시터의 유효표면적이 평면적으로 제한적이었다.
도 2a 내지 도 2e는 종래 기술에 의한 커패시터 및 층간 배선간의 콘택플러그를 갖는 반도체장치의 제조방법을 나타내는 단면도들이다.
먼저 도 2a를 참조하면, 층간절연막(2)을 형성하고 상기 층간절연막(2)의 상부에 금속 도전막을 형성하고 패터닝하여 커패시터의 하부전극(4a) 및 하부배선(4b)을 형성한다. 도면에는 도시되어 있지 않지만 상기 층간절연막(2) 하부에는 반도체 소자가 형성된 반도체 기판이 존재한다. 상기 커패시터의 하부전극(4a) 및 하부배선(4b) 상에 금속간 절연막(6)을 형성하고 평탄화 공정을 진행한다. 다음 도 2b를 참조하면, 통상의 사진식각 공정을 사용하여 상기 커패시터의 하부전극(4a)을
노출시키는 콘택홀(8)을 형성한다. 상기 하부전극이 노출되는 콘택홀(8)은 커패시터의 유효 표면적이 되므로 넓은 크기를 가진다. 다음 도 2c를 참조하면, 상기 콘택홀(8)을 포함하는 기판 전면에 유전체막(10)을 형성한다. 다음 도 2d를 참조하면, 통상의 사진식각 공정을 사용하여 상기 하부배선(4b)을 노출시키는 비아홀(12)을 형성한다. 이후 도 2e를 참조하면, 기판 전면에 상부배선 도전막을 형성하고 패터닝하여, 커패시터의 상부전극(14a) 및 상부배선(14b)을 형성한다.
하지만 상술한 종래의 MIM 커패시터는 커패시터의 유효표면적이 평면적이므로 커패시터의 용량확보에 있어서 제한을가지고 있는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 듀얼 다마신 공정을 이용한 커패시터 제조공정시 하부전극에 바이어스를 인가하기 위한 컨택 플러그와 커패시터를 동시에 형성함으로써 공정을 단순화할 수 있고, 커패시터를 병렬로 연결함으로써 커패시터의 용량을 높일 수 있는 커패시터를 갖는 반도체 소자 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 커패시터를 갖는 반도체 소자는, 커패시터 영역 및 콘택 플러그 영역을 갖는 기판; 상기 기판상에 형성된 제 1 전도체; 상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한 층의 제 1 절연막; 상기 절연막을 관통하여 상기 커패시터 영역의 제 1 전도체 부분을 노출 시키는 제 1 콘택홀; 상기 절연막을 관통하여 상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키는 제 2 콘택홀; 상기 제 1 콘택홀 및 제 2 콘택홀에 형성된 제 2 전도체; 상기 제 2 전도체상에 위치하도록 상기 제 1 콘택홀에 형성된 제 1 커패시터 절연막; 상기 제 1 커패시터 절연막상에 위치하도록 상기 제 1 콘택홀에 형성되며, 상부에 트렌치를 갖는 제 3 전도체; 상기 트렌치에 형성된 제 2 커패시터 절연막; 상기 제 2 커패시터 절연막상에 위치하도록 상기 트렌치에 형성된 제 4 전도체; 상기 제 2 전도체 상에 위치하도록 상기 제 2 콘택홀에 형성된 콘택 플러그; 상기 콘택 플러그 및 제 4 전도체를 포함한 기판의 전면에 형성되며 적어도 한층의 제 2 절연막; 상기 제 2 절연막을 관통하여 상기 제 3 전도체를 노출시키는 제 3 콘택홀; 상기 제 2 절연막을 관통하여 상기 제 4 전도체 및 상기 콘택 플러그를 노출시키는 제 4 콘택홀; 상기 제 3 콘택홀에 형성된 제 1 배선층; 및, 상기 제 4 콘택홀에 형성된 제 2 배선층을 포함하여 구성됨을 그 특징으로 한다.
여기서, 상기 제 1 내지 제 3 콘택홀은 각각 비아홀 및 트렌치로 구성된 것을 특징으로 한다.
상기 제 4 콘택홀은, 상기 제 4 전도체를 노출시키는 제 1 비아홀; 상기 콘택 플러그를 노출시키는 제 2 비아홀; 및, 상기 제 1 및 제 2 비아홀을 중첩하도록 상기 제 1 및 제 2 비아홀의 상부에 형성된 트렌치를 포함하여 구성된 것을 특징으로 한다.
상기 제 1 전도체가 형성되는 제 5 콘택홀을 갖는 제 3 절연막을 더 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 커패시터를 갖는 반도체 소자의 제조방법은, 커패시터 영역 및 콘택 플러그 영역을 갖는 기판을 준비하는 단계; 상기 기판의 전면에, 제 1 콘택홀을 갖는 제 1 절연막을 형성하는 단계; 상기 제 1 콘택홀에 제 1 전도체를 형성하는 단계; 상기 제 1 절연막 및 제 1 전도체를 포함한 기판의 전면에 적어도 한 층의 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 관통하여 상기 커패시터 영역의 제 1 전도체 부분을 노출시키는 제 2 콘택홀, 및 상기 절연막을 관통하여 상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키는 제 3 콘택홀을 형성하는 단계; 상기 제 2 콘택홀 및 제 3 콘택홀에 각각 제 2 전도체를 형성하는 단계; 상기 제 2 전도체상에 위치하도록 상기 제 2 콘택홀에 제 1 커패시터 절연막을 형성하는 단계; 상기 제 1 커패시터 절연막상에 위치하도록 상기 제 2 콘택홀에 제 3 전도체를 형성함과 아울러, 상기 제 2 전도체상에 위치하도록 상기 제 3 콘택홀에 콘택 플러그를 형성하는 단계; 상기 제 1 커패시터 절연막상에 위치하도록 상기 제 2 콘택홀에 제 3 전도체를 형성하는 단계; 상기 제 3 전도체의 일부를 제거하여 트렌치를 형성하는 단계; 상기 트렌치에 제 2 커패시터 절연막을 형성하는 단계; 상기 제 2 커패시터 절연막상에 위치하도록 상기 트렌치에 제 4 전도체를 형성하는 단계; 상기 콘택 플러그 및 제 4 전도체를 포함한 기판의 전면에, 적어도 한층의 제 3 절연막을 형성하는 단계; 상기 제 3 절연막을 관통하여 상기 제 3 전도체를 노출시키는 제 4 콘택홀 및, 상기 제 3 절연막을 관통하여 상기 제 4 전도체 및 상기 콘택 플러그를 노출시키는 제 5 콘택홀을 형성하는 단계; 상기 제 3 콘택홀에 제 1 배선층을 형성함과 아울러, 상기 제 4 콘택홀에 제 2 배선층을 형성하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
여기서, 상기 제 2 내지 제 4 콘택홀은 각각 비아홀 및 트렌치로 구성된 것을 특징으로 한다.
상기 제 5 콘택홀은, 상기 제 4 전도체를 노출시키는 제 1 비아홀; 상기 콘택 플러그를 노출시키는 제 2 비아홀; 및, 상기 제 1 및 제 2 비아홀을 중첩하도록 상기 제 1 및 제 2 비아홀의 상부에 형성된 트렌치를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 커패시터 갖는 반도체 소자를 상세히 설명하면 다음과 같다.
도 3a 내지 도 3p는 본 발명의 실시예에 따른 커패시터를 갖는 반도체 소자의 제조방법을 나타낸 공정단면도이다.
먼저, 도 3a에 도시된 바와 같이, 콘택 플러그 영역 및 커패시터 영역을 갖는 기판(300)을 준비하고, 상기 기판(300)의 전면에 제 1 절연막(401)을 형성한다. 그리고, 이 제 1 절연막(401)을 포토 및 식각 공정을 통해 패터닝하여 상기 제 1 절연막(401)을 관통하는 트렌치(701)를 형성한다.
이후, 도 3b에 도시된 바와 같이, 상기 트렌치(701)를 포함한 기판(300)의 전면에 제 1 전도체(501)를 형성하고, 이를 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화시킨다. 이에 따라 상기 제 1 전도체(501)는 상기 제 1 절연막(401)에 형성된 트렌치(701)내에 매립된다.
다음으로, 도 3c에 도시된 바와 같이, 상기 제 1 전도체(501) 및 제 1 절연 막(401)을 포함한 기판(300)의 전면에 차례로 제 2 절연막(402), 제 3 절연막(403), 및 제 4 절연막(404)을 차례로 적층한다.
이어서, 도 3d에 도시된 바와 같이, 상기 제 4 절연막(404) 및 제 3 절연막(403)을 포토 및 식각 공정을 통해 패터닝하여, 커패시터 영역에 제 1 비아홀(801)을 형성하고 콘택 플러그 영역에 제 2 비아홀(802)을 형성한다.
다음으로, 도 3e 및 도 3f에 도시된 바와 같이, 상기 제 1 및 제 2 비아홀(801, 802)이 형성된 기판(300)의 전면에 제 5 절연막(405)을 형성하고, 상기 제 5 및 제 2 절연막(405, 402)을 포토 및 식각 공정을 통해 패터닝하여 상기 커패시터 영역에 제 1 트렌치(901)를 형성하고 상기 콘택 플러그 영역에 제 2 트렌치(902)를 형성한다.
여기서, 상기 제 1 비아홀(801)은 상기 커패시터 영역에 위치한 제 2 절연막(402)을 관통하여 상기 제 1 전도체(501) 부분을 노출시킨다. 그리고, 상기 제 2 비아홀(802)은 상기 콘택 플러그 영역에 위치한 제 2 절연막(402)을 관통하여 상기 제 1 전도체(501) 부분을 노출시킨다.
그리고, 상기 제 1 트렌치(901)는 상기 커패시터 영역의 제 1 비아홀(801)과 연통되는 바, 이 제 1 트렌치(901)와 상기 제 1 비아홀(801)의 폭이 서로 같다. 즉, 상기 공정에 의해 상기 제 1 비아홀(801)의 깊이가 상기 제 1 트렌치(901)의 깊이만큼 더 깊어지게 된다. 다시말하면, 상기 커패시터 영역에는 상기 제 1 전도체(501) 부분을 노출시키는 싱글 다마신 구조의 콘택홀이 형성된다.
그리고, 상기 제 2 트렌치(902)는 상기 큰택 플러그 영역의 제 2 비아홀 (802)과 연통되는바, 이 제 2 트렌치(902)의 폭은 상기 제 1 비아홀(801)의 폭보다 더 크다. 즉, 상기 콘택 플러그 영역에는 상기 제 1 전도체(501) 부분을 노출시키는 듀얼 다마신 구조의 콘택홀이 형성된다.
다음으로, 도 3g에 도시된 바와 같이, 상기 제 1 및 제 2 트렌치(901, 902)가 형성된 기판(300)의 전면에 차례로 제 2 전도체(502) 및 제 1 커패시터 절연막(601)을 적층한다.
이후, 도 3h에 도시된 바와 같이, 포토 및 식각 공정을 통해 상기 제 1 커패시터 절연막(601)을 패터닝하여, 상기 제 1 커패시터 절연막(601)이 상기 제 1 트렌치(901) 및 제 1 비아홀(801)의 내벽을 따라 형성되도록 한다.
즉, 상기 제 1 커패시터 절연막(601)은 상기 커패시터 영역에만 형성되도록 하고, 상기 콘택 플러그 영역에는 형성되지 않도록 한다.
이어서, 도 3i에 도시된 바와 같이, 상기 제 1 커패시터 절연막(601)을 포함한 기판(300)의 전면에 금속층(555)을 형성한다.
다음으로, 도 3j에 도시된 바와 같이, 제 5 절연막(405)의 표면이 나타날때까지 상기 금속층(555), 제 2 전도체(502), 및 제 1 커패시터 절연막(601)을 CMP 공정을 통해 연마한다. 그러면, 커패시터 영역에는 제 1 비아홀(801) 및 제 1 트렌치(901)의 내부에 매립되는 제 3 전도체(503)가 형성되고, 콘택 플러그 영역에는 제 2 비아홀(802) 및 제 2 트렌치(902) 내부에 매립되는 콘택 플러그(777)가 형성된다.
다음으로, 도 3k에 도시된 바와 같이, 포토 및 식각 공정을 통해 상기 제 2 전도체(502)의 일부를 제거하여 트렌치(702)를 형성한다.
이후, 도 3l에 도시된 바와 같이, 상기 트렌치(702)를 포함한 기판(300)의 전면에 차례로 제 2 커패시터 절연막(602) 및 금속층(556)을 증착한다.
이어서, 도 3m에 도시된 바와 같이, 제 5 절연막(405)의 표면이 나타날때까지 상기 금속층(556) 및 제 2 커패시터 절연막(602)을 CMP 공정을 통해 연마한다. 그러면, 커패시터 영역에는 상기 트렌치(702)에 매립되는 제 2 커패시터 절연막(602) 및 제 4 전도체(504)가 형성된다.
다음으로, 도 3n에 도시된 바와 같이, 상기 제 2 커패시터 절연막(602) 및 제 4 전도체(504)를 포함한 기판(300)의 전면에 제 6 절연막(406)을 형성하고, 이를 포토 및 식각 공정을 통해 패터닝하여 상기 제 3 전도체(503)의 일부를 노출시키는 제 3 비아홀(803) 및 제 3 트렌치(903)를 형성하고, 상기 제 4 전도체(504)의 일부를 노출시키는 제 4 비아홀(804) 및 제 4 트렌치(904)를 형성하고, 그리고 상기 콘택 플러그(777)의 일부를 노출시키는 제 5 비아홀(805)을 형성한다. 여기서, 상기 제 4 트렌치(904)는 상기 제 4 비아홀(804) 및 제 5 비아홀(805)과 공통으로 연통된다. 즉, 상기 제 4 트렌치(904)는 상기 제 4 및 제 5 비아홀(804, 805)을 모두 중첩하도록 상기 제 4 및 제 5 비아홀(804, 805)의 상부에 형성된다.
이어서, 도 3o에 도시된 바와 같이, 상기 제 3 비아홀(803), 제 4 비아홀(804), 제 5 비아홀(805), 제 3 트렌치(903), 및 제 4 트렌치(904)를 포함한 기판(300)의 전면에 금속층(999)을 형성한다.
이후, 도 3p에 도시된 바와 같이, 제 6 절연막(406)의 표면이 나타날때까지 상기 금속층을 CMP 공정을 통해 연마한다. 이 공정을 통해서 제 1 및 제 2 배선층(991, 992)이 형성된다. 여기서, 상기 제 1 배선층(991)은 상기 제 3 전도체(503)와 전기적으로 연결되고, 상기 제 2 배선층(992)은 상기 제 4 전도체(504) 및 콘택 플러그(777)와 전기적으로 연결된다. 이에 따라, 상기 커패시터 영역에는 2개의 병렬 접속된 커패시터가 형성된다.
즉, 상기 제 2 전도체(502), 제 3 전도체(503), 및 상기 제 2 전도체(502)와 상기 제 3 전도체(503) 사이에 형성된 제 1 커패시터 절연막(601)으로 이루어진 제 1 커패시터와, 그리고 상기 제 3 전도체(503), 제 4 전도체(504), 및 상기 제 3 전도체(503)와 상기 제 4 전도체(504) 사이에 형성된 제 2 커패시터 절연막(602)으로 이루어진 제 2 커패시터가 형성된다. 여기서, 상기 제 1 커패시터의 제 2 전도체(502)가, 제 1 전도체(501), 제 2 전도체(502)(콘택 플러그(777) 영역의 제 2 전도체(502)), 콘택 플러그(777), 및 제 2 배선층(992)을 통해 제 2 커패시터의 제 4 전도체(504)에 전기적으로 연결됨으로 인해 상기 제 1 커패시터와 제 2 커패시터가 서로 병렬로 접속된다.
한편, 상기 각 절연막( 제 1 내지 제 6 절연막(401 내지 406), 그리고 제 1 및 제 2 커패시터 절연막(601, 602))은 질화막, SiC(실리콘 카바이드) 알루미늄 옥사이드, 또는 실리콘 옥사이드를 이용하여 형성할 수 있다.
그리고, 제 1 내지 제 4 전도체(501 내지 504)는 TaN(탄탈륨나이트라이드) 혹은 TaN을 포함한 다층막, TiN(타이타늄나이트라이트) 혹은 TiN을 포함한 다층막, WN(텅스텐나이트라이드) 혹은 WN을 포함한 다층막으로 형성될 수 있다. 또한 상기 커패시터 절연막(66)은 커패시터 층간 절연막의 역할을 하며, 질화막, TEOS(Tetraethoxysilane), 탄탈륨계 옥사이드, 알루미늄계 옥사이드 중의 어느 하나로 형성될 수 있다.
이와 같이 하여, 본 발명에 따른 커패시터를 갖는 반도체 소자에 구비된 커패시터는 종래의 커패시터보다 더 많은 용량을 가질 수 있다.
또한, 본 발명은 상기 콘택 플러그(777)와 커패시터를 동일 공정을 사용하여 제조하므로, 공정을 간소화할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 커패시터를 갖는 반도체 소자 및 이의 제조방법에는 다음과 같은 효과가 있다.
본 발명에 따른 커패시터를 갖는 반도체 소자는, 병렬로 연결된 커패시터를 가지므로 커패시터의 용량을 증가시킬 수 있다.
또한, 본 발명은 상기 커패시터와 콘택 플러그를 동시에 형성하므로 공정을 간소화시킬 수 있다.
Claims (7)
- 커패시터 영역 및 콘택 플러그 영역을 갖는 기판;상기 기판상에 형성된 제 1 전도체;상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한 층의 제 1 절연막;상기 절연막을 관통하여 상기 커패시터 영역의 제 1 전도체 부분을 노출시키며, 비아홀 및 트렌치로 구성된 제 1 콘택홀;상기 절연막을 관통하여 상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키며, 비아홀 및 트렌치로 구성된 제 2 콘택홀;상기 제 1 콘택홀 및 제 2 콘택홀에 형성된 제 2 전도체;상기 제 2 전도체상에 위치하도록 상기 제 1 콘택홀에 형성된 제 1 커패시터 절연막;상기 제 1 커패시터 절연막상에 위치하도록 상기 제 1 콘택홀에 형성되며, 상부에 트렌치를 갖는 제 3 전도체;상기 트렌치에 형성된 제 2 커패시터 절연막;상기 제 2 커패시터 절연막상에 위치하도록 상기 트렌치에 형성된 제 4 전도체;상기 제 2 전도체 상에 위치하도록 상기 제 2 콘택홀에 형성된 콘택 플러그;상기 콘택 플러그 및 제 4 전도체를 포함한 기판의 전면에 형성되며 적어도 한층의 제 2 절연막;상기 제 2 절연막을 관통하여 상기 제 3 전도체를 노출시키며, 비아홀 및 트렌치로 구성된 제 3 콘택홀;상기 제 2 절연막을 관통하여 상기 제 4 전도체 및 상기 콘택 플러그를 노출시키되, 상기 제 4 전도체를 노출시키는 제 1 비아홀과, 상기 콘택 플러그를 노출시키는 제 2 비아홀과, 상기 제 1 및 제 2 비아홀을 중첩하도록 상기 제 1 및 제 2 비아홀의 상부에 형성된 트렌치로 이루어진 제 4 콘택홀;상기 제 3 콘택홀에 형성된 제 1 배선층;상기 제 4 콘택홀에 형성된 제 2 배선층; 및,상기 제 1 전도체가 형성되는 제 5 콘택홀을 갖는 제 3 절연막 포함하여 구성된 것을 특징으로 하는 커패시터를 갖는 반도체 소자.
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- 커패시터 영역 및 콘택 플러그 영역을 갖는 기판을 준비하는 단계;상기 기판의 전면에, 제 1 콘택홀을 갖는 제 1 절연막을 형성하는 단계;상기 제 1 콘택홀에 제 1 전도체를 형성하는 단계;상기 제 1 절연막 및 제 1 전도체를 포함한 기판의 전면에 적어도 한 층의 제 2 절연막을 형성하는 단계;상기 제 2 절연막을 관통하여 상기 커패시터 영역의 제 1 전도체 부분을 노출시키며, 비아홀 및 트렌치로 구성된 제 2 콘택홀과, 그리고 상기 제 2 절연막을 관통하여 상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키며, 비아홀 및 트렌치로 구성된 제 3 콘택홀을 형성하는 단계;상기 제 2 콘택홀 및 제 3 콘택홀에 각각 제 2 전도체를 형성하는 단계;상기 제 2 전도체상에 위치하도록 상기 제 2 콘택홀에 제 1 커패시터 절연막을 형성하는 단계;상기 제 1 커패시터 절연막상에 위치하도록 상기 제 2 콘택홀에 제 3 전도체를 형성함과 아울러, 상기 제 2 전도체상에 위치하도록 상기 제 3 콘택홀에 콘택 플러그를 형성하는 단계;상기 제 3 전도체의 일부를 제거하여 트렌치를 형성하는 단계;상기 트렌치에 제 2 커패시터 절연막을 형성하는 단계;상기 제 2 커패시터 절연막상에 위치하도록 상기 트렌치에 제 4 전도체를 형성하는 단계;상기 콘택 플러그 및 제 4 전도체를 포함한 기판의 전면에, 적어도 한층의 제 3 절연막을 형성하는 단계;상기 제 3 절연막을 관통하여 상기 제 3 전도체를 노출시키며, 비아홀 및 트렌치로 구성된 제 4 콘택홀과, 그리고 상기 제 3 절연막을 관통하여 상기 제 4 전도체 및 상기 콘택 플러그를 노출시키는 제 5 콘택홀을 형성하는 단계;상기 제 3 콘택홀에 제 1 배선층을 형성함과 아울러, 상기 제 4 콘택홀에 제 2 배선층을 형성하는 단계를 포함하여 이루어지며;상기 제 5 콘택홀은,상기 제 4 전도체를 노출시키는 제 1 비아홀;상기 콘택 플러그를 노출시키는 제 2 비아홀; 및,상기 제 1 및 제 2 비아홀을 중첩하도록 상기 제 1 및 제 2 비아홀의 상부에 형성된 트렌치를 포함하여 구성된 것을 특징으로 하는 커패시터를 갖는 반도체 소자의 제조방법.
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Payment date: 20141217 Year of fee payment: 8 |
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| FPAY | Annual fee payment |
Payment date: 20151208 Year of fee payment: 9 |
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