KR20100079205A - Ｍｉｍ 커패시터를 가지는 반도체 소자 및 방법 - Google Patents

Abstract

본 발명은 MIM 커패시터를 가지는 반도체 소자 및 이의 형성 방법에 관한 것이다. 즉, 본 발명에서는 MIM 커패시터를 가지는 반도체 소자 형성에 있어서, 상/하부 금속 배선간 평면 영역에 형성되어 정전 용량의 한계를 가지는 문제점을 해결하기 위해, 반도체 소자의 상/하부 금속 배선간 형성되는 금속배선 층간 절연막의 수직공간을 활용하여 트렌치 패턴의 수직형으로 MIM 커패시터를 형성함으로써, MIM 커패시터의 정전용량을 크게 증가시킬 수 있다.

MIM, 수직, 평면, 정전 용량, 트렌치

Description

ＭＩＭ 커패시터를 가지는 반도체 소자 및 방법{SEMICONDUCTOR DEVICE WITH MIM CAPACITOR AND METHOD THEREOF}

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 금속/절연체/금속(Metal/Insulator/Metal : 이하 MIM 이라함) 구조의 커패시터(capacitor)에서 반도체 소자의 상/하부 금속 배선간 형성되는 금속배선 층간 절연막의 수직공간을 활용하여 트렌치 패턴(trench pattern)의 수직형으로 MIM 커패시터를 형성함으로써, MIM 커패시터의 정전용량을 크게 증가시킬 수 있도록 하는 MIM 커패시터를 가지는 반도체 소자 및 이의 형성방법에 관한 것이다.

현재, 반도체 소자의 로직 회로(logic circuit)에서 사용되는 커패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal)가 주로 사용되고 있다. 이러한 커패시터는 MOS(Metal Oxide Silicon)형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스(bias)에 독립적이므로 정밀성이 요구된다.

PIP 구조의 커패시터는 하부 전극 및 상부 전극이 폴리 실리콘(poly silicon)으로 이루어져 있기 때문에 전극과 절연체 박막 계면 사이에 자연 산화막이 형성된다. 이러한 자연 산화막은 누설 전류(leakage current)의 원인이 되어 결국 커패시터의 용량을 줄이는 원인으로 작용하게 된다.

이에 반하여, MIM 구조의 커패시터는 비저항이 작고 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 전압 계수(voltage coefficient) 및 온도 계수(temperature coefficient)가 PIP 커패시터보다 양호하게 되는 등 여러 가지 특성이 우수하여 로직(logic), CIS, DDI 등의 고성능 회로에 많이 사용되고 있다.

도 1은 종래 MIM 커패시터의 구조를 도시한 것으로, MIM 하부전극(104)과 MIM 커패시터 절연막(106)과, MIM 상부전극(108)을 반도체 소자의 상/하부 금속 배선(100/102)간 층간 절연막(110)내 평면 영역으로 형성시키게 된다.

한편, 최근 들어 반도체 소자의 고집적화, 고성능화에 따라 커패시터의 크기는 점점더 소형화가 요구되며 정전용량은 더 큰 값이 요구되고 있다.

위와 같은 요구에 맞춰 MIM 커패시터의 정전 용량을 더 크게 하기 위해서는 커패시터의 면적을 넓히거나 절연막의 두께 감소시켜야 하며, 또는 절연체의 물질 고유 특성인 유전율 값을 증가시켜야 한다.

그러나, 도 1에서 도시된 바와 같은 종래 MIM 커패시터 구조에서 더 큰 정전용량을 얻기 위해 면적을 넓히는 것은 칩설계의 고집적화, 소형화 추세에 맞지 않 으며, 절연막의 두께를 감소시키는 것은 MIM 커패시터에서의 누설전류 증가, 브레이크다운 전압(breakdown voltage) 감소 등 전기적 신뢰성 저하의 문제로 한계가 있었다. 또한 절연체의 유전율 증가시키기 위해서는 고유전율 물질의 증착이 필요한데 신규 장비의 투자, 고유전율 물질의 안정성 문제 등 새로운 기술적/경제적 문제를 해결해야 하는 문제점이 있었다.

따라서 본 발명은 반도체 소자의 상/하부 금속 배선간 형성되는 금속배선 층간 절연막의 수직공간을 활용하여 트렌치 패턴의 수직형으로 MIM 커패시터를 형성함으로써, MIM 커패시터의 정전용량을 크게 증가시킬 수 있도록 하는 MIM 커패시터를 가지는 반도체 소자 및 이의 형성방법을 제공하고자 한다.

상술한 본 발명은 다수의 하부 금속 배선과 층간 절연막이 형성된 반도체 기판 상 MIM 커패시터를 가지는 반도체 소자 형성 방법으로서, MIM 커패시터가 형성될 반도체 기판 영역내 상기 다수의 하부 금속 배선 중 일정 수의 하부 금속 배선까지 상기 층간 절연막을 식각하여 트렌치 패턴을 형성하는 단계와, 상기 트렌치 패턴이 형성된 MIM 커패시터 영역을 일정 깊이로 에치백하는 단계와, 반도체 기판 전면에 MIM 커패시터 하부전극과 절연막을 증착하여 상기 트렌치 패턴 내부에 상기 MIM 커패시터 하부 전극과 절연막을 형성시키는 단계와, 상기 MIM 커패시터 영역 이외 지역에 형성된 하부전극과 절연막을 에치백하여 제거하는 단계와, 상기 MIM 커패시터 영역에 MIM 커패시터 상부 전극을 형성시키는 단계를 포함한다.

또한, 본 발명은 MIM 커패시터를 가지는 반도체 소자로서, 반도체 기판내 층간 절연막으로 매립된 다수의 하부 금속 배선과, MIM 커패시터가 형성될 반도체 기판 영역내 상기 다수의 하부 금속 배선 중 일정 수의 하부 금속 배선까지 상기 층간 절연막을 식각하여 형성되는 하나 이상의 트렌치 패턴과, 상기 트렌치 패턴이 포함된 MIM 커패시터 영역에 형성되는 MIM 커패시터 하부 전극과, 상기 MIM 커패시터 하부 전극 위에 형성되는 절연막과, 상기 MIM 커패시터 영역에 형성되는 MIM 커패시터 상부 전극과, 상기 MIM 커패시터 상부 전극 위에 형성되는 상부 금속 배선을 포함한다.

본 발명에서는 MIM 커패시터를 가지는 반도체 소자 형성에 있어서, 상/하부 금속 배선간 평면 영역에 형성되어 정전 용량의 한계를 가지는 문제점을 해결하기 위해, 반도체 소자의 상/하부 금속 배선간 형성되는 금속배선 층간 절연막의 수직공간을 활용하여 트렌치 패턴의 수직형으로 MIM 커패시터를 형성함으로써, MIM 커패시터의 정전용량을 크게 증가시킬 수 있는 이점이 있다.

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 2a 내지 도 2j는 본 발명의 실시 예에 따른 MIM 커패시터 형성 공정을 도시한 것이다. 이들 도면을 참조하면, 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정은 다음과 같이 진행된다.

우선, 도 2a에 도시된 바와 같이, 다수의 하부 금속 배선(metal line)(200, 201)이 형성된 반도체 기판 상의 금속배선 층간 절연막(202)상에 포토레지스트막(photo-resist)를 도포한 후, 사진 식각 공정을 통해 패터닝(patterning)하여 MIM 커패시터가 형성될 영역내 하부 금속 배선(200)까지 트렌치 식각을 위한 포토레지스트 마스크(photoresist mask)(204)를 형성시킨다.

이어, 도 2b에서와 같이, 포토레지스트 마스크(204)를 이용하여 금속배선 층간 절연막(202)을 하부 금속 배선(200)이 드러나도록 식각하여 트렌치 패턴(206)을 형성한다. 도 3은 위 도 2b 단계에서 형성되는 트렌치 패턴(206)의 평면도를 도시한 것으로, 하부 금속 배선(200)까지 식각된 것을 볼 수 있다.

이어, 도 2c에서와 같이, 반도체 기판 상 MIM 커패시터 영역이 오픈(open)되도록 다시 포토레지스트 마스크(208)를 형성한 후, 도 2d에서와 같이 포토레지스트 마스크(208)를 이용하여 트렌치 패턴(206)을 포함한 MIM 커패시터 영역에 대해 에 치백(etch back)을 진행한다.

이때, 위 에치백 공정은, MIM 커패시터 영역내 트렌치 패턴(206)의 상부 모서리 부분을 라운드 형태로 식각시키는 동시에 MIM 커패시터 영역이 MIM 커패시터 영역외 지역보다 일정 두께만큼 낮도록 단차를 형성시켜, 후속 공정에서 MIM 커패시터의 상부전극으로 텅스텐플러그(W plug)를 형성한 후, 텅스텐 에치백(W etch back) 또는 텅스텐 CMP(Chemical Mechanical Polishing)를 진행하는 경우 MIM 커패시터의 하부전극 및 절연막이 노출되는 것을 방지시키게 된다.

그런 후, 도 2e에서와 같이, MIM 커패시터 영역을 포함하는 반도체 기판 전면에 MIM 커패시터의 하부전극 물질과 MIM 커패시터 절연막 물질을 순차적으로 증착시켜, MIM 커패시터 영역내 트렌치 패턴(206) 내부에 MIM 커패시터의 하부 전극(210)과 절연막(212)을 각각 형성시킨다.

이때, MIM 커패시터 하부전극(210)으로는 타이타늄(Ti) 또는 질화 타이타늄(TiN)을 사용하나, 타이타늄/질화 타이타늄(Ti/TiN)의 이중 구조로 사용할 수도 있다. 또한, MIM 커패시터 절연막(212)으로는 실리콘 질화막 또는 실리콘 산화막을 사용할 수 있으며, 이외에도 고 유전상수 값을 가지는 HfO₂ 또는 TaO₂ 등의 다양한 절연막을 사용할 수도 있다.

이어, 도 2f에서와 같이, 반도체 기판 상 MIM 커패시터 영역이 낫오픈(not open)되도록 패터닝된 포토레지스트 마스크(도시하지 않음)를 이용하여 MIM 커패시터 영역이외의 반도체 기판상 다른 지역에 증착된 MIM 커패시터 하부전극(210)과 절연막(212)을 식각하여 제거시킨다.

이어, 도 2g에서와 같이, 반도체 소자의 상/하부 금속 배선간 연결을 위해 MIM 커패시터 영역 이외의 지역에 존재하는 다른 하부 금속 배선(201)까지 비아 홀(via hole) 식각을 위한 포토레지스트 마스크(214)를 형성시킨다.

그런 후, 도 2h에서와 같이, 포토레지스트 마스크(214)를 이용하여 금속배선 층간 절연막(202)을 하부 금속 배선(201)이 드러나도록 식각하여 비아 홀(216)을 형성한다.

이어, 도 2i에서와 같이, 반도체 기판 전면에 MIM 커패시터의 상부전극(218)으로 텅스텐 플러그(W plug)를 증착하여 비아 홀(216)과 MIM 커패시터 영역내 트렌치 패턴(206) 내부를 갭필(gap fill)시킨다. 이때, MIM 커패시터의 상부전극(218)으로 증착되는 텅스텐 플러그는 타이타늄(Ti)/질화 타이타늄(TiN)/텅스텐 구조가 사용된다.

그리고, 도 2j에서와 같이, 반도체 기판 상부에 MIM 커패시터의 상부전극(218)으로 증착된 텅스텐 플러그를 에치백시키거나 또는 텅스텐 CMP 공정을 통해 갈아내어 반도체 기판을 평탄화시킨다.

그런 후, 도 2k에서 보여지는 바와 같이, 반도체 기판 전면에 상부 금속 배선(220)형성을 위한 금속물질을 증착시킨 후, 이를 패터닝하여 하부 금속 배선(200, 201)과 연결되는 상부 금속 배선(220)을 형성시킨다.

도 4는 위 도 2k 공정에서 MIM 커패시터 영역에 형성된 상부 금속 배선(220)의 평면도를 도시한 것으로, 하부 금속 배선(200)과 상부 금속 배선(220) 사이에 MIM 커패시터가 트렌치 패턴으로 형성되어 종래 수평한 직선의 평면형으로 형성되는 MIM 커패시터에서도 보다 큰 면적을 확보하여 정전용량을 증가시키도록 구현된 것을 알 수 있다.

이때, 위 트렌치 패턴의 MIM 커패시터의 형성에 있어서는 트렌치 패턴의 MIM 커패시터 영역이 수직으로 최대한 확보될 수 있도록 금속배선 층간 절연막(202)을 6000∼7000Å 정도의 충분한 두께로 형성한다.

상기한 바와 같이, 본 발명에서는 MIM 커패시터를 가지는 반도체 소자 형성에 있어서, 상/하부 금속 배선간 평면 영역에 형성되어 정전 용량의 한계를 가지는 문제점을 해결하기 위해, 반도체 소자의 상/하부 금속 배선간 형성되는 금속배선 층간 절연막의 수직공간을 활용하여 트렌치 패턴의 수직형으로 MIM 커패시터를 형성함으로써, MIM 커패시터의 정전용량을 크게 증가시킬 수 있다.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.

도 1은 종래 반도체 소자에 형성되는 MIM 커패시터 구조 예시도,

도 2a 내지 도 2k는 본 발명의 실시 예에 따른 MIM 커패시터를 가지는 반도체 소자 공정 단면도,

도 3은 본 발명의 실시 예에 따른 트렌치 패턴의 평면도,

도 4는 본 발명의 실시 예에 따른 MIM 커패시터의 평면도.

<도면의 주요 부호에 대한 간략한 설명>

200, 201 : 하부 금속 배선 202 : 금속배선 층간 절연막

206 : 트렌치 패턴 210 : MIM 커패시터 하부전극

212 : MIM 커패시터 절연막 216 : 비아 홀

218 : MIM 커패시터 상부전극 220 : 상부 금속 배선

Claims (16)

1. 다수의 하부 금속 배선과 층간 절연막이 형성된 반도체 기판 상에 MIM 커패시터를 가지는 반도체 소자 형성 방법으로서,

   MIM 커패시터가 형성될 반도체 기판 영역내 상기 다수의 하부 금속 배선 중 일부의 하부 금속 배선까지 상기 층간 절연막을 식각하여 트렌치 패턴을 형성하는 단계와,

   상기 트렌치 패턴이 형성된 MIM 커패시터 영역을 일정 깊이로 에치백하는 단계와,

   상기 트렌치 패턴의 내부에 상기 MIM 커패시터 하부 전극과 절연막을 형성시키는 단계와,

   상기 MIM 커패시터 영역에 MIM 커패시터 상부 전극을 형성시키는 단계

   를 포함하는 MIM 커패시터를 가지는 반도체 소자 형성 방법.
2. 제 1 항에 있어서,

   상기 방법은,

   상기 MIM 커패시터 상부 전극 형성 단계 전,

   상기 MIM 커패시터 영역 이외 지역에 형성된 하부전극과 절연막을 에치백하여 제거하는 단계와,

   상기 MIM 커패시터 영역외 다른 일부의 하부 금속 배선까지 상기 층간 절연막을 식각하여 비아홀을 형성하는 단계

   를 더 포함하는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자 형성 방법.
3. 제 1 항에 있어서,

   상기 방법은,

   상기 MIM 커패시터 상부 전극 형성 후, 상기 MIM 커패시터 상부 전극을 상기 층간 절연막까지 에치백시킨 후, 상부 금속 배선을 형성시키는 단계

   를 더 포함하는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자 형성 방법.
4. 제 1 항에 있어서,

   상기 트렌치 패턴에 대한 에치백 단계에서, 상기 에치백을 통해 상기 트렌치 패턴의 상부가 라운드 형태로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자 형성 방법.
5. 제 1 항에 있어서,

   상기 MIM 커패시터 하부 전극은,

   Ti, TiN 또는 Ti/TiN 이중 구조로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자 형성 방법.
6. 제 1 항에 있어서,

   상기 절연막은,

   실리콘 질화막 또는 실리콘 산화막으로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자 형성 방법.
7. 제 1 항에 있어서,

   상기 절연막은,

   고 유전상수 값을 가지는 HfO₂ 또는 TaO₂ 막으로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자 형성 방법.
8. 제 1 항에 있어서,

   상기 MIM 커패시터 상부 전극은,

   텅스텐 플러그로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자 형성 방법.
9. 제 1 항에 있어서,

   상기 층간 절연막은,

   6000Å∼7000Å 두께로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자 형성 방법.
10. MIM 커패시터를 가지는 반도체 소자로서,

    반도체 기판내 층간 절연막으로 매립된 다수의 하부 금속 배선과,

    MIM 커패시터가 형성될 반도체 기판 영역내 상기 다수의 하부 금속 배선 중 일부의 하부 금속 배선까지 상기 층간 절연막을 식각하여 형성되는 하나 이상의 트렌치 패턴과,

    상기 트렌치 패턴이 포함된 MIM 커패시터 영역에 형성되는 MIM 커패시터 하부 전극과,

    상기 MIM 커패시터 하부 전극 위에 형성되는 절연막과,

    상기 MIM 커패시터 영역에 형성되는 MIM 커패시터 상부 전극과,

    상기 MIM 커패시터 상부 전극 위에 형성되는 상부 금속 배선

    을 포함하는 MIM 커패시터를 가지는 반도체 소자.
11. 제 10 항에 있어서,

    상기 트렌치 패턴은,

    에치백을 통해 상기 트렌치 패턴의 상부가 라운드 형태로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자.
12. 제 10 항에 있어서,

    상기 MIM 커패시터 하부 전극은,

    Ti, TiN 또는 Ti/TiN 이중 구조로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자.
13. 제 10 항에 있어서,

    상기 절연막은,

    실리콘 질화막 또는 실리콘 산화막으로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자.
14. 제 10 항에 있어서,

    상기 절연막은,

    고 유전상수 값을 가지는 HfO₂ 또는 TaO₂ 막으로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자.
15. 제 10 항에 있어서,

    상기 MIM 커패시터 상부 전극은,

    텅스텐 플러그로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자.
16. 제 10 항에 있어서,

    상기 층간 절연막은,

    6000Å∼7000Å 두께로 형성되는 것을 특징으로 하는 MIM 커패시터를 가지는 반도체 소자.

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