KR100955841B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 이를 위하여 본 발명은, MIM(Metal/Insulator/Metal)형 커패시터의 하부 레이어에 더미 금속 배선을 포함하는 더미 패턴을 형성하는 종래 방법과는 달리, MIM형 커패시터의 하부 레이어에 MIM형 커패시터의 하부 전극과 연결되는 제 1 배선 구조와 MIM형 커패시터의 상부 전극과 연결되는 제 2 배선 구조를 갖는 MFC(Metal Finger Capacitor)를 형성함으로써, 반도체 소자의 커패시턴스를 증가시켜 소자 특성을 향상시킬 수 있는 것이다.
MIM(Metal/Insulator/Metal), MFC(Metal Finger Capacitor)
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 MIM형 커패시터를 포함하는 반도체 소자의 커패시턴스(capacitance)를 증가시키는데 적합한 반도체 소자의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자 중에서 고속 동작을 요구하는 회로에서는, 고용량의 커패시터를 구현하기 위한 반도체 소자의 재료 개발 및 연구가 진행되고 있다.
일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부 전극/하부 전극과 유전체막 계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조를 MIM(Metal/Insulator/Metal)로 변경하게 되었는데, MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 적기 때문에 고성능 반도체 소자에서 주로 이용되고 있다.
한편, MIM형 커패시터는 주위의 금속 배선과 연결되거나 콘택 플러그 등을 통하여 트랜지스터의 소오스/드레인 영역 등에 연결된다. 게다가, 고집적 반도체 소자의 제조 공정을 위하여 커패시터의 전극과 배선을 식각 공정이 아닌 다마신(damascene) 공정을 사용하고 있다. 여기에서, 다마신 공정은, 층간 절연막을 패터닝하여 커패시터 전극 또는 배선 영역인 트렌치를 형성하고, 트렌치에 금속 물질을 갭필하며, 이를 화학적 기계적 연마 공정(CMP : Chemical Mechanical Polishing)으로 평탄화하는 것이다.
도 1은 종래 방법에 따라 MIM형 커패시터를 포함하는 반도체 소자를 나타낸 도면으로, 하부 레이어로 더미 패턴(예를 들면, 다층의 더미 금속 패턴 등)을 포함하는 반도체 기판(100) 상에 예를 들면, 알루미늄(Al), 구리(Cu) 등을 이용하여 MIM형 커패시터의 하부 금속 배선(102)을 증착한 후에, 예를 들면, 실리콘 질화막(SiN) 등을 이용하여 절연막(104)을 형성하며, 그 상부에 PSG(PhosphoSilicate Glass), BPSG(Boro-Phospho Silicate Glass), USG(Undoped Silica Glass), TEOS(Tetraethly Orthosilicate) 등을 이용하여 층간 절연막(106)을 형성하고, 다마신 공정을 통해 층간 절연막(106)을 패터닝하여 콘택홀 및 트렌치를 순차 형성한 후에, 예를 들면, 구리(Cu) 등의 금속 물질을 증착한 후, 그 상부를 화학적 기계적 연마 공정(CMP)을 통해 평탄화하여 콘택 플러그와 상부 금속 배선(108)을 형성한다.
하지만, 종래의 MIM형 커패시터를 갖는 반도체 소자는 유효 면적 대비 커패시턴스가 상대적으로 작은 값을 갖는 문제점이 있으며, 이러한 문제점을 해결하기 위해 커패피터 면적을 크게 하거나 고유전율을 갖는 절연막을 사용해야 하는데, 전자의 경우 칩(chip) 면적이 커지게 되는 문제점이 있으며, 후자의 경우 고유전율을 갖는 절연막을 형성하기 위한 장비를 구비해야 하고, 그에 따른 새로운 공정의 추가로 소요 비용이 증가하는 문제점이 있었다.
또한, 종래의 MIM형 커패시터를 갖는 반도체 소자는 하부 금속층으로 더미 금속 패턴 등을 삽입함으로써 아날로그 소자의 특성이 저하되고, 누설 전압(leakage voltage) 및 절연 파괴 전압(breakdown voltage)이 저하되어 소자 신뢰성에 문제점이 있었다.
이에 따라, 본 발명은 하부 레이어를 MFC(Metal Finger Capacitor) 구조로 형성하고, 그 상부에 MIM형 커패시터를 형성함으로써, 반도체 소자의 커패시턴스를 증가시킬 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.
본 발명은, 반도체 기판 상에 MIM형 커패시터의 하부 전극과 연결되는 제 1 배선 구조와 상기 MIM형 커패시터의 상부 전극과 연결되는 제 2 배선 구조를 갖는 MFC(Metal Finger Capacitor) 구조를 형성하는 단계와, 상기 제 1 배선 구조 및 제 2 배선 구조가 형성된 상기 반도체 기판의 상부에 상기 하부 전극, 유전체막 및 상 부 전극을 순차적으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명은, MIM(Metal/Insulator/Metal)형 커패시터의 하부 레이어에 더미 금속 배선을 포함하는 더미 패턴을 형성하는 종래 방법과는 달리, MIM형 커패시터의 하부 레이어에 MIM형 커패시터의 하부 전극과 연결되는 제 1 배선 구조와 MIM형 커패시터의 상부 전극과 연결되는 제 2 배선 구조를 갖는 MFC(Metal Finger Capacitor)를 형성함으로써, 반도체 소자의 커패시턴스를 증가시켜 소자 특성을 향상시킬 수 있으며, 종래의 공정 과정을 그대로 이용하면서도 MFC 구조를 통해 높은 정전 용량을 갖는 커패시터를 제조할 수 있고, RF 소자 및 혼합 신호(mixed signal)에서 필요한 고용량 커패시터를 구현할 수 있다.
본 발명의 기술요지는, MIM형 커패시터의 하부 레이어에 하부 전극과 연결되는 제 1 배선 구조와 상부 전극과 연결되는 제 2 배선 구조를 갖는 MFC 구조를 형성한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따라 MIM형 커패시터와 MFC형 커패시터를 포함하는 반도체 소자를 제조하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명한다.
도 2a를 참조하면, 반도체 기판(200) 상에 알루미늄(Al), 구리(Cu) 등의 금속 물질을 증착한 후, 이를 패터닝하여 제 1a 금속 배선(202a)과 제 1b 금속 배선(202b)을 형성한다.
그리고, 제 1a 금속 배선(202a)과 제 1b 금속 배선(202b)을 포함하는 반도체 기판(200) 상부에 산화막 등을 이용하여 제 1 층간 절연막(204)을 형성한 후에, 이를 패터닝하여 콘택홀을 형성하고, 텅스텐(W) 등을 매립하며, 그 상부를 화학적 기계적 연마 공정(CMP) 등으로 평탄화하여 도 2b에 도시한 바와 같이 제 1a 콘택 플러그(206a)와 제 1b 콘택 플러그(206b)를 형성한다.
또한, 제 1a 콘택 플러그(206a)와 제 1b 콘택 플러그(206b)가 형성된 반도체 기판(100) 상부에 알루미늄(Al), 구리(Cu) 등의 금속 물질을 증착한 후, 이를 패터닝하여 도 2c에 도시한 바와 같이 제 2a 금속 배선(208a)과 제 2b 금속 배선(208b)을 형성한다.
다음에, 제 1 층간 절연막(204)과 제 1a 콘택 플러그(206a)와 제 1b 콘택 플러그(206b)와 제 2a 금속 배선(208a)과 제 2b 금속 배선(208b)을 형성하는 과정을 반복 수행하여 도 2d에 도시한 바와 같이 제 2 층간 절연막(210), 제 2a 콘택 플러그(212a), 제 2b 콘택 플러그(212b), 제 3a 금속 배선(214a), 제 3b 금속 배선(214b), 제 3 층간 절연막(216), 제 3a 콘택 플러그(218a), 제 3b 콘택 플러 그(218b), 제 4a 금속 배선(220a), 제 4b 금속 배선(220b)을 순차적으로 형성한다. 여기에서, 도 2에 도시된 바와 같은 구조물은 MFC(Metal Finger Capacitor) 구조로서 이 후에 형성될 MIM형 커패시터의 하부 전극(226)과 연결되는 a 배선 구조와 MIM형 커패시터의 상부 전극(232)과 연결되는 b 배선 구조로 하여 형성될 수 있다.
그리고, 상술한 바와 같은 구조를 갖는 반도체 기판(200)의 상부에 제 4 층간 절연막(222)을 형성한 후에, 이를 제 4a 금속 배선(220a)만이 드러나도록 패터닝하여 콘택홀을 형성하고, 텅스텐(W) 등과 같은 금속 물질을 매립하며, 그 상부를 평탄화하여 제 4 콘택 플러그(224)를 형성한 후에, 그 상부에 알루미늄(Al), 구리(Cu) 등의 금속 물질을 증착하여 도 2e에 도시한 바와 같은 MIM형 커패시터를 구성하는 하부 전극(226)을 형성한다.
이어서, 실리콘 질화막(SiN) 등을 증착한 후에 이를 패터닝하여 MIM형 커패시터를 구성하는 유전체막(228)을 형성하고, 제 5 층간 절연막(230)을 형성하며, 이를 유전체막(228)이 드러나도록 패터닝하여 콘택홀을 형성하며, 콘택홀에 구리(Cu) 등을 매립하여 도 2f에 도시한 바와 같이 제 5 콘택 플러그를 형성함과 동시에 MIM형 커패시터를 구성하는 상부 전극(232)을 형성한다.
따라서, 하부 레이어에 MFC 구조를 형성하고, 그 상부에 MIM형 커패시터를 형성함으로써, 산화막을 이용하여 형성된 층간 절연막을 이용하여 높은 커패시턴스를 획득할 수 있다.
도 3은 본 발명의 바람직한 실시 예에 따른 MFC 구조와 MIM형 커패시터를 갖는 반도체 소자의 단면도를 나타낸 도면으로서, 소정 구조를 갖는 반도체 기 판(200) 상에 MFC 구조로 MIM형 커패시터의 하부 전극(226)과 연결되도록 제 1a 금속 배선(202a), 제 1a 콘택 플러그(206a), 제 2a 금속 배선(208a), 제 2a 콘택 플러그(212a), 제 3a 금속 배선(214a), 제 3a 콘택 플러그(218a), 제 4a 금속 배선(220a) 및 제 4a 콘택 플러그(214)를 포함하는 a 배선 구조를 형성하고, MIM형 커패시터의 상부 전극(232)과 연결되도록 제 1b 금속 배선(202b), 제 1b 콘택 플러그(206b), 제 2b 금속 배선(208b), 제 2b 콘택 플러그(212b), 제 3b 금속 배선(214b), 제 3b 콘택 플러그(218b) 및 제 4b 금속 배선(220b)을 포함하는 b 배선 구조를 형성하며, 산화막 등을 이용하여 제 1 층간 절연막(204), 제 2 층간 절연막(210), 제 3 층간 절연막(216) 및 제 4 층간 절연막(222)을 각각 형성함으로써, 반도체 소자의 커패시턴스를 증가시켜 소자 특성을 향상시킬 수 있다. 여기에서, 도 4는 본 발명에 따라 형성된 반도체 소자의 레이아웃을 나타낸 도면으로, MIM형 커패시터의 하부 전극(Bottom Plate), 상부 전극(Top Plate) 및 콘택 플러그(비아, via)를 포함하는 반도체 소자를 나타낸다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
도 1은 종래 방법에 따라 MIM형 커패시터를 포함하는 반도체 소자를 나타낸 도면,
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따라 MIM형 커패시터와 MFC형 커패시터를 포함하는 반도체 소자를 제조하는 과정을 나타내는 공정 순서도,
도 3은 본 발명의 바람직한 실시 예에 따른 MFC 구조와 MIM형 커패시터를 갖는 반도체 소자의 단면도를 나타낸 도면,
도 4는 본 발명에 따라 형성된 반도체 소자의 레이아웃을 나타낸 도면.
Claims (5)
- 반도체 기판 상에 MIM형 커패시터의 하부 전극과 연결되는 제 1 배선 구조와 상기 MIM형 커패시터의 상부 전극과 연결되는 제 2 배선 구조를 갖는 MFC(Metal Finger Capacitor) 구조를 형성하는 단계와,상기 제 1 배선 구조 및 제 2 배선 구조가 형성된 상기 반도체 기판의 상부에 상기 하부 전극, 유전체막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 MFC 구조는, 적어도 하나의 제 1 금속 배선과 적어도 하나의 제 1 콘택 플러그를 포함하는 상기 제 1 배선 구조를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 MFC 구조는, 적어도 하나의 제 2 금속 배선과 적어도 하나의 제 2 콘택 플러그를 포함하는 상기 제 2 배선 구조를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법
- 제 3 항에 있어서,상기 MFC 구조는, 상기 제 1 배선 구조와 상기 제 2 배선 구조 사이에 적어도 하나의 층간 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 층간 절연막은, 산화막을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |