CN111883510A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN111883510A
CN111883510A CN202010294116.6A CN202010294116A CN111883510A CN 111883510 A CN111883510 A CN 111883510A CN 202010294116 A CN202010294116 A CN 202010294116A CN 111883510 A CN111883510 A CN 111883510A
Authority
CN
China
Prior art keywords
electrode
contact plug
dielectric layer
hole
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010294116.6A
Other languages
English (en)
Inventor
朴桭胡
丁少锋
方镛胜
安正勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111883510A publication Critical patent/CN111883510A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)
  • Heterocyclic Carbon Compounds Containing A Hetero Ring Having Oxygen Or Sulfur (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本公开提供了半导体器件。一种半导体器件包括：基板；第一电极，包括第一孔；第一电介质层，在第一电极的上表面上和在第一孔的内表面上；第二电极，在第一电介质层上；第二电介质层，在第二电极上；第三电极，在第二电介质层上并包括第二孔；以及第一接触插塞，延伸穿过第二电极和第二电介质层并延伸穿过第一孔和第二孔。第一接触插塞的侧壁脱离与第一孔的侧壁和第二孔的侧壁的直接接触，并具有与第二电极的上表面相邻定位的台阶部分。

Description

半导体器件
技术领域
本公开的示例实施方式涉及半导体器件，更具体地，涉及金属-绝缘体-金属(MIM)电容器。
背景技术
随着半导体器件(例如动态随机存取存储器(DRAM)器件)的集成密度提高，半导体器件中的单位单元的面积减小，因此半导体器件中的一个或更多个电容器的面积也减小。然而，为了集成半导体器件，会希望增大电容器的电容。
当电容器的电容器电介质层的厚度减小以增大电容器的电容时，电容器的泄漏电流会增大。因此，高电介质层可以用作电容器的电容器电介质层。然而，当高电介质层用作电容器中的电容器电介质层时，在电容器的上电极由多晶硅形成的情况下，低电介质层会形成在高电介质层和上电极之间。结果，不能获得电容器的期望的电容。因此，金属-绝缘体-金属(MIM)电容器可以用于半导体器件中来代替金属-绝缘体-半导体(MIS)电容器。
发明内容
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：基板；第一电极，包括第一孔；第一电介质层，在第一电极的上表面上并填充第一孔的至少一部分；第二电极，在第一电介质层上；第二电介质层，在第二电极上；第三电极，在第二电介质层上，该第三电极包括第二孔；以及第一接触插塞，延伸穿过第一孔、第二电极、第二电介质层以及第二孔。第一接触插塞的侧壁可以脱离与第一电极和第三电极的直接接触。第一接触插塞的侧壁可以具有台阶部分。第一接触插塞的侧壁的台阶部分可以与第二电极的上表面相邻。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：基板；第一电极，在基板上；第一电介质层，在第一电极上；第二电极，在第一电介质层上；第二电介质层，在第二电极上；第三电极，在第二电介质层上；以及第一接触插塞，延伸穿过第一电极和第三电极并接触第一电极和第三电极。第一接触插塞可以包括第一部分、第二部分和第三部分，该第一部分至少部分地在第一电极的下表面和基板之间，该第二部分相对于第三电极的上表面至少部分地远离基板的上表面，该第三部分至少部分地在第一电极的上表面和第三电极的下表面之间。第一部分的侧壁可以偏移到第三部分的侧壁。第三部分的侧壁可以偏移到第二部分的侧壁。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：基板；第一电极，在基板上；第一电介质层，在第一电极上；第二电极，在第一电介质层上，该第二电极包括第一孔；第二电介质层，在第二电极上，该第二电介质层至少部分地填充第一孔；第三电极，在第二电介质层上；以及第一接触插塞，延伸穿过第一电极、第一电介质层、第一孔和第三电极。第一接触插塞可以覆盖第一电极的上表面的一部分和第三电极的上表面的一部分中的至少一个。
附图说明
图1是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。
图2是沿着图1的线I-I'截取的剖视图，示出根据本发明构思的一些示例实施方式的半导体器件。
图3A是图2的部分A的放大图。
图3B是图2的部分B的放大图。
图4是沿着图1的线I-I'截取的剖视图，示出根据本发明构思的一些示例实施方式的半导体器件。
图5是沿着图1的线I-I'截取的剖视图，示出根据本发明构思的一些示例实施方式的半导体器件。
图6是沿着图1的线I-I'截取的剖视图，示出根据本发明构思的一些示例实施方式的半导体器件。
图7A、图7B、图7C、图7D、图7E、图7F和图7G示出根据本发明构思的一些示例实施方式的制造半导体器件的方法，并且是沿着图1的线I-I'截取的剖视图。
具体实施方式
现在将在下文参照附图更全面地描述各种示例实施方式。在整个本申请中，相同的附图标记可以指代相同的元件。
图1是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。图2是沿着图1的线I-I'截取的剖视图，示出根据本发明构思的一些示例实施方式的半导体器件。图3A是图2的部分A的放大图。图3B是图2的部分B的放大图。
参照图1和图2，第一层间绝缘层101可以设置在基板100的上表面100U上。基板100可以例如是硅单晶晶片或绝缘体上硅(SOI)基板。第一层间绝缘层101可以包括绝缘材料，例如硅氧化物或硅氮化物。第一下配线层103可以设置在第一层间绝缘层101中。第一下配线层103的上表面可以与第一层间绝缘层101的上表面共平面。第一下配线层103可以包括金属，例如铜、铝或钨。第一缓冲绝缘层105可以设置在第一层间绝缘层101的上表面上。第一缓冲绝缘层105可以覆盖第一下配线层103的上表面的一部分以及第一层间绝缘层101的整个上表面。第一缓冲绝缘层105可以包括例如硅碳氮化物(SiCN)。
第二层间绝缘层107可以设置在第一缓冲绝缘层105上。第二层间绝缘层107可以覆盖第一缓冲绝缘层105的上表面。第二层间绝缘层107可以包括绝缘材料，例如硅氧化物或硅氮化物。第二缓冲绝缘层109可以设置在第二层间绝缘层107上。第二缓冲绝缘层109可以覆盖第二层间绝缘层107的上表面。第二缓冲绝缘层109可以包括例如硅碳氮化物(SiCN)。第三层间绝缘层111可以设置在第二缓冲绝缘层109上。第三层间绝缘层111可以覆盖第二缓冲绝缘层109的上表面。第三层间绝缘层111可以包括绝缘材料，例如硅氧化物或硅氮化物。
将理解，如这里所述，“在”另一元件“上”的元件可以在所述另一元件之上或之下。另外，“在”另一元件“上”的元件可以直接在所述另一元件上，使得该元件与所述另一元件的至少一部分直接接触，或者可以间接地在所述另一元件上，使得该元件通过一个或更多个插入结构和/或空间而与所述另一元件脱离直接接触(isolated from directcontact)。
第二下配线层113可以设置在第二缓冲绝缘层109和第三层间绝缘层111中。第二下配线层113可以穿透第三层间绝缘层111和第二缓冲绝缘层109。第二下配线层113的上表面可以与第三层间绝缘层111的上表面共平面。第二下配线层113可以包括金属，例如铜、铝或钨。第三下配线层115可以设置在第三层间绝缘层111和第二缓冲绝缘层109中。第三下配线层115可以穿透第三层间绝缘层111和第二缓冲绝缘层109。第三下配线层115可以与第二下配线层113间隔开。第三下配线层115的上表面可以与第三层间绝缘层111的上表面共平面。第三下配线层115可以包括金属，例如铜、铝或钨。第四下配线层117可以设置在第二缓冲绝缘层109和第三层间绝缘层111中。第四下配线层117可以穿透第三层间绝缘层111和第二缓冲绝缘层109。第四下配线层117可以与第二下配线层113和第三下配线层115间隔开。第四下配线层117的上表面可以与第三层间绝缘层111的上表面共平面。第四下配线层117可以电连接到电阻器。第四下配线层117可以包括金属，例如铜、铝或钨。导电贯穿通路119可以设置在第一下配线层103和第三下配线层115之间。导电贯穿通路119可以穿透第一缓冲绝缘层105和第二层间绝缘层107。导电贯穿通路119可以接触第一下配线层103和第三下配线层115并可以电连接在第一下配线层103和第三下配线层115之间。导电贯穿通路119可以包括金属，例如铜、铝或钨。
第三缓冲绝缘层121可以设置在第三层间绝缘层111上。第三缓冲绝缘层121可以覆盖第二至第四下配线层113、115和117的上表面以及第三层间绝缘层111的上表面。第三缓冲绝缘层121可以包括例如硅碳氮化物(SiCN)。第四层间绝缘层123可以设置在第三缓冲绝缘层121上。第四层间绝缘层123的厚度可以大于第一至第三层间绝缘层101、107和111的每个的厚度。第四层间绝缘层123可以包括绝缘材料，例如硅氧化物或硅氮化物。
第一电极201可以设置在第四层间绝缘层123的上表面123U上并可以接触第四层间绝缘层123的上表面123U，使得第一至第四层间绝缘层101、107、111和123在基板100的上表面100U和第一电极201之间。第一电极201可以与第二下配线层113和第三下配线层115垂直地重叠。第一电极201可以不设置在第四下配线层117上或者不与第四下配线层117垂直地重叠。第一电极201可以在其中包括第一孔H1。第一孔H1可以与第二下配线层113垂直地重叠(例如，在垂直于基板100的上表面100U的垂直方向上重叠)。第一孔H1可以暴露第四层间绝缘层123的上表面的一部分。第一电极201可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN。
第一电介质层203可以设置在第一电极201上。如图2和图3A所示，第一电介质层203可以在第一电极201的上表面201U和侧壁201S上并可以覆盖第一电极201的上表面201U和侧壁201S。第一电介质层203可以设置在第一孔H1的底表面H1B和侧壁H1S上。也就是，第一电介质层203可以在第四层间绝缘层123的上表面123U的由第一孔H1暴露的部分上，可以接触所述部分，并因此可以覆盖所述部分。第一电介质层203可以包括例如Si3N4、Ta2O5、Al2O3和/或ZrO2。如至少图3A所示，第一电介质层203可以包括填充第一孔H1的至少一部分(例如填充第一孔H1的有限部分使得第一孔H1的其余部分没有被第一电介质层203填充)的部分。
第二电极205可以设置在第一电介质层203上。第二电极205可以覆盖第一电介质层203的上表面的一部分。第二电极205可以与第二下配线层113和第三下配线层115垂直地重叠。第二电极205可以不设置在第四下配线层117上或者不与第四下配线层117垂直地重叠。第二电极205可以填充第一电极201的其中设置有第一电介质层203的第一孔H1。例如，如图3A所示，第二电极205可以包括填充第一孔H1的没有被第一电介质层203的至少所述部分填充的其余部分的部分。第二电极205可以在其中包括第二孔H2。第二孔H2可以与第三下配线层115垂直地重叠。第二孔H2可以暴露第一电介质层203的上表面的一部分。第二电极205可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN。
第二电介质层207可以设置在第二电极205上。第二电介质层207可以覆盖第二电极205的上表面和侧壁。第二电介质层207可以设置在第二孔H2的底表面H2B和侧壁H2S上。如至少图3B所示，第二电介质层207可以包括填充第二孔H2的至少一部分(例如填充第二孔H2的有限部分使得第二孔H2的其余部分没有被第二电介质层207填充)的部分。第二电介质层207可以覆盖第一电介质层203的上表面203U的被第二孔H2暴露的部分。第二电介质层207可以接触第一电介质层203的上表面203U的被第二孔H2暴露的部分。第二电介质层207可以接触第一电介质层203的上表面203U的在第四下配线层117之上的部分。第二电介质层207可以包括例如Si3N4、Ta2O5、Al2O3和/或ZrO2。
第三电极209可以设置在第二电介质层207上。第三电极209可以覆盖第二电介质层207的上表面和侧壁。例如，如图3B所示，第三电极209可以包括填充第二孔H2的没有被第二电介质层207的所述部分填充的其余部分的部分。第三电极209可以与第二下配线层113和第三下配线层115垂直地重叠。第三电极209可以不设置在第四下配线层117上或不与第四下配线层117垂直地重叠。第三电极209可以在其中包括第三孔H3。如图3A所示，第三孔H3可以与第一电极201的第一孔H1部分地或完全地垂直地重叠(例如，在垂直于基板100的上表面100U的方向上部分地或完全地重叠)。第三孔H3可以暴露第二电介质层207的上表面的一部分。第三电极209可以填充第二电极205的其中设置有第二电介质层207的第二孔H2。第三电极209可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN。第五层间绝缘层211可以设置在第三电极209上。第五层间绝缘层211可以覆盖第三电极209和第二电介质层207。第五层间绝缘层211可以填充第三孔H3。第五层间绝缘层211可以包括绝缘材料，例如硅氧化物或硅氮化物。
参照图2和图3A，第一接触插塞CP1可以延伸穿过(例如穿透)第一电极201的第一孔H1和第三电极209的第三孔H3。第一接触插塞CP1可以延伸穿过第五层间绝缘层211、第二电极205、第一电介质层203、第二电介质层207、第四层间绝缘层123和第三缓冲绝缘层121。如图3A所示，第一接触插塞CP1可以延伸穿过第一电介质层203的填充第一孔H1的一部分的部分以及第二电极205的填充第一孔H1的没有被第一电介质层203填充的其余部分的部分。第一接触插塞CP1可以接触第二电极205和第二下配线层113。第一接触插塞CP1可以电连接到第二电极205和第二下配线层113。如图3A所示，第二电极205的上表面S1可以具有台阶轮廓。例如，如图3A所示，第二电极205的上表面S1的被第一接触插塞CP1覆盖的部分S1a可以是从第二电极205的上表面S1的被第二电介质层207覆盖(例如，在垂直于基板100的上表面100U的垂直方向上重叠)的部分S1b凹陷的部分。第一接触插塞CP1可以接触第二电极205的上表面S1的部分S1a，并且如图3A所示可以覆盖第二电极205的上表面S1的部分S1a。第一接触插塞CP1可以与第一电极201和第三电极209两者物理地间隔开(例如，脱离直接接触)，并与第一电极201和第三电极209两者电绝缘。
第一接触插塞CP1可以包括第一部分P1和第二部分P2。第一部分P1可以至少部分地设置在第二电极205的上表面S1的部分S1a上(例如，相对于上表面S1至少部分地远离基板100的上表面100U)。第二部分P2可以至少部分地设置在第二电极205的与第一电介质层203的最上表面接触的下表面L1之下(例如，至少部分地在下表面L1和基板100的上表面100U之间)。第二部分P2可以至少部分地设置在第二电极205的上表面S1之下(例如，至少部分地在上表面S1和基板100的上表面100U之间)。第一部分P1可以延伸穿过第三电极209的第三孔H3，并且第二部分P2可以延伸穿过第一电极201的第一孔H1。延伸穿过第三孔H3的第一部分P1的宽度Wa1可以小于第三孔H3的宽度W1。第一部分P1可以与第三孔H3的侧壁间隔开。延伸穿过第一孔H1的第二部分P2的宽度Wa2可以小于第一孔H1的宽度W2。第二部分P2可以与第一孔H1的侧壁间隔开。例如，第一电介质层203的一部分可以插设在第二部分P2和第一孔H1的侧壁之间。
第一接触插塞CP1可以具有侧壁SW1。如图3A所示，第一接触插塞CP1的侧壁SW1可以与第一电极201和第三电极209两者物理地间隔开(例如，脱离直接接触)并与第一电极201和第三电极209两者电绝缘，例如至少部分地基于由第一电介质层203的部分、第二电极205的部分和第二电介质层207的部分直接覆盖且与第三孔H3的侧壁H3S物理地脱离直接接触。第一接触插塞CP1的侧壁SW1可以具有台阶部分SP。如图3A所示，第一接触插塞CP1的侧壁SW1的台阶部分SP可以与第二电极205的上表面S1相邻地定位(例如，位于第二电极205的上表面S1的由第二电介质层207覆盖的部分S1b和第二电极205的下表面L1之间)。上表面S1的部分S1a和第二电极205的内侧壁205IS可以接触(例如直接接触)第一接触插塞CP1的侧壁SW1的台阶部分SP。如图3A所示，第一接触插塞CP1的第一部分P1的侧壁SW1可以偏移到第一接触插塞CP1的第二部分P2的侧壁SW1，使得在第一部分P1和第二部分P2之间(例如，在台阶部分SP处)存在侧壁SW1中的台阶变化(例如，在宽度上的不连续变化)。第一接触插塞CP1的第一部分P1的宽度Wa1可以大于第一接触插塞CP1的第二部分P2的宽度Wa2。第一接触插塞CP1的第一部分P1的宽度Wa1可以与越来越接近第二部分P2成比例地和/或与越来越接近第二电极205成比例地逐渐(例如，连续地)减小。第一接触插塞CP1的第二部分P2的宽度可以与越来越接近基板100的上表面100U成比例地逐渐(例如，连续地)减小。第一接触插塞CP1可以具有T形状。第一接触插塞CP1可以包括例如铜、铝或钨。
参照图2和图3B，第二接触插塞CP2可以延伸穿过(例如穿透)第二电极205的第二孔H2。第二接触插塞CP2可以延伸穿过(例如穿透)第五层间绝缘层211、第三电极209、第二电介质层207、第一电介质层203、第一电极201和第四层间绝缘层123以及第三缓冲绝缘层121。第二接触插塞CP2可以物理地且电接触(例如直接接触)第三电极209、第一电极201和第三下配线层115。第二接触插塞CP2可以与第二电极205物理地间隔开(例如，脱离直接接触)并与第二电极205电绝缘。第一电极201的上表面S2可以具有台阶形状。例如，第一电极201的上表面S2的由第二接触插塞CP2覆盖的部分S2a可以是从第一电极201的上表面S2的由第一电介质层203覆盖的部分S2b凹陷的部分。第三电极209的上表面S3可以具有台阶轮廓。例如，第三电极209的上表面S3的由第二接触插塞CP2覆盖的部分S3a可以是从第三电极209的上表面S3的由第五层间绝缘层211覆盖的部分S3b凹陷的部分。
第二接触插塞CP2可以接触第一电极201的上表面S2的部分S2a和第三电极209的上表面S3的部分S3a。第二接触插塞CP2可以与第二孔H2的侧壁H2S间隔开。例如，第二电介质层207的一部分可以插设在第二孔H2的侧壁H2S和第二接触插塞CP2之间。第三电极209的填充第二孔H2的一部分的部分可以插设在第二接触插塞CP2和第二电介质层207的在第二孔H2中的部分之间。
第二接触插塞CP2可以包括第一部分P1a、第二部分P2a和第三部分P3a。如图3B所示，第三部分P3a可以在第一部分P1a和第二部分P2a之间。如图3B所示，第一部分P1a可以至少部分地设置在第一电极201的下表面L2之下(例如，至少部分地在下表面L2和基板100的上表面100U之间)。如图3B所示，第一部分P1a可以设置在第一电极201的上表面S2之下(例如，在上表面S2和基板100的上表面100U之间)。如图3B所示，第二部分P2a可以至少部分地设置在第三电极209的上表面S3的凹陷部分S3a上(例如，相对于第三电极209的上表面S3至少部分地远离基板100的上表面100U)。第三部分P3a可以至少部分地设置在第三电极209的下表面L3和第一电极201的上表面S2的凹陷部分S2a之间。第三部分P3a可以延伸穿过第二孔H2并可以穿透(例如延伸穿过)第一电介质层203和第二电介质层207两者。如图3B所示，例如，第三部分P3a可以延伸穿过第二电介质层207的填充第二孔H2的一部分的所述部分以及第三电极209的填充第二孔H2的没有被第二电介质层207填充的其余部分的所述部分。如图3B所示，第三电极209的一部分可以在第二电介质层207和第二接触插塞CP2之间并且还可以至少部分地在第二孔H2内使得第三电极209的该部分至少部分地填充第二孔H2。延伸穿过第二孔H2的第三部分P3a的宽度Wa3可以小于第二孔H2的宽度W3。如图3B所示，第二部分P2a的宽度Waa2可以大于第一部分P1a的宽度Waa1和第三部分P3a的宽度Wa3。第三部分P3a的宽度Wa3可以大于第一部分P1a的宽度Waa1。也就是，第一部分P1a的宽度Waa1可以小于第二部分P2a的宽度Waa2和第三部分P3a的宽度Wa3。第二部分P2a的宽度Waa2可以与接近第三部分P3a成比例地逐渐(例如，连续地)减小。第一部分P1a的宽度Waa1可以与接近基板100的上表面100U成比例地逐渐(例如，连续地)减小。
第二接触插塞CP2可以具有侧壁SW2。第二接触插塞CP2的侧壁SW2可以具有多个台阶部分(例如SP1和SP2)。第一台阶部分SP1可以与第一电极201的上表面S2相邻地定位。第一电极201的上表面S2的部分S2a和第一电极201的内侧壁201IS可以接触第二接触插塞CP2的侧壁SW2的第一台阶部分SP1，因此第三部分P3a可以覆盖第一电极201的上表面S2的部分S2a。第一台阶部分SP1可以位于第一电极201的下表面L2和第一电极201的上表面S2之间。具体地，第一台阶部分SP1可以位于第一电极201的下表面L2和第一电极201的上表面S2的由第一电介质层203覆盖(例如，在垂直于基板100的上表面100U的垂直方向上重叠)的部分(例如上表面S2的部分S2b)之间。第二台阶部分SP2可以与第三电极209的上表面S3相邻地定位。上表面S3的部分S3a和第三电极209的内侧壁209IS可以接触第二接触插塞CP2的侧壁SW2的第二台阶部分SP2，因此第二部分P2a可以覆盖第三电极209的上表面S3的部分S3a。第二台阶部分SP2可以位于第三电极209的下表面L3和第三电极209的上表面S3之间。具体地，第二台阶部分SP2可以位于第三电极209的下表面L3和第三电极209的上表面S3的由第五层间绝缘层211覆盖(例如，在垂直于基板100的上表面100U的垂直方向上重叠)的部分(例如，上表面S3的部分S3b)之间。如图3B所示，第二接触插塞CP2的第一部分P1a的侧壁SW2可以偏移到第二接触插塞CP2的第三部分P3a的侧壁SW2，使得在第一部分P1a和第三部分P3a之间(例如，在第一台阶部分SP1处)存在侧壁SW2中的台阶变化(例如，在宽度上的不连续变化)。如图3B所示，第二接触插塞CP2的第三部分P3a的侧壁SW2可以偏移到第二接触插塞CP2的第二部分P2a的侧壁SW2，使得在第二部分P2a和第三部分P3a之间(例如，在第二台阶部分SP2处)存在侧壁SW2中的台阶变化(例如，在宽度上的不连续变化)。第二接触插塞CP2可以包括金属，例如铜、铝或钨。
根据本发明构思的一些示例实施方式，第一接触插塞CP1可以覆盖第二电极205的上表面S1的部分S1a，并可以接触第二电极205。第二接触插塞CP2可以覆盖第一电极201的上表面S2的部分S2a和第三电极209的上表面S3的部分S3a，并可以接触第一电极201和第三电极209。因此，第二接触插塞CP2可以覆盖第一电极201的上表面S2的一部分(例如部分S2a)和第三电极209的上表面S3的一部分(例如部分S3a)中的至少一个。第一接触插塞CP1和第二电极205之间的接触面积可以增大，并且第一电极201和第三电极209的每个与第二接触插塞CP2之间的接触面积可以增大。因此，可以减小第一接触插塞CP1和第二接触插塞CP2的每个的电阻。
再次参照图2，第三接触插塞CP3可以接触第四下配线层117。第三接触插塞CP3可以延伸穿过第三缓冲绝缘层121、第四层间绝缘层123、第一电介质层203和第二电介质层207以及第五层间绝缘层211，并可以接触第四下配线层117的上表面以电连接到第四下配线层117。第三接触插塞CP3可以包括金属，例如铜、铝或钨。
第一上配线层221、第二上配线层223和第三上配线层225可以设置在第五层间绝缘层211上。第一上配线层221可以设置在第一接触插塞CP1的上表面上并可以电连接到第一接触插塞CP1。第二上配线层223可以设置在第二接触插塞CP2的上表面上并可以电连接到第二接触插塞CP2。第三上配线层225可以设置在第三接触插塞CP3的上表面上并可以电连接到第三接触插塞CP3。
图4是沿着图1的线I-I'截取的剖视图，示出根据本发明构思的一些示例实施方式的半导体器件。
参照图4，第二接触插塞CP2的延伸穿过第二电极205的第二孔H2的第三部分P3a可以接触第二电介质层207的覆盖第二孔H2的侧壁的部分。例如，第三电极209可以不设置在第二接触插塞CP2的第三部分P3a和第二电介质层207的覆盖第二孔H2的侧壁的部分之间。也就是，与图2所示的不同，第三电极209可以不填充第二孔H2。
图5是沿着图1的线I-I'截取的剖视图，示出根据本发明构思的一些示例实施方式的半导体器件。
参照图5，第一接触插塞CP1可以包括在第二电极205的上表面S1上的第一部分P1和在第二电极205的上表面S1之下的第二部分P2。第一接触插塞CP1可以延伸穿过第二电极205且接触第二电极205，但是可以不覆盖第二电极205的上表面S1。例如，第一接触插塞CP1的侧壁SW1可以是平坦的。也就是，第一接触插塞CP1的第一部分P1的侧壁SW1可以与第一接触插塞CP1的第二部分P2的侧壁SW1对准。如图5所示，第一部分P1的侧壁SW1和第二部分P2的侧壁SW1可以相对于基板100的上表面100U倾斜。第一部分P1的侧壁SW1和第二部分P2的侧壁SW1可以倾斜地彼此对准。在一些实施方式中，第一部分P1的侧壁SW1和第二部分P2的侧壁SW1可以垂直于基板100的上表面100U。也就是，第一部分P1的侧壁SW1和第二部分P2的侧壁SW1可以垂直地彼此对准(例如，在垂直于基板100的上表面100U的垂直方向上对准)。第一接触插塞CP1可以具有变尖的截面或矩形的截面。
图6是沿着图1的线I-I'截取的剖视图，示出根据本发明构思的一些示例实施方式的半导体器件。
参照图6，第二接触插塞CP2可以包括第一部分P1a、第二部分P2a和第三部分P3a。第一部分P1a可以设置在第一电极201的上表面S2之下。第二部分P2a可以设置在第三电极209的上表面S3上。第三部分P3a可以设置在第一部分P1a和第二部分P2a之间。第二接触插塞CP2可以延伸穿过第一电极201和第三电极209并可以接触第一电极201和第三电极209，但是可以不覆盖第一电极201的上表面S2和第三电极209的上表面S3。例如，第二接触插塞CP2的侧壁SW2可以是平坦的。也就是，在第二接触插塞CP2中，第一部分P1a的侧壁SW2、第二部分P2a的侧壁SW2和第三部分P3a的侧壁SW2可以彼此对准，例如如图6所示，使得第一部分P1a的侧壁SW2、第二部分P2a的侧壁SW2和第三部分P3a的侧壁SW2限定单个连续的三维几何形状的表面的分别的部分(例如，单一锥形形状或圆锥表面的分别的部分，如图6所示)。
如图6所示，在第二接触插塞CP2中，第一部分P1a的侧壁SW2、第二部分P2a的侧壁SW2和第三部分P3a的侧壁SW2可以相对于基板100的上表面100U倾斜，并可以倾斜地彼此对准。在一些实施方式中，在第二接触插塞CP2中，第一部分P1a的侧壁SW2、第二部分P2a的侧壁SW2和第三部分P3a的侧壁SW2可以垂直于基板100的上表面100U，并可以垂直地彼此对准(例如，在垂直于基板100的上表面100U的垂直方向上对准)。第二接触插塞CP2可以具有变尖的截面或矩形的截面。
图7A、图7B、图7C、图7D、图7E、图7F和图7G示出根据本发明构思的一些示例实施方式的制造半导体器件的方法，并且是沿着图1的线I-I'截取的剖视图。
参照图7A，第一层间绝缘层101可以形成在基板100上。第一下配线层103可以形成在第一层间绝缘层101中。第一下配线层103的上表面可以与第一层间绝缘层101的上表面共平面。第一缓冲绝缘层105可以形成在第一层间绝缘层101的上表面上。第一缓冲绝缘层105可以覆盖第一下配线层103的上表面的一部分。第二层间绝缘层107可以形成为覆盖第一缓冲绝缘层105的上表面。导电贯穿通路119可以形成为延伸穿过第一缓冲绝缘层105和第二层间绝缘层107。导电贯穿通路119可以接触第一下配线层103的上表面。第二缓冲绝缘层109和第三层间绝缘层111可以顺序地形成在第二层间绝缘层107的上表面上。第二下配线层113、第三下配线层115和第四下配线层117可以设置在第二缓冲绝缘层109和第三层间绝缘层111中。第三下配线层115可以接触导电贯穿通路119的上表面。第二至第四下配线层113、115和117的上表面可以与第三层间绝缘层111的上表面共平面。
第三缓冲绝缘层121可以形成在第三层间绝缘层111的上表面上。第三缓冲绝缘层121可以覆盖第三层间绝缘层111的上表面以及第二至第四下配线层113、115和117的上表面。第四层间绝缘层123可以形成为覆盖第三缓冲绝缘层121的上表面。第一电极层EL1可以形成在第四层间绝缘层123的上表面上。第一电极层EL1可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN。
参照图7B，第一掩模图案MP1可以形成在第一电极层EL1上。第一电极层EL1可以采用第一掩模图案MP1作为蚀刻掩模图案化以形成第一电极201。第一掩模图案MP1可以是例如光致抗蚀剂图案。第四层间绝缘层123的上表面的一部分可以通过第一电极层EL1的图案化工艺而暴露。第一电极201可以包括第一孔H1和第五孔H5。第一孔H1可以形成为与第二下配线层113垂直地重叠(例如，在垂直于基板100的上表面100U的垂直方向上重叠)。第五孔H5可以形成为与第三下配线层115垂直地重叠。第一电极层EL1的图案化工艺可以例如通过干蚀刻工艺执行。在执行第一电极层EL1的图案化工艺之后，第一掩模图案MP1可以通过例如灰化工艺或剥离工艺去除。
参照图7C，第一电介质层203可以形成在第一电极201和第四层间绝缘层123上。第一电介质层203可以共形地覆盖第一电极201的上表面和侧壁以及第四层间绝缘层123的上表面。第一电介质层203可以形成为覆盖第一孔H1的底表面和侧壁以及第三孔H5的底表面和侧壁。例如，第一电介质层203可以共形地覆盖第一孔H1的侧壁和第四层间绝缘层123的上表面的由第一孔H1暴露的部分。例如，第一电介质层203可以共形地覆盖第五孔H5的侧壁和第四层间绝缘层123的上表面的由第五孔H5暴露的部分。第一电介质层203可以包括例如Si3N4、Ta2O5、Al2O3和/或ZrO2。
第二电极层EL2可以形成在第一电介质层203上。第二电极层EL2可以覆盖第一电介质层203的上表面。第二电极层EL2可以填充其中形成有第一电介质层203的第一孔H1和其中形成有第一电介质层203的第五孔H5。第二电极层EL2可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN。
参照图7D，第二掩模图案MP2可以形成在第二电极层EL2上。第二电极层EL2可以采用第二掩模图案MP2作为蚀刻掩模图案化以形成第二电极205。第二掩模图案MP2可以是例如光致抗蚀剂图案。第二电极205可以暴露第一电介质层203的上表面的一部分。第二电极205可以包括第二孔H2和第六孔H6。第二孔H2可以形成为与第一电极201的第五孔H5垂直地重叠。第六孔H6可以形成为与第一电极201的第一孔H1垂直地重叠。作为一示例，第二电极205的第二孔H2的宽度可以大于第一电极201的第五孔H5的宽度，并且第二电极205的第六孔H6的宽度可以小于第一电极201的第一孔H1的宽度。
第二电极层EL2的填充第一电极201的第五孔H5的部分可以通过图案化工艺去除。因此，第一电介质层203的一部分可以由第二孔H2暴露。第二电极层EL2的填充第一孔H1的部分可以通过图案化工艺被部分地去除。第一电介质层203的上表面的一部分可以由第二电极205的第六孔H6暴露。在执行第二电极层EL2的图案化工艺之后，第二电极205的一部分可以保留在第一电介质层203的覆盖第一孔H1的侧壁的部分上。第二电极层EL2的图案化工艺可以例如通过干蚀刻工艺执行。在执行第二电极层EL2的图案化工艺之后，可以去除第二掩模图案MP2。第二掩模图案MP2可以通过例如灰化工艺或剥离工艺去除。
参照图7E，第二电介质层207可以形成在第二电极205上。第二电介质层207可以共形地覆盖第二电极205的上表面和侧壁、第一电介质层203的上表面的由第二电极205暴露的部分以及第二电极205的第二孔H2的内表面。第二电介质层207可以填充第二电极205的第六孔H6。第二电介质层207可以包括例如Si3N4、Ta2O5、Al2O3和/或ZrO2。第三电极层EL3可以形成在第二电介质层207上。第三电极层EL3可以共形地覆盖第二电介质层207的上表面，并可以填充其中形成有第二电介质层207的第二孔H2。第三电极层EL3可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN。
参照图7F，第三掩模图案MP3可以形成在第三电极层EL3上。第三电极层EL3可以采用第三掩模图案MP3作为蚀刻掩模图案化以形成第三电极209。第三掩模图案MP3可以是例如光致抗蚀剂图案。第三电极209可以暴露第二电介质层207的上表面的一部分。第三电极209可以包括第三孔H3和第七孔H7。第三孔H3可以形成为与第二电极205的第六孔H6和第一电极201的第一孔H1垂直地重叠。第七孔H7可以形成为与第二电极205的第二孔H2和第一电极201的第五孔H5垂直地重叠。作为一示例，第三电极209的第三孔H3的宽度可以大于第二电极205的第六孔H6的宽度，并且第三电极209的第七孔H7的宽度可以小于第二电极205的第二孔H2的宽度。
第三电极层EL3的填充第二电极205的第二孔H2的部分可以通过图案化工艺被部分地去除。因此，第二电介质层207的上表面的一部分可以由第三电极209的第七孔H7暴露。在执行第三电极层EL3的图案化工艺之后，第三电极209的一部分可以保留在第二电介质层207的覆盖第二孔H2的侧壁的部分上。第二电介质层207的上表面的一部分可以由第三电极209的第三孔H3暴露。第三电极层EL3的图案化工艺可以例如通过干蚀刻工艺执行。在执行第三电极层EL3的图案化工艺之后，可以去除第三掩模图案MP3。第三掩模图案MP3可以通过例如灰化工艺或剥离工艺去除。
参照图7G，第五层间绝缘层211可以形成在第三电极209和第二电介质层207上。第五层间绝缘层211可以形成为填充第三电极209的第三孔H3和第七孔H7。第五层间绝缘层211可以覆盖第三电极209的上表面和侧壁以及第二电介质层207的上表面。
可以形成第一通孔TH1、第二通孔TH2和第三通孔TH3。第一通孔TH1可以形成为穿过第五层间绝缘层211、第二电极205、第二电介质层207、第一电介质层203、第四层间绝缘层123和第三缓冲绝缘层121。第一通孔TH1可以形成在第一电极201的第一孔H1、第二电极205的第六孔H6和第三电极209的第三孔H3中。第二电极205的上表面的一部分和内侧壁可以由第一通孔TH1暴露。形成在第二电极205的上表面上的第一通孔TH1的宽度可以小于第三电极209的第三孔H3的宽度，并可以大于第二电极205的第六孔H6的宽度。形成在第二电极205的上表面之下的第一通孔TH1的宽度可以小于第一电极201的第一孔H1的宽度。第一通孔TH1可以不暴露第一电极201和第三电极209。第一通孔TH1可以暴露第二下配线层113的上表面的一部分。
第二通孔TH2可以形成为穿过第五层间绝缘层211、第三电极209、第二电介质层207、第一电介质层203、第一电极201、第四层间绝缘层123和第三缓冲绝缘层121。第二通孔TH2可以形成在第一电极201的第五孔H5、第二电极205的第二孔H2和第三电极209的第七孔H7中。第二通孔TH2可以暴露第三电极209的上表面的一部分和内侧壁以及第一电极201的上表面的一部分和内侧壁。形成在第三电极209的上表面上的第二通孔TH2的宽度可以大于第三电极209的第七孔H7的宽度。形成在第一电极201的上表面上的第二通孔TH2的宽度可以大于第一电极201的第五孔H5的宽度。第二通孔TH2可以不暴露第二电极205。第二通孔TH2可以暴露第三下配线层115的上表面的一部分。
第三通孔TH3可以穿过第五层间绝缘层211、第一电介质层203和第二电介质层207、第四层间绝缘层123以及第三缓冲绝缘层121。第三通孔TH3可以暴露第四下配线层117的上表面的一部分。第一通孔TH1、第二通孔TH2和第三通孔TH3可以通过蚀刻工艺形成。该蚀刻工艺可以采用用于蚀刻第五层间绝缘层211、第一电介质层203和第二电介质层207、第四层间绝缘层123以及第三缓冲绝缘层121的蚀刻配方来执行。该蚀刻配方可以相对于第一至第三电极201、205和209以及第二至第四下配线层113、115和117具有蚀刻选择性。该蚀刻工艺可以通过例如干蚀刻工艺执行。
再次参照图2，可以形成第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3。第一接触插塞CP1可以形成在第一通孔TH1中。第二接触插塞CP2可以形成在第二通孔TH2中。第三接触插塞CP3可以形成在第三通孔TH3中。第一接触插塞CP1可以形成为覆盖第二电极205的由第一通孔TH1暴露的上表面的所述部分和内侧壁。第二接触插塞CP2可以形成为覆盖第三电极209的由第二通孔TH2暴露的上表面的所述部分和内侧壁以及第一电极201的由第二通孔TH2暴露的上表面的所述部分和内侧壁。第一至第三上配线层221、223和225可以分别形成在第一至第三接触插塞CP1、CP2和CP3上。例如，第一上配线层221可以形成在第一接触插塞CP1的上表面上。第二上配线层223可以形成在第二接触插塞CP2的上表面上。第三上配线层225可以形成在第三接触插塞CP3的上表面上。
尽管已经参照本发明构思的一些示例实施方式示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离如所附权利要求阐述的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种变化。
本申请要求于2019年5月3日在韩国知识产权局提交的韩国专利申请第10-2019-0052419号的优先权，其公开内容通过引用整体地结合于此。

Claims (25)

1.一种半导体器件，包括：
基板；
第一电极，包括第一孔；
第一电介质层，在所述第一电极的上表面上并填充所述第一孔的至少一部分；
第二电极，在所述第一电介质层上；
第二电介质层，在所述第二电极上；
第三电极，在所述第二电介质层上，所述第三电极包括第二孔；以及
第一接触插塞，延伸穿过所述第一孔、所述第二电极、所述第二电介质层和所述第二孔，
其中所述第一接触插塞的侧壁脱离与所述第一电极和所述第三电极的直接接触，所述第一接触插塞的所述侧壁具有台阶部分，并且所述第一接触插塞的所述侧壁的所述台阶部分与所述第二电极的上表面相邻。
2.根据权利要求1所述的半导体器件，其中所述第一接触插塞的所述侧壁的所述台阶部分在所述第二电极的所述上表面的由所述第二电介质层覆盖的部分和所述第二电极的下表面之间。
3.根据权利要求1所述的半导体器件，其中所述第一接触插塞的所述侧壁的所述台阶部分接触所述第二电极的所述上表面的一部分。
4.根据权利要求1所述的半导体器件，还包括：
第二接触插塞，延伸穿过所述第一电极、所述第一电介质层、所述第二电介质层和所述第三电极，所述第二接触插塞接触所述第一电极和所述第三电极，所述第二接触插塞脱离与所述第二电极的直接接触，
其中所述第二接触插塞的侧壁具有多个台阶部分。
5.根据权利要求1所述的半导体器件，还包括：
第二接触插塞，延伸穿过所述第一电极、所述第一电介质层、所述第二电介质层和所述第三电极，所述第二接触插塞接触所述第一电极和所述第三电极，所述第二接触插塞脱离与所述第二电极的直接接触，
其中所述第二接触插塞覆盖所述第一电极的所述上表面的一部分以及所述第三电极的上表面的一部分。
6.根据权利要求1所述的半导体器件，还包括：
第二接触插塞，延伸穿过所述第一电极、所述第一电介质层、所述第二电介质层和所述第三电极，所述第二接触插塞接触所述第一电极和所述第三电极，所述第二接触插塞脱离与所述第二电极的直接接触，
其中所述第二接触插塞包括
第一部分，在所述第一电极的所述上表面和所述基板的上表面之间，
第二部分，相对于所述第三电极的上表面至少部分地远离所述基板的所述上表面，以及
第三部分，在所述第一部分和所述第二部分之间，并且
其中所述第一部分的侧壁、所述第二部分的侧壁和所述第三部分的侧壁彼此对准以限定单个连续的三维几何形状的表面的分别的部分。
7.根据权利要求1所述的半导体器件，其中
所述第一接触插塞包括
第一部分，相对于所述第二电极的所述上表面至少部分地远离所述基板的上表面；以及
第二部分，至少部分地在所述第二电极的下表面和所述基板的所述上表面之间，
所述第一部分的宽度与越来越接近所述第二电极成比例地连续减小，并且
所述第二部分的宽度与越来越接近所述基板的所述上表面成比例地连续减小。
8.根据权利要求1所述的半导体器件，还包括：
层间绝缘层，在所述基板的上表面和所述第一电极之间；
下配线层，在所述层间绝缘层和所述基板的所述上表面之间；以及
第二接触插塞，延伸穿过所述层间绝缘层、所述第一电介质层和所述第二电介质层，所述第二接触插塞接触所述下配线层，
其中所述第一电极在所述层间绝缘层的上表面上并与所述层间绝缘层的所述上表面接触，并且
所述第一电介质层的一部分在所述层间绝缘层的所述上表面的一部分上并与所述层间绝缘层的所述上表面的所述部分接触。
9.一种半导体器件，包括：
基板；
第一电极，在所述基板上；
第一电介质层，在所述第一电极上；
第二电极，在所述第一电介质层上；
第二电介质层，在所述第二电极上；
第三电极，在所述第二电介质层上；以及
第一接触插塞，延伸穿过所述第一电极和所述第三电极并接触所述第一电极和所述第三电极，
其中所述第一接触插塞包括
第一部分，至少部分地在所述第一电极的下表面和所述基板的上表面之间，
第二部分，相对于所述第三电极的上表面至少部分地远离所述基板的所述上表面，以及
第三部分，至少部分地在所述第一电极的上表面和所述第三电极的下表面之间，
其中所述第一部分的侧壁偏移到所述第三部分的侧壁，
其中所述第三部分的所述侧壁偏移到所述第二部分的侧壁。
10.根据权利要求9所述的半导体器件，其中
所述第一接触插塞脱离与所述第二电极的直接接触，并且
所述第一接触插塞的所述第三部分延伸穿过所述第一电介质层和所述第二电介质层两者。
11.根据权利要求9所述的半导体器件，其中
所述第二电极包括孔，
所述第二电介质层包括第一部分，所述第一部分填充所述孔的一部分，
所述第三电极包括第二部分，所述第二部分填充所述孔的没有被所述第二电介质层的所述第一部分填充的其余部分，并且
所述第一接触插塞的所述第三部分延伸穿过所述第三电极的所述第二部分和所述第二电介质层的所述第一部分两者。
12.根据权利要求9所述的半导体器件，其中
所述第一接触插塞的所述第二部分覆盖所述第三电极的所述上表面的一部分，并且
所述第一接触插塞的所述第三部分覆盖所述第一电极的所述上表面的一部分。
13.根据权利要求9所述的半导体器件，其中
所述第一接触插塞的所述第二部分的宽度大于所述第一接触插塞的所述第三部分的宽度，并且
所述第一接触插塞的所述第三部分的所述宽度大于所述第一接触插塞的所述第一部分的宽度。
14.根据权利要求9所述的半导体器件，还包括：
第二接触插塞，延伸穿过所述第二电极并接触所述第二电极。
15.根据权利要求14所述的半导体器件，其中
所述第二接触插塞包括
第一部分，相对于所述第二电极的上表面至少部分地远离所述基板的所述上表面，和
第二部分，至少部分地在所述第二电极的下表面和所述基板的所述上表面之间，并且
所述第二接触插塞的所述第一部分的侧壁偏移到所述第二接触插塞的所述第二部分的侧壁。
16.根据权利要求14所述的半导体器件，其中
所述第二接触插塞脱离与所述第一电极和所述第三电极的直接接触，并且
所述第二接触插塞延伸穿过所述第一电介质层和所述第二电介质层两者。
17.根据权利要求14所述的半导体器件，其中
所述第一电极包括第一孔，
所述第三电极包括与所述第一孔垂直地重叠的第二孔，并且
所述第二接触插塞延伸穿过所述第一孔和所述第二孔两者。
18.根据权利要求17所述的半导体器件，其中
所述第一电介质层包括第一部分，所述第一部分填充所述第一孔的一部分，
所述第二电极包括第二部分，所述第二部分填充所述第一孔的没有被所述第一电介质层的所述第一部分填充的其余部分，并且
所述第二接触插塞延伸穿过所述第一电介质层的所述第一部分和所述第二电极的所述第二部分。
19.根据权利要求14所述的半导体器件，其中
所述第二接触插塞包括
第一部分，相对于所述第二电极的上表面至少部分地远离所述基板的所述上表面，和
第二部分，至少部分地在所述第二电极的所述上表面和所述基板的所述上表面之间，并且
所述第二接触插塞的所述第一部分的侧壁与所述第二接触插塞的所述第二部分的侧壁对准。
20.根据权利要求9所述的半导体器件，还包括：
层间绝缘层，在所述基板的所述上表面和所述第一电极之间；和
第一下配线层，在所述基板的所述上表面和所述层间绝缘层之间，
其中所述第一接触插塞延伸穿过所述层间绝缘层并接触所述第一下配线层。
21.一种半导体器件，包括：
基板；
第一电极，在所述基板上；
第一电介质层，在所述第一电极上；
第二电极，在所述第一电介质层上，所述第二电极包括第一孔；
第二电介质层，在所述第二电极上，所述第二电介质层至少部分地填充所述第一孔；
第三电极，在所述第二电介质层上；以及
第一接触插塞，延伸穿过所述第一电极、所述第一电介质层、所述第一孔和所述第三电极，
其中所述第一接触插塞覆盖所述第一电极的上表面的一部分和所述第三电极的上表面的一部分中的至少一个。
22.根据权利要求21所述的半导体器件，其中所述第三电极的一部分在所述第二电介质层和所述第一接触插塞之间，并至少部分地填充所述第一孔。
23.根据权利要求21所述的半导体器件，其中所述第二电介质层接触所述第一电介质层的上表面。
24.根据权利要求21所述的半导体器件，还包括：
第二接触插塞，
其中所述第一电极包括第二孔，
其中所述第三电极包括与所述第二孔垂直地重叠的第三孔，
其中所述第二接触插塞延伸穿过所述第二孔、所述第一电介质层、所述第二电极、所述第二电介质层和所述第三孔，并且
其中所述第二接触插塞接触所述第二电极。
25.根据权利要求24所述的半导体器件，其中所述第一电介质层填充所述第二孔的至少一部分。
CN202010294116.6A 2019-05-03 2020-04-15 半导体器件 Pending CN111883510A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190052419A KR20200128315A (ko) 2019-05-03 2019-05-03 반도체 소자
KR10-2019-0052419 2019-05-03

Publications (1)

Publication Number Publication Date
CN111883510A true CN111883510A (zh) 2020-11-03

Family

ID=73015980

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010294116.6A Pending CN111883510A (zh) 2019-05-03 2020-04-15 半导体器件

Country Status (4)

Country Link
US (2) US11043456B2 (zh)
KR (1) KR20200128315A (zh)
CN (1) CN111883510A (zh)
TW (1) TWI814935B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200128315A (ko) * 2019-05-03 2020-11-12 삼성전자주식회사 반도체 소자
WO2021022416A1 (zh) * 2019-08-02 2021-02-11 深圳市汇顶科技股份有限公司 电容器及其制作方法
US11424319B2 (en) * 2020-05-29 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multilayer capacitor electrode
US11764143B2 (en) * 2020-06-12 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Increasing contact areas of contacts for MIM capacitors
KR20220130524A (ko) * 2021-03-18 2022-09-27 에스케이하이닉스 주식회사 반도체 장치
US20220336576A1 (en) * 2021-04-16 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100764741B1 (ko) 2006-06-08 2007-10-08 삼성전자주식회사 반도체 장치 및 그 형성 방법
WO2008010028A1 (en) * 2006-06-15 2008-01-24 Freescale Semiconductor, Inc. Mim capacitor integration
US20090141426A1 (en) * 2007-11-29 2009-06-04 Cheol-Seong Hwang Thin film multi-layered ceramic capacitor and method of fabricating the same
US20100224960A1 (en) * 2009-03-04 2010-09-09 Kevin John Fischer Embedded capacitor device and methods of fabrication
JP2012164714A (ja) 2011-02-03 2012-08-30 Rohm Co Ltd 半導体装置の製造方法および半導体装置
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
WO2013048522A1 (en) * 2011-10-01 2013-04-04 Intel Corporation On-chip capacitors and methods of assembling same
US20140159200A1 (en) * 2012-12-08 2014-06-12 Alvin Leng Sun Loke High-density stacked planar metal-insulator-metal capacitor structure and method for manufacturing same
US20150187701A1 (en) * 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US9153504B2 (en) * 2013-10-11 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal insulator metal capacitor and method for making the same
US9219110B2 (en) 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9391016B2 (en) * 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9543257B2 (en) * 2014-05-29 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
JP6454107B2 (ja) * 2014-09-05 2019-01-16 太陽誘電株式会社 薄膜キャパシタ
US9466661B2 (en) * 2014-10-10 2016-10-11 Globalfoundries Inc. Method of fabricating a MIM capacitor with minimal voltage coefficient and a decoupling MIM capacitor and analog/RF MIM capacitor on the same chip with high-K dielectrics
US9761655B1 (en) 2016-06-20 2017-09-12 International Business Machines Corporation Stacked planar capacitors with scaled EOT
US10229873B2 (en) 2017-02-07 2019-03-12 International Business Machines Corporation Three plate MIM capacitor via integrity verification
TWI685980B (zh) * 2017-04-25 2020-02-21 聯華電子股份有限公司 導體-絕緣體-導體電容器及其製造方法
US10211147B2 (en) * 2017-07-06 2019-02-19 Globalfoundries Inc. Metal-insulator-metal capacitors with dielectric inner spacers
US10468478B2 (en) * 2017-10-26 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure and method for forming the same
US10580581B2 (en) * 2017-11-16 2020-03-03 Globalfoundries Inc. High-density metal-insulator-metal capacitors
WO2019132885A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Metal-insulator-metal (mim) structure supporting high voltage applications and low voltage applications
WO2019132897A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Multiple layer metal-insulator-metal (mim) structure
US10446483B2 (en) * 2018-01-16 2019-10-15 Globalfoundries Inc. Metal-insulator-metal capacitors with enlarged contact areas
US10290701B1 (en) * 2018-03-28 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. MIM capacitor, semiconductor structure including MIM capacitors and method for manufacturing the same
US10825894B2 (en) * 2018-03-29 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor and method of manufacturing the same
US10483344B1 (en) * 2018-04-26 2019-11-19 International Business Machines Corporation Fabrication of a MIM capacitor structure with via etch control with integrated maskless etch tuning layers
US10615112B2 (en) * 2018-05-03 2020-04-07 International Business Machines Corporation MIM capacitor for improved process defect tolerance
US10734474B2 (en) * 2018-07-30 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal structure and methods of fabrication thereof
US10840324B2 (en) * 2018-08-28 2020-11-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
US11063111B2 (en) * 2018-09-27 2021-07-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
US11114524B2 (en) * 2018-10-30 2021-09-07 Samsung Electronics Co., Ltd. Semiconductor device
US10714420B1 (en) * 2019-01-02 2020-07-14 International Business Machines Corporation High cutoff frequency metal-insulator-metal capacitors implemented using via contact configurations
KR20200091192A (ko) * 2019-01-22 2020-07-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200128315A (ko) * 2019-05-03 2020-11-12 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
TW202042397A (zh) 2020-11-16
KR20200128315A (ko) 2020-11-12
TWI814935B (zh) 2023-09-11
US20210296229A1 (en) 2021-09-23
US20200350248A1 (en) 2020-11-05
US11043456B2 (en) 2021-06-22
US11791267B2 (en) 2023-10-17

Similar Documents

Publication Publication Date Title
CN111883510A (zh) 半导体器件
US9859285B2 (en) Method of fabricating semiconductor memory device having enlarged cell contact area
US11114524B2 (en) Semiconductor device
KR20180066523A (ko) 반도체 장치 및 그 제조 방법
CN108511440B (zh) 具有电容连接垫的半导体结构与电容连接垫的制作方法
JP2006261455A (ja) 半導体装置およびｍｉｍキャパシタ
US8723244B2 (en) Semiconductor device having storage electrode and manufacturing method thereof
US7560795B2 (en) Semiconductor device with a capacitor
KR20100057389A (ko) Ｍｔｍ 캐패시터를 구비하는 반도체 장치의 제조방법
US6630705B2 (en) Semiconductor device with capacitor electrodes
KR20140082281A (ko) 에어 스페이서를 포함하는 반도체 소자 및 그 제조 방법
CN111276509B (zh) 集成电路含可变电阻式存储器单元及电阻单元及形成方法
US20060197135A1 (en) Semiconductor device having a cylindrical capacitor element
US9257398B2 (en) Semiconductor device and method for forming the same
US20200258976A1 (en) Semiconductor device
CN114068498A (zh) 半导体器件
KR100955841B1 (ko) 반도체 소자의 제조 방법
KR102669885B1 (ko) 반도체 소자
TWI830319B (zh) 半導體裝置及其製造方法
US11049860B2 (en) Semiconductor device and method for fabricating the same
US20240178138A1 (en) Semiconductor device
JP5566003B2 (ja) 半導体装置およびその製造方法
JP2009170637A (ja) 半導体記憶装置の製造方法および半導体記憶装置
KR20080080795A (ko) 스페이서형 유전체막을 가지는 엠아이엠 커패시터 및 그제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination