CN111276509B - 集成电路含可变电阻式存储器单元及电阻单元及形成方法 - Google Patents
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Abstract
本发明公开一种集成电路含可变电阻式存储器单元及电阻单元及形成方法，该集成电路包含：一基底具有一可变电阻式存储器区以及一电阻区；一第一介电层以及一第二介电层依序设置于基底上；一图案化堆叠结构，夹置于第一介电层以及第二介电层之间，其中图案化堆叠结构由下至上包含一底导电层、一绝缘层以及一顶导电层；一第一金属插塞以及一第二金属插塞，设置于第二介电层中并分别接触可变电阻式存储器区的顶导电层以及底导电层，因而构成可变电阻式存储器单元；一第三金属插塞以及一第四金属插塞，设置于第二介电层中并接触电阻区的底导电层或顶导电层，因而构成电阻单元。本发明更提出形成此集成电路的方法。
Description
技术领域
本发明涉及一种集成电路及形成集成电路的方法，且特别是涉及一种集成电路及形成集成电路的方法，其中此集成电路包含可变电阻式存储器单元以及电阻单元。
背景技术
现今半导体产业已广泛地将可变电阻式存储器以及电阻应用于数字电路中。随着电路集成度的提升，将晶体管单元、可变电阻式存储器以及电阻整合于同一半导体基底中，而形成一半导体装置已成为主流。
在半导体制作工艺的电路中，最基本的可变电阻式存储器是由上下两层金属电极以及中间一层过渡金属氧化物(Transition metal oxide,TMO)所组成，主要的操作原理是利用过渡金属氧化物的阻值，会随着所加偏压改变而产生不同的阻值，而如何办别内部存储的值，则由内部的阻值高低来做分别。再者，电阻元件的设计原理一般以端接导电材料形成，当电流通过导电材料时，则依据该导电材料的电阻率、电流通过的截面积及长度，决定电阻值。
以上，如何根据可变电阻式存储器以及电阻元件的设计原理，将可变电阻式存储器及电阻整合于同一半导体基底，甚至于同一半导体制作工艺中，即为现今半导体产业的一重要议题。
发明内容
本发明提供一种集成电路包含可变电阻式存储器单元以及电阻单元及其形成方法，其将可变电阻式存储器单元以及电阻单元整合于同一制作工艺中同时形成。
本发明提供一种集成电路包含一可变电阻式存储器单元以及一电阻单元，包含有一基底、一第一介电层、一第二介电层、一图案化堆叠结构、一第一金属插塞、一第二金属插塞、一第三金属插塞以及一第四金属插塞。基底具有一可变电阻式存储器区以及一电阻区。第一介电层以及第二介电层依序设置于基底上。图案化堆叠结构，夹置于第一介电层以及第二介电层之间，其中图案化堆叠结构由下至上包含一底导电层、一绝缘层以及一顶导电层。第一金属插塞以及第二金属插塞，设置于第二介电层中并分别接触可变电阻式存储器区的顶导电层以及底导电层，因而使在可变电阻式存储器区中的图案化堆叠结构构成可变电阻式存储器单元。第三金属插塞以及第四金属插塞，设置于第二介电层中并接触电阻区的底导电层或顶导电层，因而使在电阻区中的图案化堆叠结构构成电阻单元。
本发明提供一种形成一集成电路的方法，其中集成电路包含一可变电阻式存储器单元以及一电阻单元，包含有下述步骤。首先，提供一基底，具有一可变电阻式存储器区以及一电阻区。接着，全面沉积一第一介电层于基底上。接续，沉积并蚀刻一底导电层、一绝缘层以及一顶导电层，以形成一图案化堆叠结构于可变电阻式存储器区以及电阻区中。之后，沉积一第二介电层于图案化堆叠结构上。其后，同时形成一第一金属插塞、一第二金属插塞、一第三金属插塞以及一第四金属插塞于第二介电层中，其中第一金属插塞以及第二金属插塞分别接触可变电阻式存储器区的顶导电层以及底导电层，因而在可变电阻式存储器区的图案化堆叠结构构成可变电阻式存储器单元，并且第三金属插塞以及第四金属插塞接触电阻区的底导电层或顶导电层，因而在电阻区中的图案化堆叠结构构成电阻单元。
基于上述，本发明提出一种集成电路包含可变电阻式存储器单元以及电阻单元及其形成方法，其中一第一介电层以及一第二介电层依序设置于一可变电阻式存储器区以及一电阻区的一基底上；一图案化堆叠结构夹置于可变电阻式存储器区以及电阻区的第一介电层以及第二介电层之间，其中图案化堆叠结构由下至上包含一底导电层、一绝缘层以及一顶导电层；一第一金属插塞以及一第二金属插塞分别接触可变电阻式存储器区的顶导电层以及底导电层，因而在可变电阻式存储器区中的图案化堆叠结构构成可变电阻式存储器单元；一第三金属插塞以及一第四金属插塞设置于第二介电层中并接触电阻区的底导电层或顶导电层，因而在电阻区中的图案化堆叠结构构成电阻单元。如此一来，本发明可整合并简化可变电阻式存储器以及电阻制作工艺，进而降低制作工艺成本。
附图说明
图1为本发明优选实施例中形成集成电路的方法的剖面示意图；
图2为本发明优选实施例中形成集成电路的方法的剖面示意图；
图3为本发明优选实施例中形成集成电路的方法的剖面示意图；
图4为本发明优选实施例中形成集成电路的方法的剖面示意图；
图5为本发明优选实施例中形成集成电路的方法的剖面示意图；
图6为本发明优选实施例中形成集成电路的方法的剖面示意图；
图7为本发明优选实施例中形成集成电路的方法的剖面示意图。
主要元件符号说明
10：绝缘结构
20：接触洞蚀刻停止层
30、30’、30”：盖层
40：间隙壁
110：基底
120：第一介电层
130：介电层
140、140”：图案化堆叠结构
142、142’：底导电层
142a：部分
144、144’、144”：绝缘层
144a、144a’、144a”：氧化钽层
144b、144b’、144b”：五氧化二钽层
144c、144c’、144c”：铱层
146、146’、146”：顶导电层
150、150a：第二介电层
160：第三介电层
162：金属内连线结构
A：可变电阻式存储器区
B：电阻区
C：逻辑区
C1：第一金属插塞
C2：第二金属插塞
C3：第三金属插塞
C4：第四金属插塞
C5、C6：金属插塞
M1：晶体管
M11：金属栅极
M12：源/漏极
M2：牺牲晶体管
R1：可变电阻式存储器单元
R2：电阻单元
具体实施方式
图1-图7绘示本发明优选实施例中形成集成电路的方法的剖面示意图。提供一基底110，具有一可变电阻式存储器区A、一电阻区B以及一逻辑区C。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底。绝缘结构10设置于基底110中，其中绝缘结构10可例如为一浅沟槽绝缘(shallow trench isolation,STI)结构，其例如以一浅沟槽绝缘制作工艺形成，但本发明不以此为限。形成晶体管M1/M2、覆盖一接触洞蚀刻停止层20以及全面沉积一第一介电层120于基底110上，形成步骤为本领域所熟知，故不再赘述。在本实施例中，第一介电层120可例如为一层间介电层，而晶体管M1/M2为具有高介电常数介电层的晶体管，其可例如以一金属栅极置换制作工艺形成于第一介电层120中，但本发明不以此为限。在一优选实施例中，晶体管M1/M2包含晶体管M1以及牺牲晶体管M2，其中晶体管M1位于逻辑区C中，而牺牲晶体管M2则位于电阻区B中，以避免在平坦化第一介电层120时负载效应(loading effect)造成第一介电层120的表面不平坦。基底110中的绝缘结构10则设置于牺牲晶体管M2正下方并直接接触牺牲晶体管M2，以防止牺牲晶体管M2向下漏电至基底110。
然后，可形成一介电层130于第一介电层120上。在本实施例中，介电层130可例如为一氧化层，其可例如以化学氧化(chemical oxide)制作工艺形成，但在其他实施例中可为其他绝缘层。接着，全面沉积一底导电层142’、一绝缘层144’以及一顶导电层146’于介电层130上。形成一盖层30’覆盖顶导电层146’。在本实施例中，绝缘层144’可包含至少一过渡金属氧化层，且绝缘层144’可例如为一堆叠的绝缘层，但本发明不以此为限。较佳者，底导电层142’以及顶导电层146’包含氮化钛、氮化钽、钛、钽、铜或铝等，而绝缘层144’可包含由下而上堆叠的一氧化钽(TaOx)层144a’、一五氧化二钽(Ta2O5)层144b’以及一铱(Ir)层144c’，但本发明不限于此。在其他实施例中，绝缘层144’也可仅为单层或者其他多层的组合，其可例如包含氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium siliconoxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化钇(yttrium oxide，Y2O3)、氧化锆(zirconium oxide，ZrO2)、钛酸锶(strontiumtitanate oxide，SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO4)、锆酸铪(hafnium zirconium oxide，HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)与钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)等所组成的群组。盖层30’则可例如为一氮化层，但本发明不以此为限。
然后，例如以蚀刻方式图案化盖层30’、顶导电层146’、绝缘层144’以及底导电层142’，而形成一图案化堆叠结构140”于介电层130上，一盖层30”于图案化堆叠结构140”上，且图案化堆叠结构140”及盖层30”仅于可变电阻式存储器区A以及电阻区B中，如图2所示。图案化堆叠结构140”可包含由下而上堆叠的一底导电层142、一绝缘层144”以及一顶导电层146”，且绝缘层144”可包含一氧化钽(TaOx)层144a”、一五氧化二钽(Ta2O5)层144b”以及一铱(Ir)层144c”，但本发明不限于此。
在本实施例中，又仅蚀刻可变电阻式存储器区A中的盖层30”、顶导电层146”以及绝缘层144”以暴露出底导电层142的一部分142a，并形成一图案化堆叠结构140，其包含底导电层142、一绝缘层144、一顶导电层146以及一盖层30，其中绝缘层144可包含一氧化钽(TaOx)层144a、一五氧化二钽(Ta2O5)层144b以及一铱(Ir)层144c，但本发明不以此为限，如图3所示。底导电层142突出自顶导电层146，以在后续制作工艺中连接金属插塞。介电层130则设置于第一介电层120以及图案化堆叠结构140之间，以将图案化堆叠结构140以及第一介电层120绝缘。
如图4所示，形成间隙壁40于图案化堆叠结构140的侧壁。在一优选的实施例中，间隙壁40紧邻绝缘层144以及顶导电层146，且间隙壁40在可变电阻式存储器区A中位于底导电层142上，但在电阻区B中则完全位于图案化堆叠结构140的侧壁。
如图5所示，沉积一第二介电层150覆盖图案化堆叠结构140。形成第二介电层150的方法可例如全面覆盖再平坦化第二介电层，而形成具有平坦顶面的第二介电层150。第二介电层150可例如为一氧化层，其例如以化学氧化(chemical oxide)制作工艺形成，但本发明不以此为限。如此一来，图案化堆叠结构140则夹置于第一介电层120/介电层130以及第二介电层150之间。
接着，先例如以蚀刻制作工艺图案化第二介电层150，而于一第二介电层150a中形成多个金属插塞，如图6所示。详细而言，可先形成接触洞于第二介电层150中再同时填入金属于接触洞中，而于第二介电层150a中形成一第一金属插塞C1、一第二金属插塞C2、一第三金属插塞C3、一第四金属插塞C4、一金属插塞C5以及一金属插塞C6。所填入的金属可例如为铜，但本发明不以此为限。第一金属插塞C1以及第二金属插塞C2分别接触可变电阻式存储器区A的顶导电层146以及底导电层142，因而在可变电阻式存储器区A中的图案化堆叠结构140构成一可变电阻式存储器单元R1。在本实施例中，第三金属插塞C3以及第四金属插塞C4分别接触电阻区B的顶导电层146，因而在电阻区B中的图案化堆叠结构140构成一电阻单元R2。在其他实施例中，第三金属插塞C3以及第四金属插塞C4可分别接触电阻区B的底导电层142，而在电阻区B中的图案化堆叠结构140构成一电阻单元，此时在形成接触洞时必须直接至暴露出底导电层142。
在逻辑区C中，金属插塞C5及金属插塞C6位于第二介电层150a中、穿过介电层130并直接接触第一介电层120中的晶体管M1。具体而言，金属插塞C5直接接触晶体管M1中的一金属栅极M11，而金属插塞C6则直接接触晶体管M1中的一源/漏极M12。
在此一提，可变电阻式存储器单元R1与电阻单元R2绝缘，能独立操作可变电阻式存储器单元R1与电阻单元R2。在本实施例中，位于可变电阻式存储器单元R1的图案化堆叠结构140与位于电阻单元R2的图案化堆叠结构140之间以介电层130接触第二介电层150a，而将可变电阻式存储器单元R1与电阻单元R2绝缘。再者，在本实施例中，可变电阻式存储器单元R1与电阻单元R2是以同一制作工艺形成，而设置于同一水平高度中。更详细而言，可变电阻式存储器单元R1的底导电层142与电阻单元R2的底导电层142设置于同一水平高度；可变电阻式存储器单元R1的绝缘层144与电阻单元R2的绝缘层144设置于同一水平高度；可变电阻式存储器单元R1的顶导电层146与电阻单元R2的顶导电层146设置于同一水平高度。
如图7所示，形成一第三介电层160于第二介电层150a上，且第三介电层160包含一金属内连线结构162电连接第金属插塞C1、第二金属插塞C2、第三金属插塞C3、第四金属插塞C4、金属插塞C5以及金属插塞C6。
承上，本发明所应用的实施例以端接可变电阻式存储器区A的底导电层142与顶导电层146，而形成可变电阻式存储器单元R1，且同时端接电阻区B的底导电层142或顶导电层146，而形成电阻单元R2。如此一来，本发明仅以同一制作工艺即可整合可变电阻式存储器、无感电阻及逻辑区中的晶体管，因而能简化制作工艺并降低制作工艺成本。并且，本发明可直接整合于一般逻辑电路制作工艺、双镶嵌(dual damascene)制作工艺或者有机重布局(organic redistribution layout)制作工艺等。
综上所述，本发明提出一种集成电路包含可变电阻式存储器单元以及电阻单元及其形成方法，其中一第一介电层以及一第二介电层依序设置于一可变电阻式存储器区以及一电阻区的一基底上；一图案化堆叠结构夹置于可变电阻式存储器区以及电阻区的第一介电层以及第二介电层之间，而图案化堆叠结构由下至上包含一底导电层、一绝缘层以及一顶导电层；一第一金属插塞以及一第二金属插塞设置于第二介电层中并分别接触可变电阻式存储器区的顶导电层以及底导电层，因而在可变电阻式存储器区中的图案化堆叠结构构成可变电阻式存储器单元；一第三金属插塞以及一第四金属插塞设置于第二介电层中并接触电阻区的底导电层或顶导电层，因而在电阻区中的图案化堆叠结构构成电阻单元。具体而言，可变电阻式存储器区以及电阻区的图案化堆叠结构在同一制作工艺形成而位于同一水平高度。如此一来，本发明可简化结构及制作工艺，并降低制作工艺成本。
再者，金属插塞可设置于逻辑区的第二介电层中并直接接触第一介电层中的晶体管。可变电阻式存储器区的第一金属插塞及第二金属插塞、电阻区的第三金属插塞以及第四金属插塞以及逻辑区的金属插塞也在同一制作工艺形成，因而本发明可整合逻辑电路制作工艺、双镶嵌(dual damascene)制作工艺或者有机重布局(organic redistributionlayout)制作工艺等。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (18)
1.一种包含可变电阻式存储器单元以及电阻单元的集成电路，其特征在于，该集成电路包含有：
基底，具有可变电阻式存储器区以及电阻区；
第一介电层以及第二介电层，依序设置于该基底上；
图案化堆叠结构，夹置于该第一介电层以及该第二介电层之间，其中该图案化堆叠结构由下至上包含底导电层、绝缘层以及顶导电层；
第一金属插塞以及第二金属插塞，设置于该第二介电层中并分别接触该可变电阻式存储器区的该顶导电层以及该底导电层，因而使在该可变电阻式存储器区中的该图案化堆叠结构构成该可变电阻式存储器单元；
第三金属插塞以及第四金属插塞，设置于该第二介电层中并接触该电阻区的该底导电层或该顶导电层，因而使在该电阻区中的该图案化堆叠结构构成该电阻单元；以及
间隙壁，设置于该图案化堆叠结构的侧壁，其中该些间隙壁紧邻该绝缘层以及该顶导电层，且该些间隙壁在该可变电阻式存储器区中位于该底导电层上。
2.如权利要求1所述的集成电路，其中该第一介电层包含一层间介电层，以及晶体管设置于该第一介电层中。
3.如权利要求2所述的集成电路，其中该些晶体管包含牺牲晶体管，且该基底包含绝缘结构设置于该些牺牲晶体管正下方。
4.如权利要求2所述的集成电路，其中该基底包含逻辑区，且部分该些晶体管在该逻辑区中，以及位于该第二介电层中的金属插塞直接接触该逻辑区中的该些晶体管。
5.如权利要求2所述的集成电路，其中该些晶体管包含具有高介电常数介电层的晶体管。
6.如权利要求1所述的集成电路，还包含：
介电层，设置于该图案化堆叠结构以及该第一介电层之间，以将该图案化堆叠结构以及该第一介电层绝缘。
7.如权利要求1所述的集成电路，还包含：
第三介电层，设置于该第二介电层上，且该第三介电层包含金属内连线结构。
8.如权利要求1所述的集成电路，其中该绝缘层包含至少一过渡金属氧化层。
9.如权利要求8所述的集成电路，其中该绝缘层包含堆叠的绝缘层。
10.如权利要求9所述的集成电路，其中该堆叠的绝缘层包含由下而上堆叠的氧化钽层、五氧化二钽层及铱层。
11.如权利要求1所述的集成电路，其中该底导电层从该顶导电层突出，以连接该第二金属插塞。
12.如权利要求1所述的集成电路，其中该可变电阻式存储器单元以及该电阻单元设置于同一水平高度。
13.如权利要求12所述的集成电路，其中该可变电阻式存储器区以及该电阻区的该顶导电层、该可变电阻式存储器区以及该电阻区的该绝缘层以及该可变电阻式存储器区以及该电阻区的该底导电层分别设置于同一水平高度。
14.如权利要求1所述的集成电路，其中该底导电层以及该顶导电层包含氮化钛或氮化钽。
15.如权利要求1所述的集成电路，还包含：
盖层，覆盖该图案化堆叠结构。
16.一种形成集成电路的方法，其中该集成电路包含可变电阻式存储器单元以及电阻单元，该方法包含有：
提供基底，具有可变电阻式存储器区以及电阻区；
全面沉积第一介电层于该基底上；
沉积并蚀刻底导电层、绝缘层以及顶导电层，以形成图案化堆叠结构于该可变电阻式存储器区以及该电阻区中；
形成间隙壁于该图案化堆叠结构的侧壁，其中该些间隙壁紧邻该绝缘层以及该顶导电层，且该些间隙壁在该可变电阻式存储器区中位于该底导电层上；
沉积第二介电层于该图案化堆叠结构上；以及
同时形成第一金属插塞、第二金属插塞、第三金属插塞以及第四金属插塞于该第二介电层中，其中该第一金属插塞以及该第二金属插塞分别接触该可变电阻式存储器区的该顶导电层以及该底导电层，因而在该可变电阻式存储器区的该图案化堆叠结构构成该可变电阻式存储器单元，并且该第三金属插塞以及该第四金属插塞接触该电阻区的该底导电层或该顶导电层，因而在该电阻区中的该图案化堆叠结构构成该电阻单元。
17.如权利要求16所述的形成集成电路的方法，其中当形成该图案化堆叠结构时，仅蚀刻该可变电阻式存储器区中的该顶导电层以及该绝缘层以暴露出该底导电层的一部分。
18.如权利要求16所述的形成集成电路的方法，其中该基底包含逻辑区，且晶体管在该逻辑区的该第一介电层中，以及在形成该第一金属插塞、该第二金属插塞、该第三金属插塞以及该第四金属插塞于该第二介电层中时，形成金属插塞于该第二介电层中且直接接触该些晶体管。
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