JP2008130615A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】強誘電体キャパシタの上部電極とメモリセルトランジスタの１セル毎の接続を簡略化する。
【解決手段】強誘電体メモリ３０では、左右のメモリセルトランジスタのソース／ドレイン領域２の一部を露出するようにビア（プラグ電極）Ｖ１が設けられている。ビア（プラグ電極）Ｖ１上には、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成される強誘電キャパシタが積層形成されている。２つのゲート電極Ｇ１の間に形成されている絶縁膜４には、コンタクトホールＣＨ１が中央部のソース／ドレイン領域２を露出するように設けられている。コンタクトホールＣＨ１上には、キャパシタ上部電極ＣＵ１の一部を露出し、且つコンタクトホールＣＨ１よりも大きなコンタクトホールＣＨ２が設けられている。露出された中央部のソース／ドレイン領域２上のコンタクト部分には、配線層ＭＨ１が絶縁膜４と同じ高さに埋め込まれている。
【選択図】図２

Description

本発明は、強誘電体メモリデバイスに関する。
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＲＡＭ（Phase Change Random Access Memory）、或いはＲＲＡＭ（Resistive Random Access Memory）などがある。強誘電体メモリであるＦｅＲＡＭは、強誘電体キャパシタとトランジスタからメモリセルが構成される（例えば、特許文献１参照。）。
特許文献１などに記載されているＣｈａｉｎ ＦｅＲＡＭでは、強誘電体キャパシタの上部電極とメモリセルトランジスタの１セル毎の接続を行う場合、コンタクトプラグのアスペクト比が大きくなるのでメモリセルトランジスタの開口を２回に分けている。このため、強誘電体メモリとしてのＣｈａｉｎ ＦｅＲＡＭの製造工程が複雑になり工程数が増加するという問題点がある。また、メモリトランジスタの微細化が進行した場合、マスク合わせ精度の問題等からメモリセルトランジスタの開口を２回に分けることが困難になり強誘電体メモリを高集積化できないという問題点がある。
特開２００１−２７４３５０号公報（頁１４、図１７）
本発明は、強誘電体キャパシタの上部電極とメモリセルトランジスタの１セル毎の接続を簡略化できる半導体記憶装置及びその製造方法を提供する。
本発明の一態様の半導体記憶装置は、半導体基板上に設けられた第１のメモリセルトランジスタと、前記半導体基板上に設けられ、第１のソース／ドレイン領域を前記第１のメモリセルトランジスタと共有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの第２のソース／ドレイン領域上にビアを介して設けられた第１の強誘電体キャパシタと、前記第２のメモリセルトランジスタの第２のソース／ドレイン領域上にビアを介して設けられた第２の強誘電体キャパシタと、前記半導体基板上に前記メモリセルトランジスタ及び前記強誘電体キャパシタを覆い、底部分では前記前記第１のソース／ドレイン領域の一部を露出させ、上部分では前記第１及び第２の強誘電体キャパシタの上部電極の一部を露出させたコンタクトホールを有する層間絶縁膜と、前記コンタクトホールに埋め込まれ、前記第１のソース／ドレイン領域、前記第１の強誘電体キャパシタの上部電極、及び前記第２の強誘電体キャパシタを接続する配線層とを具備することを特徴とする。
更に、本発明の一態様の半導体記憶装置の製造方法は、メモリセルトランジスタのソース／ドレイン領域上に形成された第１の層間絶縁膜をコンタクト開口し、前記コンタクト開口した部分に埋め込まれたビアを介して前記メモリセルトランジスタのソース／ドレイン領域上に形成された第１及び第２の強誘電体キャパシタの側面に、選択的に側壁膜を形成する工程と、レジスト膜をマスクとして、前記側壁膜、前記第１誘電体キャパシタ、及び前記第２の誘電体キャパシタ上に形成された第２の層間絶縁膜をＲＩＥ法を用いてエッチングし、前記第１誘電体キャパシタ、前記第２の誘電体キャパシタ、及び前記側壁膜を露出して第１のコンタクトを形成する工程と、前記側壁膜をマスクとして、前記第１の層間絶縁膜をＲＩＥ法を用いてエッチングし、前記メモリセルトランジスタのソース／ドレイン領域を露出して第２のコンタクトを形成する工程と、前記第１及び第２のコンタクトに配線層を埋め込む工程とを具備することを特徴とする。
本発明によれば、強誘電体キャパシタの上部電極とメモリセルトランジスタの１セル毎の接続を簡略化できる半導体記憶装置及びその製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１は強誘電体メモリのメモリセル部を示す平面図、図２は図１のＡ−Ａ線に沿う強誘電体メモリのメモリセル部を示す断面図である。本実施例では、強誘電体メモリとしてのＣｈａｉｎ ＦｅＲＡＭ（Ferroelectric Random Access Memory）で、強誘電体膜キャパシタとメモリセルトランジスタ間の接続を簡略化した構造としている。
図１に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０には、複数のメモリセルトランジスタ部２０と素子分離領域であるＳＴＩ（Shallow Trench Isolation）２１が設けられている。強誘電体メモリ（チェーンＦｅＲＡＭ）３０では、強誘電体膜キャパシタの上部電極を１セル毎にメモリセルトランジスタに接続している。
メモリセルトランジスタ部２０には、図中の横方向にメモリセルトランジスタとしてのメモリセルトランジスタが複数配置形成され、ゲート電極Ｇ１、コンタクトホールＣＨ１、ビア（プラグ電極）Ｖ１、キャパシタ上部電極ＣＵ１、配線層ＭＨ１が設けられている。メモリセルトランジスタ部２０は、周囲をＳＴＩ２１で分離されている。
ゲート電極Ｇ１は、図中の縦方向に複数のメモリセルトランジスタ部２０を横断するように所定距離離間し、複数並列配置形成されている。コンタクトホールＣＨ１は、ゲート電極Ｇ１とゲート電極Ｇ１の間、及びメモリセルトランジスタ部２０内に配置形成されている。ビア（プラグ電極）Ｖ１は、強誘電体キャパシタ直下に配置形成されている。配線層ＭＨ１は、コンタクトホールＣＨ１を覆うようにキャパシタ上部電極ＣＵ１まで延在形成されている。
ここで、コンタクトホールＣＨ１の横方向寸法が寸法ｂで、コンタクトホールＣＨ１とキャパシタ上部電極ＣＵ１の間隔が寸法ａである。キャパシタ上部電極ＣＵ１と配線層ＭＨ１は寸法ｃだけオーバーラップ形成され、寸法ｃ部分で接する。
図２に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０では、半導体基板１上に、メモリセルトランジスタの半導体基板１とは逆導電型のソース／ドレイン領域２が選択的に設けられている。ソース／ドレイン領域２間の上部にゲート絶縁膜３を介してゲート電極Ｇ１が選択的に設けられている。層間絶縁膜としての絶縁膜４がソース／ドレイン領域２及びゲート電極Ｇ１を覆うように設けられている。
左右のソース／ドレイン領域２の一部を露出するようにビア（プラグ電極）Ｖ１が設けられている。ビア（プラグ電極）Ｖ１上には、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成され、ビア（プラグ電極）Ｖ１よりも大きな強誘電キャパシタが積層形成されている。
２つのゲート電極Ｇ１の間に形成されている絶縁膜４には、コンタクトホールＣＨ１が中央部のソース／ドレイン領域２を露出するように設けられている。コンタクトホールＣＨ１上には、キャパシタ上部電極ＣＵ１の一部を露出し、且つコンタクトホールＣＨ１よりも大きな寸法幅ＷＣ１のコンタクトホールＣＨ２が設けられている。コンタクトホールＣＨ１とコンタクトホールＣＨ２から構成されるコンタクトホールはＴ型形状を有する。露出された中央部のソース／ドレイン領域２上のコンタクトホール部分には、配線層ＭＨ１が絶縁膜４と同じ高さに埋め込まれている。ここで、コンタクトホールＣＨ１はビアコンタクト（第１のビアコンタクト）、コンタクトホールＣＨ２はビアコンタクト（第２のビアコンタクト）とも呼称される。
配線層ＭＨ１は、図中の左側のメモリセルトランジスタ（第１のメモリセルトランジスタ）の第１のソース／ドレイン領域としてのソース／ドレイン領域２（図中の左側）上にビア（プラグ電極）Ｖ１を介して設けられた第１の強誘電体キャパシタ（図中の左側）と、右側のメモリセルトランジスタ（第２のメモリセルトランジスタ）の第２のソース／ドレイン領域としてのソース／ドレイン領域２（図中の右側）上にビア（プラグ電極）Ｖ１を介して設けられた第２の強誘電体キャパシタ（図中の左側）と、メモリセルトランジスタ（第１のメモリセルトランジスタ）及びメモリセルトランジスタ（第２のメモリセルトランジスタ）の第３のソース／ドレイン領域としてのソース／ドレイン領域２（図中の中央）とを電気的に接続する役目をする。つまり、配線層ＭＨ１は、ソース／ドレイン領域２と強誘電体キャパシタとを電気的に接続する配線という機能と、ソース／ドレイン領域２のビア（ビア電極）という機能とを有する。
次に、強誘電体メモリの製造方法について、図３乃至図５を参照して説明する。図３乃至図５は強誘電体メモリの製造工程を示す断面図である。
図３に示すように、まず、半導体基板１上に、メモリセルトランジスタ部２０間の分離を行うＳＴＩ２１を形成し、メモリセルトランジスタ部２０上にゲート絶縁膜３、ゲート電極Ｇ１、ソース／ドレイン領域２などから構成されるメモリセルトランジスタを形成する。
次に、半導体基板１上に絶縁膜４を堆積し、ソース／ドレイン領域２上にプラグコンタクトを開口し、ビア（プラグ電極）Ｖ１を堆積する。ここで、ビア（プラグ電極）Ｖ１にはＷ（タングステン）を用いているが、高不純物濃度の多結晶シリコン膜などを用いてもよい。
続いて、ビア（プラグ電極）Ｖ１と接するように、キャパシタ下部電極ＣＤ１、強誘電体膜５、キャパシタ上部電極ＣＵ１を順次堆積する。ここで、キャパシタ下部電極ＣＤ１にはＰｔ（白金）を用いているが、Ｉｒ（イリジウム）やＩｒＯ２などを用いてもよい。強誘電体膜５にはＰＺＴ（チタン酸ジルコン酸鉛 ＰｂＺｒＴｉＯ３）を用いているが、ＳＢＴ（ストロンチウム・ビスマス・タンタレート ＳｒＢｉ２Ｔａ２Ｏ９）やＢＬＴ（ランタン添加チタン酸ビスマス （Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などを用いてもよい。キャパシタ上部電極ＣＵ１にはＰｔ（白金）を用いているが、Ｉｒ（イリジウム）やＩｒＯ２などを用いてもよい。
そして、周知のリソグラフィー技術を用いてレジスト膜を形成し、レジスト膜をマスクにして、例えばＲＩＥ（Reactive Ion Etching）法を用いて強誘電体キャパシタ領域以外の部分のキャパシタ下部電極ＣＤ１、強誘電体膜５、キャパシタ上部電極ＣＵ１をエッチング除去する。レジスト膜を剥離後に再度絶縁膜４を堆積する。
次に、上部のコンタクトホールＣＨ２形成用として周知のリソグラフィー技術を用いてレジスト膜６を形成する。ここで、レジスト膜６は強誘電体キャパシタ領域端部よりも寸法ｃだけ強誘電体キャパシタ領域の内側に残置形成する。
続いて、図４に示すように、レジスト膜６をマスクとして絶縁膜４を、例えばＲＩＥ法を用いて垂直に強誘電体キャパシタ領域の途中までエッチングする。ここで、ＲＩＥ法ではキャパシタ下部電極ＣＤ１に対して絶縁膜４のエッチング速度が非常に大きい（選択比が大きい）ので、キャパシタ下部電極ＣＤ１はほとんどエッチングされない。
そして、レジスト膜６を剥離後、再度下部のコンタクトホールＣＨ１形成用として周知のリソグラフィー技術を用いてレジスト膜６を形成する。ここで、レジスト膜６は、開口幅が寸法ｂ、開口端と強誘電体キャパシタ領域の間隔が寸法ａで形成される。
次に、図５に示すように、レジスト膜６をマスクとして絶縁膜４を、例えばＲＩＥ法を用いて垂直にソース／ドレイン領域２に達するまでエッチングして下部のコンタクトホールＣＨ１を形成する。続いて、レジスト膜６を剥離後、例えば周知のダマシン法を用いて配線層ＭＨ１をコンタクトホールＣＨ１及びコンタクトホールＣＨ２の部分に堆積する。ここでは、ビアコンタクトと配線を同時形成しているのでデュアル・ダマシン法とも呼称される。
配線層ＭＨ１の形成は、具体的には、まず、ＰＶＤ法或いはＣＶＤ法を用いてバリアメタル（例えば、ＴｉＮ 窒化チタン）を形成する。次に、配線メタルとして、例えばＣＶＤ法を用いてＣｕ（銅）をコンタクトホールＣＨ１及びコンタクトホールＣＨ２部分に堆積する。続いて、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、コンタクトホールＣＨ２部を除く絶縁膜４上のＣｕ層及びバリアメタルを研磨除去する。なお、Ｃｕの代わりにＷ（タングステン）を用いてもよい。また、ＣＶＤ法の代わりに電解メッキ法などで配線メタルを形成してもよい。
ここで、キャパシタ上部電極ＣＵ１上の絶縁膜４は、ダマシン法で形成される配線層ＭＨ１の厚さ（コンタクトホールＣＨ１部分での厚さ）とＣＭＰ法での削れ量を考慮した膜厚に設定するのが好ましい。
配線層ＭＨ１を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、チェーンＦｅＲＡＭとしての強誘電体メモリ３０が完成する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、左右のメモリセルトランジスタのソース／ドレイン領域２の一部を露出するようにビア（プラグ電極）Ｖ１が設けられている。ビア（プラグ電極）Ｖ１上には、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成される強誘電キャパシタが積層形成されている。２つのゲート電極Ｇ１の間に形成されている絶縁膜４には、コンタクトホールＣＨ１が中央部のソース／ドレイン領域２を露出するように設けられている。コンタクトホールＣＨ１上には、キャパシタ上部電極ＣＵ１の一部を露出し、且つコンタクトホールＣＨ１よりも大きなコンタクトホールＣＨ２が設けられている。露出された中央部のソース／ドレイン領域２上のコンタクト部分には、配線層ＭＨ１が絶縁膜４と同じ高さに埋め込まれている。配線層ＭＨ１は、ソース／ドレイン領域２と強誘電体キャパシタとを電気的に接続する配線という機能と、ソース／ドレイン領域２のビア（ビア電極）という機能とを有する。
このため、従来よりも製造工程を簡素化することができる。また、配線層ＭＨ１が埋め込まれているコンタク部分がＴ型形状を有しているので、コンタクトのアスペクト比が従来よりも改善され、配線層ＭＨ１の埋め込み形成工程の余裕度を向上させることができる。
なお、本実施例では、幅の広いコンタクトホールＣＨ２を先に形成してから幅の狭いコンタクトホールＣＨ１を形成しているが、コンタクトホールＣＨ１を先に形成してからコンタクトホールＣＨ２を形成してもよい。
次に、本発明の実施例２に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図６は強誘電体メモリのメモリセル部を示す断面図である。本実施例では、強誘電体メモリとしてのＣｈａｉｎ ＦｅＲＡＭで、実施例１よりも強誘電体膜キャパシタ間距離を縮小化し、コンタクトホールの形状を変更し、強誘電体膜キャパシタとメモリセルトランジスタ間の接続を簡略化した構造としている。
図６に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０ａでは、半導体基板１上に、メモリセルトランジスタの半導体基板１とは逆導電型のソース／ドレイン領域２が選択的に設けられている。ソース／ドレイン領域２間の上部にゲート絶縁膜３を介してゲート電極Ｇ１が選択的に設けられている。絶縁膜４がソース／ドレイン領域２及びゲート電極Ｇ１を覆うように設けられている。
左右のソース／ドレイン領域２の一部を露出するようにビア（プラグ電極）Ｖ１が設けられている。ビア（プラグ電極）Ｖ１上には、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成され、ビア（プラグ電極）Ｖ１よりも大きな強誘電キャパシタが積層形成されている。
２つのゲート電極Ｇ１の間に形成されている絶縁膜４には、コンタクトホールＣＨ１が中央部のソース／ドレイン領域２を露出するように設けられている。コンタクトホールＣＨ１の横方向寸法は寸法ｂ１であり、コンタクトホールＣＨ１上には、キャパシタ上部電極ＣＵ１の一部を露出し、且つコンタクトホールＣＨ１よりも大きなＲ状の形状を有する寸法幅ＷＣ１のコンタクトホールＣＨ２が設けられている。露出された中央部のソース／ドレイン領域２上のコンタクトホール部分には、配線層ＭＨ１が絶縁膜４と同じ高さに埋め込まれている。
配線層ＭＨ１は、ソース／ドレイン領域２と強誘電体キャパシタとを電気的に接続する配線という機能と、ソース／ドレイン領域２のビア（ビア電極）という機能とを有する。
ここで、コンタクトホールＣＨ１の横方向寸法が寸法ｂ１で、コンタクトホールＣＨ１とキャパシタ上部電極ＣＵ１の間隔が寸法ａ１である。キャパシタ上部電極ＣＵ１と配線層ＭＨ１は寸法ｃ１だけオーバーラップ形成されている。強誘電体キャパシタの間隔は、（２×ａ１）＋ｂ１であり、
(２×a1)＋b1＜(２×a)＋b・・・・・・・・・・・・・式(1)
に表すように、実施例１よりも強誘電体キャパシタの間隔が狭く設定されている。
次に、強誘電体メモリの製造方法について、図７及び図８を参照して説明する。図７及び図８は強誘電体メモリの製造工程を示す断面図である。ここでは、絶縁膜４の堆積までの工程は実施例１と同様なので説明を省略する。
図７に示すように、上部のコンタクトホールＣＨ２形成用として周知のリソグラフィー技術を用いてレジスト膜６を形成する。ここで、レジスト膜６は開口幅が寸法ｂ１で、強誘電体キャパシタ領域と開口部の間隔が寸法ａ1になっている。
次に、レジスト膜６をマスクとして絶縁膜４を、例えば等方性ドライエッチング法（ＣＤＥ Chemical Dry Etching とも呼称される）を用いて、強誘電体キャパシタ領域の途中まで略Ｒ状の形状を有するエッチングを行う。ここで、等方性ドライエッチング法ではキャパシタ下部電極ＣＤ１に対して絶縁膜４のエッチング速度が非常に大きい（選択比が大きい）ので、キャパシタ下部電極ＣＤ１はほとんどエッチングされない。
続いて、図８に示すように、レジスト膜６をマスクとして絶縁膜４を、例えばＲＩＥ法を用いて垂直にソース／ドレイン領域２に達するまでエッチングして下部のコンタクトホールＣＨ１を形成する。レジスト膜６を剥離後の工程は実施例１と同様なので説明を省略する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、左右のメモリセルトランジスタのソース／ドレイン領域２の一部を露出するようにビア（プラグ電極）Ｖ１が設けられている。ビア（プラグ電極）Ｖ１上には、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成される強誘電キャパシタが積層形成されている。２つのゲート電極Ｇ１の間に形成されている絶縁膜４には、コンタクトホールＣＨ１が中央部のソース／ドレイン領域２を露出するように設けられている。コンタクトホールＣＨ１上には、キャパシタ上部電極ＣＵ１の一部を露出し、且つコンタクトホールＣＨ１よりも大きな略Ｒ上のコンタクトホールＣＨ２が設けられている。コンタクトホールＣＨ１及びコンタクトホールＣＨ２は同じレジスト膜を用いて形成している。露出された中央部のソース／ドレイン領域２上のコンタクト部分には、配線層ＭＨ１が絶縁膜４と同じ高さに埋め込まれている。配線層ＭＨ１は、ソース／ドレイン領域２と強誘電体キャパシタとを電気的に接続する配線という機能と、ソース／ドレイン領域２のビア（ビア電極）という機能とを有する。
このため、コンタクト開口用レジスト形成を１回に減らし、コンタクト形成工程を短縮化することができ、実施低１よりも製造工程を簡素化することができる。また、１回のマスクを用いてコンタクト開口を行っているので、実施例１よりもメモリセルトランジスタを微細化及び強誘電体メモリのチップを縮小化することができる。
次に、本発明の実施例３に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図９は強誘電体メモリのメモリセル部を示す平面図、図１０は図９のＢ−Ｂ線に沿う強誘電体メモリのメモリセル部を示す平面図、図１１は図９のＣ−Ｃ線に沿う強誘電体メモリのメモリセル部を示す平面図である。本実施例では、強誘電体メモリとしてのＣｈａｉｎ ＦｅＲＡＭで、実施例２よりも強誘電体膜キャパシタ間距離を縮小化し、強誘電体膜キャパシタとメモリセルトランジスタ間の接続を簡略化した構造としている。
図９に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０ｂには、複数のメモリセルトランジスタ部２０ｂと素子分離領域であるＳＴＩ２１が設けられている。
メモリセルトランジスタ部２０ｂには、図中の横方向にメモリセルトランジスタが複数配置形成され、ゲート電極Ｇ１、コンタクトホールＣＨ１、ビア（プラグ電極）Ｖ１、キャパシタ上部電極ＣＵ１、配線層ＭＨ１が設けられている。メモリセルトランジスタ部２０ｂは、周囲をＳＴＩ２１で分離されている。
ゲート電極Ｇ１は、図中の縦方向に複数のメモリセルトランジスタ部２０ｂを横断するように所定距離離間し、複数並列配置形成されている。コンタクトホールＣＨ１は、ゲート電極Ｇ１とゲート電極Ｇ１の間、及びメモリセルトランジスタ部２０ｂ内に配置形成されている。ビア（プラグ電極）Ｖ１は、強誘電体キャパシタの直下に配置形成されている。配線層ＭＨ１は、コンタクトホールＣＨ１を覆うようにキャパシタ上部電極ＣＵ１まで延在形成され、実施例１よりも図中縦方向寸法が狭く形成されている。
コンタクトホールＣＨ１の横方向寸法が寸法ｂ２で、コンタクトホールＣＨ１とキャパシタ上部電極ＣＵ１の間隔が寸法ａ２である。キャパシタ上部電極ＣＵ１と配線層ＭＨ１は寸法ｃ２だけオーバーラップ形成され、寸法ｃ２部分で接する。
ここで、強誘電体キャパシタの間隔は、（２×ａ２）＋ｂ２であり、
(２×a２)＋b２＜(２×a1)＋b1＜(２×a)＋b・・・・・・・式(２)
に表すように、実施例１及び実施例２よりも強誘電体キャパシタの間隔が狭く設定されている。
図１０に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０ｂのメモリセルトランジスタ部２０ｂの長軸方向（図９の横方向）では、半導体基板１上に、メモリセルトランジスタの半導体基板１とは逆導電型のソース／ドレイン領域２が選択的に複数設けられている。ソース／ドレイン領域２間の上部にゲート絶縁膜３を介してゲート電極Ｇ１が選択的に設けられている。絶縁膜４がソース／ドレイン領域２及びゲート電極Ｇ１を覆うように設けられている。
左右のソース／ドレイン領域２の一部を露出するようにビア（プラグ電極）Ｖ１が設けられている。ビア（プラグ電極）Ｖ１上には、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成され、ビア（プラグ電極）Ｖ１よりも大きな強誘電キャパシタが積層形成されている。
強誘電体キャパシタの側面には略三角形の形状を有する側壁膜１１が形成されている。強誘電体キャパシタ、側壁膜１１、及び絶縁膜４上には層間絶縁膜としての絶縁膜１２が設けられている。
２つのゲート電極Ｇ１の間に形成されている絶縁膜４には、コンタクトホールＣＨ１が中央部のソース／ドレイン領域２を露出するように設けられている。コンタクトホールＣＨ１上には、キャパシタ上部電極ＣＵ１の一部を露出し、且つコンタクトホールＣＨ１よりも大きな寸法幅ＷＣ１のコンタクトホールＣＨ２が設けられている。コンタクトホールＣＨ１とコンタクトホールＣＨ２から構成されるコンタクトホールは略Ｔ型形状を有する。露出された中央部のソース／ドレイン領域２上のコンタクトホール部分には、配線層ＭＨ１が絶縁膜４と同じ高さに埋め込まれている。
配線層ＭＨ１は、ソース／ドレイン領域２と強誘電体キャパシタとを電気的に接続する配線という機能と、ソース／ドレイン領域２のビア（ビア電極）という機能とを有する。
図１１に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０ｂのメモリセルトランジスタ部２０ｂの短軸方向（図９の縦方向）では、半導体基板１上に、メモリセルトランジスタの半導体基板１とは逆導電型のソース／ドレイン領域２がＳＴＩ２１で分離され、選択的に設けられている。
ソース／ドレイン領域２上に形成されている絶縁膜４には、コンタクトホールＣＨ１が中央部のソース／ドレイン領域２を露出するように設けられている。絶縁膜４上に形成されている絶縁膜１２には、コンタクトホールＣＨ２がコンタクトホールＣＨ１と同じ幅で同じ位置に設けられている。露出された中央部のソース／ドレイン領域２上のコンタクト部分には、配線層ＭＨ１が絶縁膜４と同じ高さに埋め込まれている。
ここで、コンタクトホールＣＨ１とコンタクトホールＣＨ２の幅を同一に形成しているがコンタクトホールＣＨ２の幅をコンタクトホールＣＨ１よりも広く形成してもよい。
次に、強誘電体メモリの製造方法について、図１２乃至図１４を参照して説明する。図１２乃至図１４は強誘電体メモリの製造工程を示す断面図である。ここでは、強誘電体キャパシタの形成までの工程は実施例１と同様なので説明を省略する。
図１２に示すように、強誘電体キャパシタの側面に選択的に側壁膜１１を形成する。具体的には、側壁膜１１となる絶縁膜を絶縁膜４及び強誘電体キャパシタ上に形成し、例えばＲＩＥ法を用いて、比較的膜厚の薄い強誘電体キャパシタ上及び強誘電体キャパシタ間の絶縁膜をエッチング除去して側壁膜１１を形成する。
ここで、側壁膜１１にはキャパシタ上部電極５やシリコン酸化膜（ＳｉＯ２）系の絶縁膜４よりもＲＩＥ法でエッチングレートが大きくとれるＡｌ２Ｏ３（酸化アルミニウム）を用いるのが好ましい。Ａｌ２Ｏ３（酸化アルミニウム）の代わりにＨｆＯ（ハフニウムオキサイド）、ＡｌＨｆＯ、ＴｉＯ（チタンオキサイド）、ＺｒＯ（ジルコニウムオキサイド）、或いはＰＺＴなどを用いてもよい。
ここでは、側壁膜１１をキャパシタ上部電極ＣＵ１の側面まで残置しているが、少なくともキャパシタ下部電極ＣＤ１の側面まで残置し、コンタクトホールＣＨ１形成でゲート電極Ｇ１が露出しない程度に残置すればよい。
次に、図１３に示すように、キャパシタ上部電極ＣＵ１、側壁膜１１、及び絶縁膜４上に絶縁膜１２を堆積する。絶縁膜１２には絶縁膜４と同様にシリコン酸化膜（ＳｉＯ２）系の絶縁膜を用いるのが好ましい。
続いて、上部のコンタクトホールＣＨ２及び下部のコンタクトホールＣＨ１形成用として周知のリソグラフィー技術を用いてレジスト膜６を形成する。ここで、レジスト膜６は強誘電体キャパシタ領域端部よりも寸法ｃ２だけ強誘電体キャパシタ領域の内側に残置形成する。
そして、図１４に示すように、レジスト膜６をマスクとして絶縁膜１２及び絶縁膜４を、例えばＲＩＥ法を用いて垂直にソース／ドレイン領域２に達するまでエッチングし、上部のコンタクトホールＣＨ２及び下部のコンタクトホールＣＨ１を形成する。
なお、ＲＩＥ法ではキャパシタ上部電極ＣＵ１及び側壁膜１１に対して絶縁膜１２及び絶縁膜４のエッチング速度が非常に大きい（選択比が大きい）条件、例えば選択比が大きくとれるエッチングガスを用いているので、キャパシタ上部電極ＣＵ１及び側壁膜１１はほとんどエッチングされない。レジスト膜６を剥離後の工程は実施例１と同様なので説明を省略する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、左右のメモリセルトランジスタのソース／ドレイン領域２の一部を露出するようにビア（プラグ電極）Ｖ１が設けられている。ビア（プラグ電極）Ｖ１上には、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成される強誘電キャパシタが積層形成されている。２つのゲート電極Ｇ１の間に形成されている絶縁膜４には、コンタクトホールＣＨ１が中央部のソース／ドレイン領域２を露出するように設けられている。コンタクトホールＣＨ１上には、キャパシタ上部電極ＣＵ１の一部を露出し、且つコンタクトホールＣＨ１よりも大きなコンタクトホールＣＨ２が設けられている。強誘電体キャパシタの側面には側壁膜１１が設けられ、コンタクトホールＣＨ１及びコンタクトホールＣＨ２は同じレジスト膜を用いて形成している。露出された中央部のソース／ドレイン領域２上のコンタクト部分には、配線層ＭＨ１が絶縁膜４と同じ高さに埋め込まれている。配線層ＭＨ１は、ソース／ドレイン領域２と強誘電体キャパシタとを電気的に接続する配線という機能と、ソース／ドレイン領域２のビア（ビア電極）という機能とを有する。
このため、コンタクト開口用レジスト形成を１回に減らし、コンタクト形成工程を短縮化することができ、実施低１よりも製造工程を簡素化することができる。また、コンタクトホールＣＨ１幅は、強誘電体キャパシタ間隔（（２×ａ２）＋ｂ２）に対して側壁膜１１の下部部分の幅（ａ２）×２を除いた部分であり、マスク合わせ精度などの成分を考慮する必要がないので、実施例１及び実施例２よりも強誘電体キャパシタ間隔及びコンタクトホールＣＨ１幅を狭くすることができ、略三角形の側壁膜１１によりコンタクトホールの形状をなだらかにすることができるので、配線層ＭＨ１の埋め込み形成工程の余裕度も向上することができる。したがって、実施例２よりもメモリセルトランジスタを微細化及び強誘電体メモリのチップを縮小化することができる。
次に、本発明の実施例４に係る半導体記憶装置について、図面を参照して説明する。図１５は強誘電体メモリのメモリセル部を示す断面図である。本実施例では、強誘電体メモリとしてのＣｈａｉｎ ＦｅＲＡＭで、実施例２よりも強誘電体膜キャパシタ間距離を縮小化し、ダマシン法を用いずに強誘電体膜キャパシタとメモリセルトランジスタ間の接続を簡略化した構造としている。
図１５に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０ｃでは、半導体基板１上に、メモリセルトランジスタの半導体基板１とは逆導電型のソース／ドレイン領域２が選択的に設けられている。ソース／ドレイン領域２間上にゲート絶縁膜３を介してゲート電極Ｇ１が選択的に設けられている。絶縁膜４がソース／ドレイン領域２及びゲート電極Ｇ１を覆うように設けられている。
ソース／ドレイン領域２の一部を露出するようにビア（プラグ電極）Ｖ１が設けられている。左右のビア（プラグ電極）Ｖ１上には、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成され、ビア（プラグ電極）Ｖ１よりも大きな強誘電キャパシタが積層形成されている。
強誘電キャパシタの側面には略三角形の側壁膜１１が設けられ、強誘電キャパシタ、側壁膜１１、及び絶縁膜４上に絶縁膜１２が形成されている。強誘電キャパシタ間上の絶縁膜１２には、略Ｖ型形状のコンタクトホールＣＨ２が設けられている。コンタクトホールＣＨ２には、配線層ＭＨ１が形成されている。配線層ＭＨ１は、中央部のビア（プラグ電極）Ｖ１上にビア（プラグ電極）Ｖ１と接して設けられている。
配線層ＭＨ１は、ソース／ドレイン領域２と強誘電体キャパシタとを電気的に接続する配線という機能と、ソース／ドレイン領域２のビア（ビア電極）という機能とを有する。
コンタクトホールＣＨ２の底部の横方向寸法が寸法ｂ３で、上部の横方向寸法がＷＣ１（ＷＣ１＞＞ｂ３）で、コンタクトホールＣＨ２の底部とキャパシタ上部電極ＣＵ１の間隔が寸法ａ３である。キャパシタ上部電極ＣＵ１と配線層ＭＨ１は寸法ｃ３だけオーバーラップ形成され、寸法ｃ３部分で接する。
強誘電体キャパシタの間隔は、（２×ａ３）＋ｂ３であり、
(２×a３)＋b３＜(２×a1)＋b1＜(２×a)＋b・・・・・・・・・式(３)
に表すように、実施例１及び実施例２よりも強誘電体キャパシタの間隔が狭く設定されている。
ここで、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成される強誘電体キャパシタの厚さを実施例３よりも薄くしている（低アスペクト化）。このため、配線層ＭＨ１の形成をダマシン法ではなくスパッタ法を用いて形成することができる。ＣＶＤ法などを用いたダマシン法では、強誘電体キャパシタの特性を劣化させる要因である水素を放出するが、スパッタ法では水素を放出しないので強誘電体キャパシタ特性の劣化は防止することができる。
上述したように、本実施例の半導体記憶装置及びその製造方法では、メモリセルトランジスタのソース／ドレイン領域２の一部を露出するようにビア（プラグ電極）Ｖ１が設けられている。図１５の左右のビア（プラグ電極）Ｖ１上には、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成される強誘電キャパシタが積層形成されている。２つのゲート電極Ｇ１の間に形成されている絶縁膜４には、ビア（プラグ電極）Ｖ１が中央部のソース／ドレイン領域２を露出するように設けられている。強誘電体キャパシタの側面には側壁膜１１が設けられ、強誘電体キャパシタの側壁膜１１の底部の間がビア（プラグ電極）Ｖ１と接続するコンタクト（コンタクトＣＨ２の底部）となり、コンタクトＣＨ２の上部の幅は強誘電体キャパシタ間隔よりも広く設けられている。露出された中央部のビア（プラグ電極）Ｖ１上のコンタクト部分には、配線層ＭＨ１がスパッタ法を用いて形成されている。配線層ＭＨ１は、ソース／ドレイン領域２と強誘電体キャパシタとを電気的に接続する配線という機能と、ソース／ドレイン領域２のビア（ビア電極）という機能とを有する。
このため、実施例１乃至３の効果の他に、ＣＶＤ法などを用いたダマシン法ではなく、スパッタ法を用いて配線層ＭＨ１を形成しているので強誘電体キャパシタの劣化を防止することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、本実施例では、チェーンＦｅＲＡＭに適用しているが、チェーン型のＰＲＡＭ（Phase Change Random Access Memory）等にも適用できる。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 半導体基板上に設けられた第１のメモリセルトランジスタと、前記半導体基板上に設けられ、第１のソース／ドレイン領域を前記第１のメモリセルトランジスタと共有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの第２のソース／ドレイン領域上にビアを介して設けられたキャパシタ下部電極、強誘電体膜、及びキャパシタ上部電極から構成される第１の強誘電体キャパシタと、前記第２のメモリセルトランジスタの第２のソース／ドレイン領域上にビアを介して設けられた前記キャパシタ下部電極、前記強誘電体膜、及び前記キャパシタ上部電極から構成される第２の強誘電体キャパシタと、前記第１及び第２の強誘電体キャパシタの側面に設けられた側壁膜と、前記側壁膜の側面と接し、前記第１及び第２のメモリセルトランジスタの前記第１のソース／ドレイン領域上に設けられ、ビア、前記第１の強誘電体キャパシタの前記キャパシタ上部電極、及び前記第２の強誘電体キャパシタの前記キャパシタ上部電極を接続する配線層とを具備する半導体記憶装置。
（付記２） メモリセルトランジスタのソース／ドレイン領域上に形成された第１の層間絶縁膜をコンタクト開口し、前記コンタクト開口した部分に埋め込まれたビアを介して前記メモリセルトランジスタのソース／ドレイン領域上に形成された第１及び第２の強誘電体キャパシタを形成する工程と、第１のレジスト膜をマスクとして、前記第１及び第２の強誘電体キャパシタ上に形成された第２の層間絶縁膜をＲＩＥ法を用いて、前記第１及び第２の誘電体キャパシタの一部が露出するまでエッチングし、第１のコンタクトを形成する工程と、前記第１の誘電体キャパシタと前記第２の誘電体キャパシタの間に開口部が設けられた第２のレジスト膜をマスクとして、前記第１及び第２の層間絶縁膜をＲＩＥ法を用いてエッチングし、前記メモリセルトランジスタのソース／ドレイン領域を露出して前記第１のコンタクトよりも幅の狭い第２のコンタクトを形成する工程と、前記第１及び第２のコンタクトに配線層を埋め込む工程とを具備する半導体記憶装置の製造方法。
（付記３） メモリセルトランジスタのソース／ドレイン領域上に形成された第１の層間絶縁膜をコンタクト開口し、前記コンタクト開口した部分に埋め込まれたビアを介して前記メモリセルトランジスタのソース／ドレイン領域上に形成された第１及び第２の強誘電体キャパシタを形成する工程と、レジスト膜をマスクとして、前記第１及び第２の強誘電体キャパシタ上に形成された第２の層間絶縁膜を等方性ドライエッチング法を用いて、前記第１及び第２の誘電体キャパシタの一部が露出するまでエッチングし、第１のコンタクトを形成する工程と、前記レジスト膜をマスクとして、前記第１及び第２の層間絶縁膜をＲＩＥ法を用いてエッチングし、前記メモリセルトランジスタのソース／ドレイン領域を露出して前記第１のコンタクトよりも幅の狭い第２のコンタクトを形成する工程と、前記第１及び第２のコンタクトに配線層を埋め込む工程とを具備する半導体記憶装置の製造方法。
（付記４） 前記配線層は、ＣＶＤ法を用いたダマシン法で形成することを特徴とする付記２又は３に記載の半導体記憶装置の製造方法。
（付記５） 前記配線層は、電解メッキ法を用いたダマシン法で形成することを特徴とする付記２又は３に記載の半導体記憶装置の製造方法。
本発明の実施例１に係る強誘電体メモリのメモリセル部を示す平面図。 図１のＡ−Ａ線に沿う強誘電体メモリのメモリセル部を示す断面図。 本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例２に係る強誘電体メモリのメモリセル部を示す断面図。 本発明の実施例２に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例２に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例３に係る強誘電体メモリのメモリセル部を示す平面図。 図９のＢ−Ｂ線に沿う強誘電体メモリのメモリセル部を示す断面図。 図９のＣ−Ｃ線に沿う強誘電体メモリのメモリセル部を示す断面図。 本発明の実施例３に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例３に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例３に係る強誘電体メモリの製造工程を示す断面図。 本発明の実施例４に係る強誘電体メモリのメモリセル部を示す断面図。
符号の説明
１ 半導体基板
２ ソース／ドレイン領域
３ ゲート絶縁膜
４、１２ 絶縁膜
５ 強誘電体膜
６ レジスト膜
１１ 側壁膜
２０、２０ｂ メモリセルトランジスタ部
２１ ＳＴＩ
３０、３０ａ、３０ｂ、３０ｃ 強誘電体メモリ（チェーンＦｅＲＡＭ）
ＣＤ１ キャパシタ下部電極
ＣＨ１、ＣＨ２ コンタクトホール
ＣＵ１ キャパシタ上部電極
Ｇ１ ゲート電極
ＭＨ１ 配線層
Ｖ１ ビア（プラグ電極）

Claims (5)

  1. 半導体基板上に設けられた第１のメモリセルトランジスタと、
    前記半導体基板上に設けられ、第１のソース／ドレイン領域を前記第１のメモリセルトランジスタと共有する第２のメモリセルトランジスタと、
    前記第１のメモリセルトランジスタの第２のソース／ドレイン領域上にビアを介して設けられた第１の強誘電体キャパシタと、
    前記第２のメモリセルトランジスタの第２のソース／ドレイン領域上にビアを介して設けられた第２の強誘電体キャパシタと、
    前記半導体基板上に前記メモリセルトランジスタ及び前記強誘電体キャパシタを覆い、底部分では前記前記第１のソース／ドレイン領域の一部を露出させ、上部分では前記第１及び第２の強誘電体キャパシタの上部電極の一部を露出させたコンタクトホールを有する層間絶縁膜と、
    前記コンタクトホールに埋め込まれ、前記第１のソース／ドレイン領域、前記第１の強誘電体キャパシタの上部電極、及び前記第２の強誘電体キャパシタを接続する配線層と、
    を具備することを特徴とする半導体記憶装置。
  2. 前記コンタクトホールは、上部の開口幅が底部の開口幅よりも広く形成されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１及び第２の強誘電体キャパシタの側面には側壁膜が設けられ、前記側壁膜の側面部分は前記コンタクトホール内に露出されて前記配線層と接することを特徴とする請求項２に記載の半導体記憶装置。
  4. 半導体基板上に設けられた第１のメモリセルトランジスタと、
    前記半導体基板上に設けられ、第１のソース／ドレイン領域を前記第１のメモリセルトランジスタと共有する第２のメモリセルトランジスタと、
    前記第１のメモリセルトランジスタの第２のソース／ドレイン領域上にビアを介して設けられたキャパシタ下部電極、強誘電体膜、及びキャパシタ上部電極から構成される第１の強誘電体キャパシタと、
    前記第２のメモリセルトランジスタの第２のソース／ドレイン領域上にビアを介して設けられた前記キャパシタ下部電極、前記強誘電体膜、及び前記キャパシタ上部電極から構成される第２の強誘電体キャパシタと、
    前記第１及び第２の強誘電体キャパシタの側面に設けられた側壁膜と、
    前記半導体基板上に前記メモリセルトランジスタ、前記強誘電体キャパシタ、及び前記側壁膜を覆い、底部分では前記前記第１のソース／ドレイン領域の一部を露出させ、上部分では前記第１及び第２の強誘電体キャパシタの上部電極の上端部と前記側壁膜の側面部を露出させたコンタクトホールを有する層間絶縁膜と、
    前記コンタクトホールに埋め込まれ、前記第１のソース／ドレイン領域、前記第１の強誘電体キャパシタの上部電極、及び前記第２の強誘電体キャパシタを接続する配線層と、
    を具備することを特徴とする半導体記憶装置。
  5. メモリセルトランジスタのソース／ドレイン領域上に形成された第１の層間絶縁膜をコンタクト開口し、前記コンタクト開口した部分に埋め込まれたビアを介して前記メモリセルトランジスタのソース／ドレイン領域上に形成された第１及び第２の強誘電体キャパシタの側面に、選択的に側壁膜を形成する工程と、
    レジスト膜をマスクとして、前記側壁膜、前記第１誘電体キャパシタ、及び前記第２の誘電体キャパシタ上に形成された第２の層間絶縁膜をＲＩＥ法を用いてエッチングし、前記第１誘電体キャパシタ、前記第２の誘電体キャパシタ、及び前記側壁膜を露出して第１のコンタクトを形成する工程と、
    前記側壁膜をマスクとして、前記第１の層間絶縁膜をＲＩＥ法を用いてエッチングし、前記メモリセルトランジスタのソース／ドレイン領域を露出して第２のコンタクトを形成する工程と、
    前記第１及び第２のコンタクトに配線層を埋め込む工程と、
    を具備することを特徴とする半導体記憶装置の製造方法。
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