KR20230012403A - 개선된 FeRAM(Ferroelectric Random-Access Memory)에 관한 방법 및 구조 - Google Patents

개선된 FeRAM(Ferroelectric Random-Access Memory)에 관한 방법 및 구조 Download PDF

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솅-훙 시
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Abstract

일부 실시예는 FeRAM(ferroelectric random access memory) 디바이스에 관한 것이다. FeRAM 디바이스는 하부 전극 구조 및 강유전체 구조 위에 놓이는 상부 전극을 포함한다. 상부 전극은 상부 전극의 최외부 측벽 사이에서 측정되는 제1 폭을 갖는다. 강유전체 구조는 하부 전극 구조를 상부 전극으로부터 분리한다. 강유전체 구조는 강유전체 구조의 최외부 측벽 사이에서 측정되는 제2폭을 갖는다. 제2폭은 강유전체 구조가 제1 폭과 제2 폭 사이의 차이를 반영하는 레지를 포함하도록 제1 폭보다 더 크다. 유전체 측벽 스페이서 구조는 레지 상에 배치되고 상부 전극의 최외부 측벽을 덮는다.

Description

개선된 FeRAM(Ferroelectric Random-Access Memory)에 관한 방법 및 구조 {METHOD AND STRUCTURES PERTAINING TO IMPROVED FERROELECTRIC RANDOM-ACCESS MEMORY (FeRAM)}
관련 출원들의 참조
본 출원은 2019년 6월 26일에 출원된 미국 출원 제16/452,965호의 일부 계속 출원이고, 2018년 9월 28일에 출원된 미국 가출원 번호 제62/738,604호의 이익을 주장한다. 상기 참조된 특허 출원의 내용은 그 전체가 참고로 여기에 포함된다.
많은 현대 전자 디바이스는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 전원이 없을 때 데이터를 저장할 수 있는 전자 메모리이다. 차세대 비휘발성 메모리의 유망한 후보는 FeRAM(ferroelectric random-access memory)이다. FeRAM은 상대적으로 구조가 간단하고 상보형 금속 산화물 반도체(CMOS) 로직 제조 프로세스와 호환된다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처가 축척에 맞게 그려지지 않는다는 점에 유의해야 한다. 사실, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 FeRAM 셀을 포함하는 집적 회로(IC)의 일부 실시예의 단면도를 도시한다.
도 1b는 도 1a와 일치하는 FeRAM 셀을 포함하는 집적 회로(IC)의 일부 실시예의 단면도를 도시한다.
도 1c - 1d는 FeRAM 셀을 포함하는 IC의 다른 실시예의 단면도를 도시한다.
도 2a 내지 2i는 하나 이상의 FeRAM 셀을 갖는 메모리 영역 및 메모리 영역으로부터 이격된 로직 회로를 포함하는 주변 영역을 포함하는 IC의 다양한 실시예의 단면도를 도시한다.
도 3 내지 13은 FeRAM 셀을 포함하는 IC를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 도시한다.
도 14는 FeRAM 셀을 포함하는 IC를 형성하기 위한 흐름도 형식의 방법의 일부 실시예를 도시한다.
다음 개시는 발명의 다양한 특징들을 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성요소들 및 배열의 구체적인 예들이 아래에 기재된다. 이들은 물론 단지 예들일 뿐이며, 제한하고자 하는 것은 아니다. 또한, 설명에서 제2피처 위의 또는 그 상의 제1피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 및 제2 피처들이 직접 접촉하지 않도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며, 그 자체로 논의된 다양한 실시예 및/또는 구성 간의 관계를 지시하지 않는다.
또한, 공간적으로 관계있는 용어, 예를 들면, “아래”, “하”, “하부”, “위”, “상부” 등은 도면에 예시된 다른 요소 또는 피처들에 대한 하나의 요소 또는 피처의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 배향 외에 사용 또는 동작 중인 소자의 다른 배향을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
1트랜지스터 1커패시터(1T1C) 메모리 셀은 커패시터와 트랜지스터를 포함하는 메모리 유형이다. 커패시터는 커패시터에 저장된 데이터의 개별 비트에 해당하는 다양한 전하 레벨을 저장하고, 트랜지스터는 읽기 및 쓰기 작업을 위해 커패시터에 대한 접근을 용이하게 한다. 1T1C 메모리 셀의 비교적 단순한 구조는 높은 메모리 밀도를 가능하게 하여 높은 메모리 용량과 비트당 낮은 비용으로 이어진다. 1T1C 메모리 셀은 일반적으로 DRAM(Dynamic Random-Access Memory)와 함께 사용된다. 그러나, DRAM은 성능 한계에 도달하고 휘발성이며 전력 소비가 높고 복잡한 리프레시 회로에 의존한다. 휘발성 메모리는 전원이 공급되지 않으면 데이터를 저장할 수 없는 전자 메모리이다. DRAM의 유망한 대안은 FeRAM(ferroelectric random-access memory)이다. DRAM과는 달리, FeRAM은 전력 소비가 낮고 성능이 더 향상될 수 있으며, 복잡한 리프레시 회로에 의존하지 않고 비휘발성이다.
FeRAM 메모리 셀은 트랜지스터, 및 상부 전극과 하부 전극 사이에 끼워진 강유전성 구조를 포함하는 강유전성 커패시터 구조를 포함한다. FeRAM 메모리 셀은 강유전성 커패시터 구조에서 원자가 서로에 대해 정렬되는 방식에 따라 데이터의 비트를 저장하도록 구성된다. 예를 들어, 강유전체 구조의 원자가 “위” 방향으로 분극된 FeRAM 메모리 셀의 제1 상태는 “1”의 이진 값을 나타낼 수 있는 반면, 강유전체 구조의 원자가 “아래” 방향으로 분극되는 FeRAM 메모리 셀의 제2 상태는 “0”의 이진 값을 나타낼 수 있고 그 역도 같다.
그러나, 본 개시의 일부 양태에서 이해되는 바와 같이, 일부 FeRAM 셀의 제조 동안, 에칭 프로세스는 신뢰성 문제를 야기할 수 있다. 특히, 제조 동안, 하부 전극층이 형성되고, 하부 전극층 위에 강유전체 층이 형성되며, 강유전체 층 위에 상부 전극층이 형성되고; 및 상부 전극 층 위에 마스크가 형성된다. 그런 다음, 마스크가 제자리에 있는 상태에서, 에칭이 수행되어 상부 전극층, 강유전체층 및 하부 전극층을 통해 에칭하여 상부 전극, 강유전체 구조 및 하부 전극을 형성한다. 발명자들이 인식하는 바와 같이, 이러한 에칭은 에칭이 진행됨에 따라 이들 층에서 제거된 원자가 강유전체 구조의 측벽상의 전도성 잔류물로서 우연히 재퇴적 되도록 할 수 있다. 이 전도성 잔류물은 궁극적으로 하부 전극과 상단 전극을 단락시켜 FeRAM 디바이스의 고장 및/또는 작동 불능으로 이어질 수 있다.
따라서, 본 개시는 상부 전극의 외부 측벽을 따라 배치된 유전체 측벽 스페이서 구조를 사용한다. 이 유전체 측벽 스페이서 구조는 디바이스의 제조 동안 발생하는 전도성 잔류물이 하부전극과 상부 전극을 단락시키는 것을 방지하는 전기 장벽 역할을 한다. 따라서, 이 유전체 측벽 스페이서와 대응하는 제조 프로세스는 FeRAM 디바이스의 수율을 향상시키는데 도움을 준다.
도 1a를 참조하면, 강유전성 커패시터 구조(102)를 포함하는 IC의 일부 실시예의 단면도(100)가 제공된다. 일부 실시예에서, 강유전성 커패시터 구조(102)는 하부 전극 구조(104)와 상부 전극(114) 사이에 배치된 강유전체 구조(112)를 포함한다. 이러한 구조로, 강유전성 커패시터 구조(102)는 데이터의 비트를 저장하도록 구성된다. 예를 들어, 강유전체 구조의 원자가 “위” 방향으로 분극된 강유전성 커패시터 구조(102)의 제1 상태는 “1”의 이진 값을 나타낼 수 있는 반면, 강유전체 구조의 원자가 “아래” 방향으로 분극되는 강유전성 커패시터 구조(102)의 제2 상태는 “0”의 이진 값을 나타낼 수 있고 그 역도 같다.
하부 전극 구조(104)는 하부 전극 와이어(106be)위에 놓이고 이에 전기적으로 커플링 된다. 예를 들어, 하부 전극 와이어(106be)는 알루미늄 구리, 구리, 알루미늄, 일부 다른 적합한 전도성 물질 또는 이들의 임의의 조합일 수 있거나, 이를 포함할 수 있다. 본 명세서에 사용된 바와 같이, 예를 들어, “들”의 접미사를 갖는 용어는 단수 또는 복수일 수 있다. 일부 실시예에서, 하부 전극 구조(104)는 T자형 프로파일 또는 임의의 다른 적합한 프로파일을 갖는다. 일부 실시예에서, 하부 전극 구조(104)는 균질이다(예: 하부 전극 구조(104)의 전체 본체는 단일 물질이다). 다른 실시예에서, 하부 전극 구조(104)는 이질적이다(예: 하부 전극 구조(104)의 본체는 다수의 층 및/또는 물질을 포함한다). 예를 들어, 하부 전극 구조(104)는 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 플래티늄, 이리듐, 루테늄, 텅스텐, 은, 구리, 니켈, 일부 다른 적합한 전도성 물질 또는 이들의 임의의 조합일 수 있거나, 이를 포함할 수 있다. 하부 전극 구조(104)는 하부 전극(108)과 하부 전극 비아(110)를 포함한다. 예를 들어, 하부 전극(108) 및 하부 전극 비아(110)는 하부 전극 구조(104)의 개별 영역일 수 있다.
하부 전극(108)은 하부 전극(108)으로부터 하부 전극 와이어(106be)로 연장하는 하부 전극 비아(110)에 의해 하부 전극 와이어(106be)에 전기적으로 커플링된다. 일부 실시예에서, 강유전체 구조는 제1 폭을 갖는 상부 강유전체 부분(112A), 제2 폭을 갖는 하부 강유전체 부분(112B) 및 상부 강유전체 부분(112A)이 하부 유전체 부분(112B)을 만나는 높이에 대응하는 레지(119)를 포함한다. 따라서, 도 1a는 하부 전극(108)과 강유전체 구조(112)는 각각 제 폭(w1)을 갖고, 상부 전극은 제2 폭(w2)을 갖는 예를 도시하고, 여기서 w2는 w1보다 더 크다. 일부 실시예에서, 제1 폭은 대략 10nm이고, 제2 폭은 대략 12nm이다. 다양한 실시예에서, 제1폭은 제2폭의 약 50% 내지 약 95% 범위이다. 또한, 일부 경우에, 하부 전극(108)의 폭은 균일하거나 실질적으로 균일하고/하거나 하부 전극 비아(110)의 폭은 균일하거나 실질적으로 균일하다. 일부 실시예에서, 하부 전극(108)과 하부 전극 비아(110)는 동일한 물질이거나 이를 포함한다. 다른 실시예에서, 하부 전극(108)과 하부 전극 비아(110)는 다른 물질이다. 일부 실시예에서, 하부 전극(108)과 하부 전극 비아(110)는 함께 통합되고/되거나 서로 연속적이다. 다른 실시예에서, 하부 전극(108)과 하부 전극 비아(110)는 독립적이고/이거나 서로 구별된다.
강유전체 구조(112)는 하부 전극 구조(104)위에 놓인다. 예를 들어, 강유전체 구조(112)는 스트론튬 비스무트 탄탈라이트(예: SBT), 납 지르코네이트 티타네이트(예: PZT), 하프늄 지르코늄 산화물(예: HZO), 도핑된 하프늄 산화물(예: Si:HfO2), 일부 다른 적합한 강유전체 물질 또는 이들의 임의의 조합일수 있거나 이를 포함할 수 있다. 예를들어, 도핑된 하프늄 산화물은 지르코늄, 실리콘, 이트륨, 알루미늄, 가돌리늄, 란타늄, 스트론튬, 일부 다른 적합한 원소 또는 이들의 임의의 조합으로 도핑될 수 있다. 강유전체 구조(112)는 데이터의 비트를 저장하도록 구성된다. 예를 들어, 강유전체 구조의 원자가 “위” 방향으로 분극된 원자의 제1 상태는 “1”의 이진 값을 나타낼 수 있는 반면, 강유전체 구조의 원자가 “아래” 방향으로 분극되는 원자의 제2 상태는 “0”의 이진 값을 나타낼 수 있고 그 역도 같다.
상부 전극(114)는 강유전체 구조(112) 위에 놓인다. 상부 전극(114)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 플래티늄, 이리듐, 루테늄, 텅스텐, 은, 구리, 니켈, 일부 다른 적합한 전도성 물질 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 상부 전극은 최외측 측벽 사이에서 측정된 바와 같이 제1 폭(w1)을 가지고, 강유전체 구조는 최외측 측벽 사이에서 측정된 바와 같이 제2 폭(w2)을 갖는다. 제2폭은 제1폭 보다 커서, 강유전체 구조는 제1 폭과 제2 폭 사이의 차이를 반영하는 레지(119)를 포함한다.
일부 실시예에서, 하드 마스크(116)는 상부 전극(114)위에 놓인다. 예를 들어, 하드 마스크(116)는 상부 전극(114), 강유전체 구조(112) 및 하부 전극(108)의 형성동안 마스크의 역할을 할 수 있다. 또한, 예를 들어, 하드 마스크(116)는 실리콘 질화물, 실리콘 산화질화물, 일부 다른 적합한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
유전체 측벽 스페이서 구조(118)는 강유전체 구조(112)의 외부 측벽상에 있고, 강유전체 구조(112)의 상부 표면으로 부분적으로 연장될 수 있다. 유전체 측벽 스페이서 구조의 하부 표면은 레지(119)상에 놓이고 하부 전극(108)의 상부 표면으로부터 이격된다. 단면도에서 볼 때, 유전체 측벽 스페이서 구조(118)는 한쌍의 스페이서 세그먼트를 포함하고 스페이서 세그먼트는 강유전체 구조(112)의 대향하는 외부 측면들 상에 각각 있다. 스페이서 세그먼트는 곡선의 상부 측벽을 갖는다. 도 1a의 단면에서 스페이서 세그먼트는 수직인 내부 측벽과 둥글고/거나 가늘어지는 외부 측벽을 가지고 있음을 알 수 있다. 유전체 측벽 스페이서 구조(118)는 대략 50 옹스트롬 내지 약 500 옹스트롬 범위의 높이(hs)를 가질 수 있고, 114의 하부 표면에 대응할 수 있거나 114의 하부 표면 아래일 수 있고 강유전체 구조(112)내에 있는 레지(119)상의 하부 표면을 가질 수 있다. 유전체 측벽 스페이서 구조(118)의 각 스페이서 세그먼트는 대략 50 옹스트롬 내지 약 500 옹스크롬 범위의 폭(ws)을 가질 수 있고, 폭(w1)에 대한 폭(ws)의 비율(ws:w1)은 일부 실시예에서 1:20에서 2:1의 범위일 수 있지만, 다른 값은 본 출원의 이 예 및 다른 예에 대한 본 개시의 범위내에 있다. 도 1b의 상면도로부터 볼 수 있는 바와 같이, 위에서 볼 때, 일부 실시예에서 유전체 측벽 스페이서 구조(118)는 상부 전극(114)의 외부 측벽을 측방향으로 둘러싸는 연속 스페이서일 수 있다. 예를 들어, 유전체 측벽 스페이서 구조(118)는 실리콘 질화물, 실리콘 산화물, 일부 다른 적합한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 유전체 측벽 스페이서 구조(118) 및 하드 마스크(116)는 동일한 물질이거나 이를 포함한다.
도 1a에 도시된 바와 같이, 일부 실시예에서, 전도성 잔류물(117)은 유전체 측벽 스페이서 구조(118)의 외부 측벽상에 형성될 수 있고, 하부 전극(108)과 직접 물리적 그리고 전기적 접촉할 수 있다. 전도성 잔류물(117)은 유전체 측벽 스페이서 구조(118)에 의해 상부 전극(114)의 외부 측벽으로부터 이격되고 격리되어 유전체 측벽 스페이서 구조(118)는 전도성 잔류물(117)이 존재하는 경우 상부 전극(114)을 하부 전극 구조(104)에 단락시키는 것을 방지한다. 따라서, 전도성 잔류물(117)은제조 동안 유전체 측벽 스페이서 구조의 최외곽 측벽을 따라 재퇴적된 강유전체 층 및/또는 하부 전극 층에 함유된 화학종을 포함한다. 전도성 잔류물(117)은 일부 경우에 연속적 층일 수 있지만, 다른 경우에 하부 표면 위에 “군데군데 있거나” 불연속적일 수 있다. 예를 들어, 일부 경우에 전도성 잔류물(117)은 마스크(116)의 상부 표면, 유전체 측벽 스페이서 구조(118)의 상부 및 측벽 표면, 강유전체 구조(112)의 외부 측벽 및 하부 전극(108)의 외부 측벽을 덮는 균일하거나 불균일한 두께의 완전히 형성된 시트일 수 있다. 다른 실시예에서, 전도성 잔류물(117)은 전도성 잔류물(117)이 마스크(116)의 상부 표면, 유전체 측벽 스페이서 구조(118)의 상부 및 측벽 표면, 강유전체 구조(112)의 외부 측벽 및 하부 전극(108)의 외부 측벽의 전부는 아니지만 일부를 덮는다는 점에서 군데군데 있을 수 있고; 예를 들어, 덮는것은 그들의 하부 표면의 1%이상 100%미만이지만, 다른 값이 본 출원의 이 예 및 다른 예에 대한 본 개시의 범위내에 있다.
일부 실시예에서, 제1 유전체 라이너(128) 및/또는 제2 유전체 라이너(130)는 유전체 측벽 스페이서 구조(118), 강유전체 구조(112) 및 하부 전극(108)을 측방향으로 둘러싼다. 예를 들어, 제1 유전체 라이너(128)는 인접 비아의 형성 동안 에칭 정지부의 역할을 할 수 있고, 예를 들어, 실리콘 탄화물, 일부 다른 적합한 유전체 도는 이들의 임의의 조합이거나 이를 포함할 수 있다. 예를 들어, 제2 유전체 라이너(130)는 TEOS 실리콘 이산화물, 일부 다른 적합한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
상부 전극 와이어(106te) 및 상부 전극 비아(120te)는 상부 전극(114)위에 놓인다. 상부 전극 비아(120te)는 상부 전극 와이어(106te)로부터 상부 전극(114)으로 연장되어 상부 전극 와이어(106te)를 상부 전극(114)에 전기적으로 커플링한다. 일부 실시예에서, 상부 전극 와이어(106te) 및 상부 전극 비아(120te)는 동일한 물질이다. 다른 실시예에서, 상부 전극 와이어(106te) 및 상부 전극 비아(120te)는 상이한 물질이다. 일부 실시예에서, 상부 전극 와이어(106te) 및 상부 전극 비아(120te)는 함께 통합되고/되거나 서로 연속적이다. 다른 실시예에서, 상부 전극 와이어(106te) 및 상부 전극 비아(120te)는 독립적이고/이거나 서로 구별된다.
하부 및 상부 전극 와이어(106be, 106te), 상부 전극 비아(120te) 및 강유전성 커패시터 구조(102)는 유전체 구조에 의해 둘러싸인다. 유전체 구조는 하부 상호 접속 유전체층(122), 하부 상호접속 유전체층(122) 위에 놓이는 비아 유전체층(124) 및 비아 유전체층(124)위에 놓이는 상부 상호접속 유전체층(126)을 포함한다. 예를 들어, 유전체 구조는 TEOS(tetraethyl orthosilicate) 실리콘 이산화물, 일부 다른 적합한 실리콘 이산화물, 실리콘 산화질화물, 로우-k 유전체, 실리콘 탄화물, 실리콘 질화물, 일부 다른 적합한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 여기에 사용되는 바와 같이, 예를 들어, 로우-k 유전체는 유전 상수 k가 약 3.9, 3, 2, 또는 1보다 더 작은 유전체일 수 있다. 일부 실시예에서, 하부 및 상부 상호접속 유전체 층(122, 126)은 실리콘 산화물, 로우-k 유전체, 일부 다른 적합한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있고/있거나, 비아 유전체층(124)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산화질화물, 일부 다른 적합한 유전체 또는 이들의 임의의 조합이거나 이를 포함한다.
도 1c-1d는 본 개시의 범위내에 속하는 것으로 간주되는 강유전성 커패시터의 일부 추가적인 실시예를 도시한다. 이러한 실시예에서, 일부 피처의 참조 번호는 예를 들어 도 1a-1b에서와 같이 다른 실시예의 대응 피처와 동일할 수 있고, 따라서 그러한 피처의 물질 및/또는 기능은 일부 실시예와 동일할 수 있지만 또한 상이할 수 있다. 따라서, 도 1a 및/또는 1b의 대응 피처와 동일한 참조 번호를 갖는 도 1c 및/또는 1d의 피처는 일부 경우에 도 1a 및/또는 1b에 도시된 것과 동일한 기능 및/또는 물질을 포함할 수 있다(그 역도 같다). 본 개시의 다른 실시예에서도 마찬가지이다.
도 1c에서, 측벽 스페이서(118)는 하드 마스크(116)의 상부 표면으로부터 비아 유전체층(124)의 상부 표면으로 계속해서 연장된다. 또한, 하부 전극 비아(110)는 예를 들어 하부 전극 비아(110)의 측벽 및 하부 표면을 라이닝하는 탄탈륨 또는 티타늄을 포함하는 장벽층(109)을 포함할 수 있다. 일부 실시예에서, 장벽층(109)는 비아 유전체층(124)의 상부 표면과 같은 높이의 상부 표면을 가질 수 있다. 비록 도1a에 명시적으로 도시되지는 않았지만, 이 장벽층(109)은 또한 도 1a에 존재할 수 있다.
도 1d에서, 상부 전극(114), 강유전체 구조(112), 하부 전극(104) 및 장벽층(109)(존재하는 경우)은 각각 일반적으로 U-형 단면을 나타낼 수 있고, 서로에 대해 동심이다. 따라서, 상부 전극(114), 강유전체 구조(112), 하부 전극(104) 및 장벽층(109)은 하부 전극 와이어(106be) 및 상부 전극 비아(120te)사이에서 전기적으로 커플링된다. 이러한 배열에서, 상부 전극(114), 강유전체 구조(112), 하부 전극(104) 및 장벽층(109)은 비아 유전체층(124) 및 라이너층(119)을 통해 연장되고, 여기서 라이너층(119)은 예를 들어 TEOS를 포함할 수 있다.
도 2a를 참조하면, IC의 일부 실시예의 단면도(200)가 제공된다. IC는 하나 이상의 강유전성 커패시터 구조를 포함하는 메모리 영역(402) 및 하나 이상의 로직 디바이스를 포함하는 주변 영역(404)을 포함한다. 도 2a의 단면도는 도 1a의 강유전성 커패시터 구조(102)를 포함하는 것으로 도시되어 있고, 도 1c-1d의 강유전성 커패시터 구조뿐만 아닌라 다른 강유전성 커패시터 구조도 도 2a에 포함될 수 있다는 것을 이해할 것이다.
메모리 영역(402)내에서, 도 1a의 강유전성 커패시터 구조(102)는 제1 메모리 커패시터 구조(102a)와 제2 메모리 커패시터 구조(102b)를 정의한다. 제1 메모리 커패시터 구조(102a)는 액세스 트랜지스터(304)위에 놓이고 상호접속 구조(306)에 의해 액세스 트랜지스터(304)에 전기적으로 커플링된다. 따라서 이것은 FeRAM(강유전성 랜덤 액세스 메모리) 디바이스의 예시적인 구성이다. 액세스 트랜지스터(304)는 반도체 기판(308)위에 놓이고, 예를 들어, MOSFET(금속 산화물 반도체 전계 효과 트랜지스터), BJT(바이폴라 접합 트랜지스터), FinFET(핀 전계 효과 트랜지스터), 일부 다른 적절한 IGFET(절연-게이트 전계 효과 트랜지스터) 또는 기타 다른 적절한 트랜지스터일 수 있다. 반도체 기판(308)은 예를 들어, 벌크 단결정 실리콘 기판, 절연체상의 실리콘(SOI) 기판 또는 기타 다른 적절한 반도체 기판이거나 이를 포함할 수 있다.
액세스 트랜지스터(304)는 한쌍의 메모리 소스/드레인 영역(310), 선택적 전도성 메모리 채널(312), 메모리 게이트 유전체층(314) 및 메모리 게이트 전극(316)을 포함한다. 메모리 소스/드레인 영역(310) 및 선택적 전도성 메모리 채널(312)은 반도체 기판(308)내에 배치되고, 선택적 전도성 메모리 채널(312)은 메모리 소스/드레인 영역(310) 중 하나에서 메모리 소스/드레인 영역 중 다른 하나로 측방향으로 연장된다. 메모리 게이트 유전체 층(314) 및 메모리 게이트 전극(316)은 반도체 기판(308)위에 적층되고 메모리 소스/드레인 영역(310)사이에 끼워진다. 메모리 게이트 유전체 층(314)은 예를 들어, 실리콘 산화물, 하이-k 유전체 층, 기타 다른 적절한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 메모리 게이트 전극(316)은 예를 들어, 도핑된 폴리 실리콘, 금속, 기타 다른 적절한 전도성 물질 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
일부 실시예에서, 절연 구조(318)는 반도체 기판(308)의 상부 표면으로 연장되어 반도체 기판의 액세스 트랜지스터(304)와 다른 반도체 디바이스 사이에 전기적 절연을 제공한다. 일부 실시예에서, 절연 구조(318)는 액세스 트랜지스터(304)의 활성 영역을 측방향으로 둘러싼다. 절연 구조(318)는 예를 들어, 얕은 트랜치 절연(STI) 구조, 깊은 트랜치 절연(DTI) 구조, 기타 다른 적절한 절연 구조 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
상호접속 구조(306)는 액세스 트랜지스터(304)와 반도체 기판(308) 위에 놓인다. 상호 접속 구조(306)는 유전체 구조를 포함하고, 복수의 와이어(106) 및 복수의 비아(120)를 추가로 포함한다. 도면의 간단함을 위해, 오직 와이어(106) 및 비아(120)의 일부만이 라벨링 되고 다른 것을 라벨링되지 않는다. 유전체 구조는 하부 상호접속 유전체 층(122), 하부 상호접속 유전체 층(122)위에 놓이는 비아 유전체 층(124), 비아 유전체 층(124) 위에 놓이는 상부 상호접속 유전체 층(126)을 포함한다. 일부 실시예에서, 유전체 구조는 제1 유전체 라이너(128) 및/또는 제2 유전체 라이너(130)를 추가로 포함한다. 제1 및/또는 제2 유전체 라이너(128, 130)는 강유전체 구조(112) 및 비아 유전체 층(124)을 상부 상호접속 유전체 층(126)으로부터 추가로 분리한다. 예를 들어, 제1 유전체 라이너(128)는 인접 비아의 형성 동안 에칭 정지부로서 역할을 하고/하거나 예를 들어, 실리콘 탄화물, 기타 다른 적절한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 제2 유전체 라이너(130)는 예를 들어, TEOS 실리콘 이산화물, 기타 다른 적절한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
복수의 와이어(106)는 하부 및 상부 전극 와이어(106be, 106te)를 포함하고, 복수의 비아(120)는 상부 전극 비아(120te)를 포함한다. 와이어(106) 및 비아(120)는 전도성 경로를 정의하기 위해 유전체 구조에서 교대로 적층되며, 그 중 하나는 하부 전극 와이어(106be)를 메모리 소스/드레인 영역(310) 중 하나에 전기적으로 커플링한다. 또한, 와이어(106) 및 비아(120)는 각각 와이어 레벨 및 비아 레벨로 그룹화 된다. 와이어 레벨은 반도체 기판(308)위에 공통 높이를 갖는 와이어 세트이고, 비아 레벨은 반도체 기판(308) 위에 공통 높이를 갖는 비아 세트이다. 상부 전극 와이어(106te)는 하부 전극 와이어(106be)를 수용하는 와이어 레벨 바로 위의 와이어 레벨에 있다. 일부 실시예에서, 도시된 바와 같이, 하부 전극 와이어(106be)는 일부 맥락에서 금속4(M4)라고도 나타내 질 수 있는 와이어 레벨(4)에 있다. 그러나, 하부 전극 와이어(106be)는 다른 실시예에서 임의의 다른 와이어 레벨/금속 층에 있을 수 있다. 예를 들어, 하부 전극 와이어(106be)는 다른 실시예에서 와이어 레벨(1)에 있을 수 있다.
제1 메모리 커패시터 구조(102a), 액세스 트랜지스터(304) 및 제1 메모리 커패시터 구조(102a)와 액세스 트랜지스터(304) 사이의 전기적 상호접속부는 제1 1T1C FeRAM 메모리 셀을 정의한다. 제1 메모리 커패시터 구조(102a)와 액세스 트랜지스터(304) 사이의 전기적 상호접속부는 와이어(106)들과 비아(120)들에 의해 정의된다는 점에 유의한다. 일부 실시예에서, 제1 1T1C FeRAM 메모리 셀은 메모리 어레이를 정의하기 위해 행과 열로 배열되는 많은 1T1C FeRAM 메모리 셀 중 하나이다. 이러한 일부 실시예에서, 복수의 와이어(106)는 메모리 어레이의 소스 라인을 정의하는 소스 라인 와이어(106sl), 메모리 어레이의 워드 라인을 정의하는 메모리 게이트 전극(316), 메모리 어레이의 비트 라인을 정의하는 상부 전극 와이어(106te) 또는 이들의 임의의 조합을 포함한다. 예를 들어, 하부 전극 와이어1(106be) 및 소스 라인 와이어(106sl)는 각각 메모리 소스/드레인 영역(310)에 전기적으로 커플링될 수 있다.
IC의 주변 영역(404)에서, 상호접속 구조의 금속층은 메모리 영역(402)에서와 동일한 간격 또는 높이로 이격된다. 주변 영역(404)은 한쌍의 로직 소스/드레인 영역(410), 선택적 전도성 로직 채널(412), 로직 게이트 유전체 층(414) 및 로직 게이트 전극(416)을 포함하는 로직 트랜지스터(408)을 포함한다. 로직 소스/드레인 영역(410) 및 선택적 전도성 로직 채널(412)은 반도체 기판(308)내에 배치되고, 선택적 전도성 로직 채널(412)은 로직 소스/드레인 영역(410) 중 하나에서 로직 소스/드레인 영역(410) 중 다른 하나로 측방향으로 연장된다. 로직 게이트 유전체 층(414) 및 로직 게이트 전극(416)은 반도체 기판(308)위에 적층되고 로직 소스/드레인 영역(410)사이에 끼워진다. 예를 들어, 로직 게이트 유전체 층(414)은 실리콘 산화물, 하이-k 유전체 층, 기타 다른 적절한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 예를 들어, 로직 게이트 전극(416)은 도핑된 폴리 실리콘, 금속, 기타 다른 적절한 전도성 물질 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 2b 내지 2g는 강유전체 커패시터가 상호접속 구조내에 배열될 수 있는 다양한 위치의 다양한 다른 실시예를 보여준다. 이러한 실시예로부터 알 수 있는바와 같이, 강유전체 커패시터(102a, 102b)는 상호접속 구조 내 또는 위의 임의의 지점에 배열될 수 있다. 도 2b 내지 2g에서, 상호접속 구조(306)는 최하부 금속층(예: M1) 및 상부 패드 층(예: 알루미늄 본드 패드, 구리 포스트 및/또는 솔더 범프)을 포함한다. 다수의 금속간 층과 다수의 상부 금속층은 최하부 금속층 과 상부 패드층 사이에 배치된다. 일반적으로, 금속간 와이어 층과 금속간 비아를 포함하는 금속간 층은 더 작은 피처 크기를 갖고 간격이 더 촘촘한 반면, 상부 금속 와이어 층과 상부 금속 비아를 포함하는 상부 금속층은 더 큰 피처 크기를 갖고 간격이 더 크다. 예를 들어, 일부 경우에 금속간 층은 서로의 위에 적층 된 M1 와이어 층, M1 비아층, M2 와이어 층, M2 비아층, M3 와이어 층, M3 비아 층, M4 와이어 층 및 M4 비아층을 포함할 수 있다. 이러한 와이어 층은 각각 금속간 폭(예: 50nm보다 더 큼)과 금속간 두께(예: 일부 실시예에서 500 옹스트롬 - 1500 옹스트롬, 및 900 옹스트롬)를 가질 수 있고, 최소한의 금속간 측면 간격(예: 50nm보다 더 큼)에 의해 이격될 수 있다. 상부 금속 층은 상부 금속(TM1) 와이어층, 상부 금속(TM1) 비아층, 상부 금속(TM2) 와이어 층, 상부 금속(TM2) 비아 층 및 상부 금속(TM3) 와이어 층을 포함할 수 있다. 이러한 상부 금속 와이어 층은 각각 상부 금속 폭(예: 0.5마이크로미터 보다 더 큼) 및 상부 금속 두께(예: 일부 실시예에서 1500 옹스트롬 - 10,000 옹스트롬, 및 1900 옹스트롬)를 가질 수 있고, 상부 금속 측면 간격(예: 0.1 마이크로미터 보다 더 큼)에 의해 이격될 수 있다. 유전체 패시베이션 물질은 상부 패드층을 감싸지만, 전기 본딩을 위해 상부 패드층의 상부 표면을 노출시킨다.
예를 들어, 도 2b 내지 2c는 강유전체 커패시터가 기판의 상부표면과 최하단 금속(예: M1)층의 하부 표면 사이에 배열되는 일부 실시예를 도시한다. 이 접근법은 강유전체 위상 최적화를 위해 제조 중 다양한 지점에서 강유전체 커패시터에 예를 들어 400 oC 이상의 고온 어닐링을 적용할 수 있다. 도 2b에서, 하부 전극(104)은 하부 접촉 부분 위에 배치되고, 강유전체 구조(112)는 하부 전극(104) 위에 배치되고, 상부 전극(114)은 강유전체 구조 위에 배치되고, 상부 접촉 부분은 상부 전극(114)을 최하부 금속층에 커플링한다. 일부 경우에, 하부 접촉 부분과 상부 접촉 부분은 텅스텐, 니켈, 알루미늄 및/또는 구리와 같은 동일한 금속을 포함할 수 있지만, 다른 경우에 하부 접촉 부분과 상부 접촉 부분은 상이한 금속을 포함할 수 있다. 예를 들어, 이러한 다른 경우들 중 일부에서 하부 접촉 부분은 텅스텐, 니켈 및/또는 알루미늄을 포함할 수 있고, 상부 접촉 부분은 구리를 포함할 수 있다.
도 2d 내지 2e는 강유전체 커패시터가 금속간 층 내(즉, 최하부 금속 층과 최상부 금속간 층 사이)에 배열되는 일부 실시예를 도시한다. 예를 들어, 도 2d-2e의 예에서 강유전체 커패시터는 금속간 층(M2)과 금속간 층(M3)사이에 배치된다. 이 실시예는 강유전체 커패시터가 도 2b 내지 2c의 실시예와 비교하여 제조 프로세스 전반에 걸쳐 더 적은 열 스트레스를 경험하는 경향이 있다는 점에서 몇몇 이점을 제공할 수 있고, 따라서 최종 디바이스는 더 낮은 열 버짓(budget) 내에 있기 때문에 더 안정적일 수 있다.
도 2f 내지 2g는 강유전체 커패시터가 최상부 금속간 층과 하부 상부 금속층 사이에 배열되는 일부 실시예를 도시한다. 이 실시예는 강유전체 커패시터가 도 2b 내지 2c의 실시예와 비교하여 제조 프로세스 전반에 걸쳐 더 적은 열 스트레스를 경험하는 경향이 있다는 점에서 몇몇 이점을 제공할 수 있고, 따라서 최종 디바이스는 더 낮은 열 버짓내에 있기 때문에 더 안정적일 수 있다. 그러나, 상호접속 구조(306)에 더 높게 강유전체 커패시터를 배치하는 것은 또한 강유전체 커패시터가 상호접속 구조에서 더 낮은 실시예와 비교하여 소량의 추가적인 저항을 더할 수 있고, 따라서, 트레이드오프가 필요하고, 가장 중요한 설계 고려사항에 따라 다양한 접근 방식이 다양한 상황에 더 적합할 수 있다.
도 2h내지 2i는 강유전체 커패시터가 최상부 금속층 위에 그리고 패드층 구조 아래에 배열되는 일부 실시예를 도시한다. 다시, 상호접속 구조(306)에 더 높게 강유전체 커패시터를 배치하는 것은 또한 (강유전체 커패시터가 상호접속 구조에서 더 낮은 실시예와 비교하여) 소량의 추가적인 저항을 더할 수 있고 또한 본딩 동안 추가적인 스트레스를 받을 수 있고, 따라서, 트레이드 오프가 필요하고, 가장 중요한 설계 고려사항에 따라 다양한 접근 방식이 다양한 상황에 더 적합할 수 있다.
도 3 내지 13을 참조하면, 일련의 단면도(300-1300)은 강유전성 커패시터 구조를 포함하는 IC를 형성하기 위한 방법의 일부 실시예를 도시하고, 여기서 강유전성 커패시터 구조는 1T1C 메모리 셀의 일부이다. 예를 들어, 방법은 도 1a-1d 및/또는 2a-2g의 임의의 하나에서 IC를 형성하도록 활용될 수 있다. 도 3 내지 13에 도시된 단면도(300-1300)는 방법을 참조하여 설명되지만, 도 3 내지 13에 도시된 구조는 방법에 제한되지 않으며 방법 없이 단독으로 사용될 수 있다는 점을 알 것이다.
도 3의 단면도(300)에 의해 도시된 바와 같이, IC는 하나 이상의 강유전성 커패시터 구조에 해당하는 메모리 영역(402)과 하나 이상의 로직 디바이스에 해당하는 주변 영역(404)을 포함한다. 도면 간소화를 위해, IC의 하부 부분(예: 도 2a에 도시됨)은 도 3 내지 13에서 생략된다는 점에 유의한다. 하부 상호접속 유전체 층(122)의 상부표면을 따라 하부 상호접속 유전체층(122)의 상부 표면 및 와이어의 각각의 상부 표면(예: 도 1a-1b의 106be)에 평탄화가 수행되어, 하부 상호접속 유전체 층(122)의 상부 표면은 하부 상호접속 유전체 층(122)의 상부 표면을 따라 와이어 각각의 상부 표면과 평평하거나 거의 평평하다. 예를 들어, 평탄화는 CMP, 기타 다른 적절한 평탄화 프로세스 또는 이들의 임의의 조합에 의해 수행될 수 있다.
도 4의 단면도(400)에 의해 도시된 바와 같이, 하부 상호접속 유전체층(122)을 덮는 비아 유전체 층(124)이 형성된다. 비아 유전체 층(124)은 예를 들어, 실리콘 탄화물, 실리콘 질화물, 기타 다른 적절한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 예를 들어, 비아 유전체 층(124)은 CVD(화학적 기상 증착), PVD(물리적 기상 증착), 적절한 다른 퇴적 프로세스 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 5의 단면도(500)에 의해 도시된 바와 같이, 비아 유전체층(124)은 복수의 메모리 개구부(502)를 형성하도록 패터닝된다. 메모리 개구부(502)는 각각 하부 전극 와이어(106be)위에 놓이고 이를 노출시킨다. 일부 실시예에서, 패터닝은 에칭 프로세스, 기타 다른 적절한 패터닝 프로세스 또는 이들의 임의의 조합에 의해 수행된다. 일부 실시예에서, 에칭 프로세스는 비아 유전체 층(124)상에 마스크(506)를 형성하는 단계, 마스크(506)를 제자리에 두고 비아 유전체 층(124)에 에칭을 수행하는 단계, 및 에칭 후에 마스크(506)를 제거하는 단계를 포함한다. 예를 들어, 마스크(506)는 포토 레지스트, 실리콘 질화물, 기타 다른 적절한 마스크 재료 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 6의 단면도(600)에 의해 도시된 바와 같이, 비아 유전체 층(124)을 덮고 메모리 개구부(502)(도 5 참조)를 라이닝 하는 전도성 라이너 층(602)이 형성된다. 또한, 전도성 라이너 층(602)을 덮고 메모리 개구부(502)를 채우는 하부 전도성 본체 층(604)이 형성된다. 전도성 라이너 층(602)과 하부 전도성 본체 층(604)은 메모리 개구부(502)에서 하부 전극 비아(110)를 전체적 또는 부분적으로 정의한다. 또한, 전도성 라이너 층(602)은 하부 전도성 본체 층(604)으로부터의 재료가 하부 전도성 본체 층(604)으로부터 주변 구조로 이동하는 것을 차단하도록 구성된다. 전도성 라이너 층(602)은 예를 들어, 티타늄 질화물, 티타늄, 탄탈륨 질화물, 탄탈륨, 하부 전도성 본체 층(604)에 대한 기타 다른 적절한 전도성 장벽 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 하부 전도성 본체 층(604)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 플래티늄, 이리듐, 루테늄, 텅스텐, 은, 구리, 니켈, 기타 다른 적절한 전도성 물질 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 전도성 라이너 층(602)과 하부 전도성 본체 층(604)은 예를 들어, CVD, PVD, 무전해(electroless) 도금, 전기도금, 스퍼터링, 기타 다른 적절한 퇴적 프로세스 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 7의 단면도(700)에 의해 도시된 바와 같이, 평탄화는 비아 유전체 층(124)의 상부 표면에 도달할 때까지 전도성 라이너 층(602)(도 6 참조)과 하부 전도성 본체 층(604)(도 6 참조)의 각 상부 표면에 수행된다. 예를 들어, 평탄화는 CMP, 기타 다른 적절한 평탄화 프로세스 또는 이들의 임의의 조합에 의해 수행될 수 있다.
도 8의 단면도(800)에 의해 도시된 바와 같이, 상부 전도성 본체 층(802), 강유전체 층(804), 상부 전극 층(806) 및 하드 마스크 층(808)은 비아 유전체 층(124)과 하부 전도성 본체 층(604)상에 형성된다. 상부 전도성 본체 층(802)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 플래티늄, 이리듐, 루테늄, 텅스텐, 은, 구리, 니켈, 기타 다른 적절한 전도성 물질 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 종종, 상부 전도성 본체 층(802)은 하부 전도성 본체 층(604)과 같은 물질이지만, 이들은 대안적인 실시예에서 상이한 물질일 수 있다. 강유전체 층(804)은 예를 들어, 스트론튬 비스무트 탄탈라이트, 납 지르코늄 티타네이트, 하프늄 지르코늄 산화물, 도핑된 하프늄 산화물, 기타 다른 적절한 강유전체 물질 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 상부 전극 층(806)은 예를 들어, 티타늄 질화물, 탄탈륨 진화물, 플래티늄, 이리듐, 루테늄, 텅스텐, 은, 구리, 니켈, 기타 다른 적절한 전도성 물질 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 하드 마스크 층(808)은 예를 들어, 실리콘 질화물, 실리콘 산화 질화물, 실리콘 산화물, 기타 다른 적절한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
예를 들어, 스택을 형성하기 위한 프로세스는 상부 전도성 본체 층(802)을 퇴적하는 단계, 후속적으로 강유전체 층(804)을 퇴적하는 단계, 후속적으로 상부 전극 층(806)을 퇴적하는 단계 및 후속적으로 하드 마스크 층(808)을 퇴적하는 단계를 포함할 수 있다. 상부 전도성 본체 층(802), 강유전체 층(804), 상부 전극 층(806) 및 하드 마스크 층(808)은 예를 들어, CVD, PVD, ALD, 무전해 도금, 전기 도금, 기타 다른 적절한 퇴적 프로세스 또는 이들의 임의의 조합에 의해 퇴적될 수 있다.
도 9의 단면도(900)에 의해 도시되는 바와 같이, 상부 전극 층(806)(도 8 참조) 및 하드 마스크 층(808)(도 8 참조)은 상부 전극(114)과 하드 마스크(116)를 형성하도록 패터닝된다. 이 에칭은 강유전체 층의 상부 표면(804)으로 예를 들어 일부 실시예에서 강유전체 층(804)의 5%에서 대략 30%의 범위로 연장되어 레지(예: 도 1의 레지(119) 참조)를 형성할 수 있다.
패터닝은 예를 들어, 에칭 프로세스, 기타 다른 적절한 패터닝 프로세스 또는 이들의 임의의 조합에 의해 수행될 수 있다. 에칭 프로세스는 예를 들어 다음을 포함할 수 있다: 하드 마스크 층(116)상에 마스크(902)를 형성하는 단계; 마스크(902)를 제자리에 두고 상부 전극 층과 하드 마스크 층에 에칭을 수행하는 단계; 이에 의해 상부 전극(114)과 하드 마스크(116)를 형성하는 단계. 마스크(902)는 에칭 후에 제거될 수 있다. 마스크(902)는 예를 들어, 포토 레지스트, 하드 마스크 및/또는 기타 다른 적절한 마스크 재료 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 10의 단면도(1000)에 의해 도시된 바와 같이, 실리콘 질화물 또는 실리콘 산화 질화물과 같은 유전체 스페이서 층(1002)은 상부 전극(114)의 측벽을 따라 강유전체 구조(112)의 상부 표면상에 형성되고, 하드 마스크(116)의 측벽을 따라 그 상부 표면 위에 형성된다. 따라서 유전체 스페이서 층(1002)은 도9의 구조 위에 연속적인 유전체 층이고, 일반적으로 등각(conformal)이다.
도 11의 단면도(1100)에 의해 도시된 바와 같이, 유전체 스페이서 층(예: 도 10의 1002 참조)은 일반적으로 유전체 스페이서 층이 형성된 후에 추가 마스크의 형성 없이, 강력한 수직 성분을 갖는 건식 에칭 또는 플라즈마 에칭과 같은 제1 에칭을 사용하여 에칭된다. 따라서, 이러한 에칭은 유전체 스페이서 층(예: 도 10의 1002 참조)의 측면 부분을 제거하고, 이로 인해 에칭 후에 유전체 측벽 스페이서 구조(118)를 제자리에 남겨둔다. 그 후 제2 에칭은 강유전체 층(예: 도 8의 804 참조)과 상부 전도성 본체 층(예: 도 8의 802 참조)의 노출된 부분을 제거하기 위해 유전체 측벽 스페이서 구조(118)를 제자리에 둔 채로 수행된다. 이러한 에칭은 강유전체 층(804) 및/또는 상부 전도성 본체(802)로부터 에칭/제거되는 화학종을 포함하는 전도성 잔류물(117)이 하부 전극의 외부 측벽, 강유전체 층의 외부 측벽 및/또는 유전체 측벽 스페이서 구조(118)의 외부 측벽 상에 그리고 유전체 측벽 스페이서 구조(118)의 상부 표면과 하드 마스크(116)의 상부 표면상에 형성되게 할 수 있다. 그러나 유전체 측벽 스페이서 구조(118)의 경우, 이 전도성 잔류물은 상부 전극과 하부 전극을 서로 단락시켜 디바이스의 작동 불능을 초래할 수 있다. 일부 경우, 연속적인 층이 아니라, 전도성 잔류물(117)은 ”얼룩지거나” “군데군데 있을” 수 있으며, 노출된 구조의 일부는 덮지만 노출된 구조의 다른 부분은 덮지 않는다. 또한, 전도성 잔류물(117)은 전도성 잔류물의 에칭 및 재퇴착이 구조의 상부에서 구조의 하부로 진행하는 방식 때문에 유전체 스페이서 구조(118)의 상부를 향해 더 두껍고 하부 전극을 향해 더 얇을 수 있지만, 다른 구조는 본 출원의 이 예 및 다른 예에 대한 본 개시의 범위 내에 있다.
도 12의 단면도(1200)에 의해 도시된 바와 같이, 비아 유전체 층(124) 및 메모리 구조를 덮는 제1 유전체 라이너(128) 및 제2 유전체 라이너(130)가 형성된다. 예를 들어, 일부 실시예에서, 제1 유전체 라이너(128)는 실리콘 탄화물이거나 이를 포함할 수 있고, 제2 유전체 라이너(130)는 TEOS 실리콘 이산화물을 포함할 수 있다. 그 후 상부 상호접속 유전체 층(126)이 형성되어 제1 유전체 라이너(128)와 제2 유전체 라이너(130)를 덮고, 예를 들어, 실리콘 산화물, 로우-k 유전체, 기타 다른 적절한 유전체 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 13의 단면도(1300)에 의해 도시된 바와 같이, 상부 표면을 평평하게 하기 위해 상부 상호접속 유전체 층(126)의 상부 표면에 평탄화가 수행된다. 예를 들어, 평탄화는 CMP, 기타 다른 적절한 평탄화 프로세스 또는 이들의 임의의 조합에 의해 수행될 수 있다. 그 후, 개구부는 상부 상호접속 유전체 층(126)에 형성되고, 개구부에 비아(예: 120te 및 120) 및 금속 와이어(예: 106te, 1304)가 형성된다. 예를 들어, 비아와 금속 와이어는 다마신 프로세스 또는 이중 다마신 프로세스를 통해 형성될 수 있다. 비아 및 금속 와이어는 예를 들어, 구리, 알루미늄, 니켈, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 플래티늄, 이리듐, 루테늄, 텅스텐, 은, 기타 다른 적절한 전도성 물질 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. IC의 주변 영역(404)에서, 상호 접속 구조의 금속층은 메모리 영역(402)에서와 동일한 간격 또는 높이로 이격될 수 있고, 이는 메모리 영역(402) 및 주변 영역(404)의 통합을 단순화한다. 예를 들어, 주변 영역(404)의 금속 층(1302, 1304)은 메모리 영역(402)의 106be 및 106te와 같은 동일한 수직 간격을 가질 수 있다.
도 14는 일부 실시예에 따른 흐름도 형식(1400)의 방법을 도시한다.
동작(1402)에서, 하부 전극 층이 형성되고, 강유전체 층은 하부 전극층 위에 형성된다. 상부 전극층은 강유전체 층 위에 형성된다. 일부 실시예에서, 이 동작은 예를 들어, 도 3내지 8의 전부 또는 일부와 일치할 수 있다.
동작(1404)에서, 마스크는 상부 전극층 위에 형성된다. 일부 실시예에서, 이 동작은 예를 들어, 도 9의 전부 또는 일치와 일치할 수 있다.
동작(1406)에서, 마스크가 제자리에 있는 상태에서, 에칭은 상부 전극층의 일부를 제거하도록 수행되어 상부 전극 구조를 제자리에 남겨둔다. 에칭은 강유전체 층의 표면에 대응하는 높이에서 멈춘다. 일부 실시예에서, 이 동작은 예를 들어, 도 9의 전부 또는 일치와 일치할 수 있다.
동작(1408)에서, 등각 유전체 층은 강유전체 층의 표면위를 따라, 상부 전극 구조의 측벽을 따라 그리고 상부 전극 구조의 상부 표면 위에 형성된다. 일부 실시예에서, 이 동작은 예를 들어, 도 10의 전부 또는 일부와 일치할 수 있다.
동작(1410)에서, 등각 유전체층은 상부 전극 구조의 측벽과 마스크의 측벽을 따라 강유전체 층의 표면 상의 유전체 측벽 스페이서 구조를 형성하기 위해 에칭된다. 일부 실시예에서, 이 동작은 예를 들어, 도 11의 전부 또는 일부와 일치할 수 있다.
동작(1412)에서, 마스크와 유전체 측벽 스페이서 구조를 제자리에 두고, 강유전체 층의 일부와 하부 전극 층의 일부가 제거된다. 일부 실시예에서, 이 동작은 예를 들어, 도 11의 전부 또는 일부와 일치할 수 있다.
동작(1414)에서, 제1 라이너는 유전체 측벽 스페이서 구조의 최외측 측벽을 따라 그리고 하드 마스크의 상부 표면위에 형성된다. 일부 실시예에서, 이 동작은 예를 들어, 도 12의 전부 또는 일부와 일치할 수 있다.
동작(1416)에서, 제2 라이너는 제1 라이너의 최외측 측벽을 따라 그리고 제1 라이너의 상부 표면 위에 형성된다. 일부 실시예에서, 이 동작은 예를 들어, 도 12의 전부 또는 일부와 일치할 수 있다.
동작(1418)에서, 비아는 제1 라이너 및 제2 라이너를 통해 형성되어 상부 전극과 전기적으로 접촉한다. 일부 실시예에서, 이 동작은 예를 들어, 도 13의 전부 또는 일부와 일치할 수 있다.
따라서, 일부 실시예는 메모리 디바이스에 관한 것이다. 메모리 디바이스는 하부 전극 구조와 하부 전극 구조 위에 놓이는 상부 전극을 포함한다. 상부 전극은 제1 폭을 갖는다. 강유전체 구조는 하부 전극 구조를 상부 전극으로부터 분리하고, 강유전체 구조는 강유전체 구조가 제1폭과 제2폭 사이의 차이를 반영하는 레지를 포함하도록 제1폭 보다 더 큰 제2 폭을 갖는다. 유전체 측벽 스페이서 구조는 레지상에 배치되고, 상부 전극의 최외측 측벽을 덮는다.
다른 실시예는 방법에 관한 것이다. 이 방법에서, 하부 전극 층이 형성되고, 강유전체 층은 하부 전극층 위에 강유전체 층이 형성되고, 강유전체 층 위에 상부 전극 층이 형성된다. 마스크는 상부 전극 층 위에 형성된다. 마스크가 제자리에 있는 상태에서, 에칭은 상부 전극 층의 일부를 제거하기 위해 수행되어 상부 전극 구조를 제자리에 남겨둔다. 에칭은 강유전체 층의 표면에 대응하는 높이에서 정지한다. 등각의 유전체 층은 상부 전극 구조의 측벽을 따라 강유전체 층의 포면 위에 그리고 상부 전극 구조의 상부 표면 위에 형성된다. 등각의 유전체 층은 강유전체 층의 표면상에 그리고 상부 전극 구조의 측벽을 따라 유전체 측벽 스페이서 구조를 형성하기 위해 에칭된다. 마스크와 유전체 측벽 스페이서 구조를 제자리에 둔 상태에서, 강유전체 층의 일부와 하부 전극 층의 일부가 제거된다.
또한, 다른 실시예는 하부 전극 구조와 하부 전극 구조 위에 놓이는 상부 전극을 포함하는 메모리 디바이스와 관한 것이다. 상부 전극은 상부 전극의 최외측 측벽 사이에서 측정된 것과 같은 제1 폭을 갖는다. 강유전체 구조는 상부 전극으로부터 하부 전극 구조를 분리한다. 강유전체 구조는 상부 강유전체 부분이 하부 강유전체 부분을 만나는 높이에 레지가 대응되도록 제1 폭을 갖는 상부 강유전체 부분과 제1폭보다 큰 제2 폭을 갖는 하부 강유전체 부분을 포함한다. 유전체 측벽 스페이서 구조는 레지 상에 배치되고 상부 전극의 최외측 측벽을 덮는다.
전술한 내용은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시예의 피처를 개략적으로 설명한다. 당업자는 본 명세서에 도입된 실시예의 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있음을 인식해야 한다. 또한, 당업자는 이러한 등가 구성이 본개시의 정신 및 범위를 벗어나지 않으며, 본 개시의 정신 및 범위를 벗어나지 않고 여기에서 다양한 변경, 대체 및 대안을 할 수 있음을 인식해야 한다.
실시예 1.
집적 회로에 있어서,
반도체 기판;
상기 반도체 기판의 상부 표면 위에 배치되는 상호접속 구조- 상기 상호접속 구조는 최하부 금속 층, 상기 최하부 금속 층 위에 배치되는 금속간 층, 상기 금속간 층 위에 배치되는 상부 금속 층 및 상기 상부 금속 층 위에 배치되는 본드 패드층을 포함하고, 상기 상부 금속층은 상기 최하부 금속 층의 두께보다 더 큰 두께를 가짐-; 및
상기 상호접속 구조내에 배치되는 강유전성 커패시터 구조를 포함하고, 상기 강유전성 커패시터 구조는 상기 반도체 기판의 상기 상부 표면위에 배치되는 하부 전극, 상기 하부 전극 위의 강유전체 구조 및 상기 강유전체 위에 그리고 상기 최하부 금속 층 아래에 배치되는 상부 전극을 포함하는 집적 회로.
실시예 2.
제1항에 있어서,
상기 강유전체 구조는 제1폭을 갖는 상부 강유전체 부분과 제2 폭을 갖는 하부 강유전체 부분을 포함하여, 레지(ledge)가 상기 상부 강유전체 부분과 상기 하부 강유전체 부분이 만나는 높이에 대응하게 하는 집적 회로.
실시예 3.
제2항에 있어서,
상기 레지는 강유전체 구조의 전체 높이의 약 5% 내지 약 30%인 거리만큼 상기 강유전체 구조의 최상부 표면으로부터 분리되는 집적 회로.
실시예 4.
제1항에 있어서,
상기 상부 전극의 외부 측벽 주위에 배치되는 유전체 측벽 스페이서 구조; 및
상기 유전체 측벽 스페이서 구조의 최외부 측벽, 상기 강유전체 구조의 최외부 측벽 및 상기 하부 전극의 최외부 측벽을 따라 배치되는 전도성 잔류물을 더 포함하는 집적 회로.
실시예 5.
제4항에 있어서,
상기 상부 전극의 상부 표면 위의 하드 마스크를 더 포함하는 집적 회로.
실시예 6.
제5항에 있어서,
상기 유전체 측벽 스페이서 구조의 최외부 측벽을 따라 그리고 상기 하드마스크의 상부 표면 위에 제1 유전체 라이너를 더 포함하는 집적 회로.
실시예 7.
제6항에 있어서,
상기 제1 유전체 라이너는 실리콘 탄화물을 포함하는 집적 회로.
실시예 8.
제6항에 있어서,
상기 제1 유전체 라이너의 최외부 측벽을 따라 그리고 상기 제1 유전체 라이너의 상부 표면 위에 제2 유전체 라이너를 더 포함하는 집적 회로.
실시예 9.
집적 회로에 있어서,
반도체 기판;
상기 반도체 기판의 상부 표면 위에 배치되는 상호접속 구조-상기 상호접속 구조는 최하부 금속 층, 상기 최하부 금속 층 위에 배치되는 금속간 층, 상기 금속간 층 위에 배치되는 상부 금속 층 및 상기 상부 금속 층 위에 배치되는 본드 패드 층을 포함하고, 상기 상부 금속 층은 상기 금속간 층의 폭과 두께 각각보다 더 큰 폭과 두께를 가짐-; 및
상기 상호접속 구조 내에 배치되는 강유전성 커패시터 구조를 포함하고, 상기 강유전성 커패시터 구조는 상기 상부 금속층 위에 배치되는 하부 전극, 상기 하부 전극 위의 강유전체 구조 및 상기 강유전체 구조 위에 그리고 상기 본드 패드 층 아래에 배치되는 상부 전극을 포함하는 집적 회로.
실시예 10.
제9항에 있어서,
상기 상부 전극의 외부 측벽 주위에 배치되는 유전체 측벽 스페이서 구조; 및
상기 상부 전극 위에 배치되고 상기 유전체 측벽 스페이서 구조의 내부 측벽 내에 배치되는 유전체 하드 마스크를 더 포함하는 집적 회로.
실시예 11.
제10항에 있어서,
상기 유전체 측벽 스페이서 구조의 최외부 측벽을 따르는 그리고 상기 유전체 하드 마스크의 상부 표면 위의 제1 라이너;
상기 제1 라이너의 최외부 측벽을 따르는 그리고 상기 제1 라이너의 상부 표면 위의 제2 라이너-상기 제2 라이너는 상기 제1 라이너의 제1 조성과 상이한 제2 조성을 가짐-; 및
상기 유전체 하드 마스크를 통해, 상기 제1 라이너를 통해, 그리고 상기 제2 라이너를 통해 연장하여 상기 상부 전극과 전기적 접촉을 하는 비아를 더 포함하는 집적 회로.
실시예 12.
제10항에 있어서,
상기 유전체 측벽 스페이서 구조의 최외부 측벽을 따라, 상기 강유전체 구조의 최외부 측벽을 따라 그리고 상기 하부 전극 구조의 최외부 측벽을 따라 배치되는 전도성 잔류물을 더 포함하는 집적 회로.
실시예 13.
제12항에 있어서,
상기 전도성 잔류물은 화학종을 포함하고, 상기 강유전체 구조는 상기 화학종을 포함하는 집적 회로.
실시예 14.
집적회로에 있어서,
반도체 기판;
상기 반도체 기판의 상부 표면위에 배치되는 상호접속 구조-상기 상호접속 구조는 최하부 금속 층, 상기 최하부 금속층 위의 상이한 높이에 배치되는 복수의 금속간 층, 상기 금속간 층 위의 상이한 높이에 배치되는 복수의 상부 금속층 및 상기 복수의 상부 금속층 위에 배치되는 본드 패드층을 포함하고, 상기 복수의 상부 금속층 각각은 상기 복수의 금속간 층의 폭과 높이 각각보다 더 큰 폭과 높이를 가짐-; 및
상기 상호접속 구조 내에 배치되는 강유전성 커패시터 구조를 포함하고, 상기 강유전성 커패시터 구조는 상기 복수의 금속간 층의 최상부 금속간 층 위에 배치되는 하부 전극 구조, 상기 하부 전극 구조 위의 강유전체 구조 및 상기 복수의 상부 금속층의 최하부 상부 금속층 아래에 배치되는 상부 전극 구조를 포함하는 집적 회로.
실시예 15.
제14항에 있어서,
상기 강유전성 커패시터 구조는 제1 폭을 갖는 상부 강유전체 부분 및 상기 제1 폭보다 더 큰 제2 폭을 갖는 하부 강유전체 부분을 포함하여, 레지가 상기 상부 강유전체 부분과 상기 하부 강유전체 부분이 만나는 높이에 대응하게 하며,
상기 집적 회로는 상기 레지상에 배치되고 상기 상부 전극 구조의 최외부 측벽을 덮는 유전체 측벽 스페이서 구조를 더 포함하는 집적 회로.
실시예 16.
제15항에 있어서,
상기 유전체 측벽 스페이서 구조의 최외부 측벽을 따라, 상기 강유전체 구조의 최외부 측벽을 따라 그리고 상기 하부 전극 구조의 최외부 측벽을 따라 배치되는 전도성 잔류물을 더 포함하는 집적 회로.
실시예 17.
제15항에 있어서,
상기 하부 전극 구조의 하부 부분의 외부 측벽을 따르고 상기 하부 전극 부분의 상기 하부 부분의 하부 표면을 따르는 장벽층을 더 포함하는 집적 회로.
실시예 18.
제14항에 있어서,
상기 하부 전극 구조, 상기 강유전체 구조 및 상기 상부 전극 구조는 각각 U-형 단면을 갖고 서로에 대해 동심(concentric)인 집적 회로.
실시예 19.
제14항에 있어서,
상기 상부 전극 구조의 상부 표면으로부터 상기 하부 전극 구조의 하부 표면으로 계속해서 연장하는 유전체 측벽 스페이서 구조를 더 포함하는 집적 회로.
실시예 20.
제14항에 있어서,
상기 복수의 상부 금속층 각각의 폭은 0.1 마이크로 미터보다 더 크고, 상기 복수의 상부 금속층 각각의 두께는 1500 옹스트롬 내지 10000 옹스트롬이고, 상기 복수의 금속간 층 각각의 폭은 50 나노미터보다 더 크고, 상기 복수의 금속간 층 각각의 두께는 500 옹스트롬 내지 1500 옹스트롬인 집적 회로.

Claims (10)

  1. 집적 회로에 있어서,
    반도체 기판;
    상기 반도체 기판의 상부 표면 위에 배치되는 상호접속 구조- 상기 상호접속 구조는 최하부 금속 층, 상기 최하부 금속 층 위에 배치되는 금속간 층, 상기 금속간 층 위에 배치되는 상부 금속 층 및 상기 상부 금속 층 위에 배치되는 본드 패드층을 포함하고, 상기 상부 금속층은 상기 최하부 금속 층의 두께보다 더 큰 두께를 가짐-; 및
    상기 상호접속 구조내에 배치되는 강유전성 커패시터 구조를 포함하고, 상기 강유전성 커패시터 구조는 상기 반도체 기판의 상기 상부 표면위에 배치되는 하부 전극, 상기 하부 전극 위의 강유전체 구조 및 상기 강유전체 위에 그리고 상기 최하부 금속 층 아래에 배치되는 상부 전극을 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 강유전체 구조는 제1폭을 갖는 상부 강유전체 부분과 제2 폭을 갖는 하부 강유전체 부분을 포함하여, 레지(ledge)가 상기 상부 강유전체 부분과 상기 하부 강유전체 부분이 만나는 높이에 대응하게 하는 집적 회로.
  3. 제1항에 있어서,
    상기 상부 전극의 외부 측벽 주위에 배치되는 유전체 측벽 스페이서 구조; 및
    상기 유전체 측벽 스페이서 구조의 최외부 측벽, 상기 강유전체 구조의 최외부 측벽 및 상기 하부 전극의 최외부 측벽을 따라 배치되는 전도성 잔류물을 더 포함하는 집적 회로.
  4. 제3항에 있어서,
    상기 상부 전극의 상부 표면 위의 하드 마스크를 더 포함하는 집적 회로.
  5. 제4항에 있어서,
    상기 유전체 측벽 스페이서 구조의 최외부 측벽을 따라 그리고 상기 하드 마스크의 상부 표면 위에 제1 유전체 라이너를 더 포함하는 집적 회로.
  6. 집적 회로에 있어서,
    반도체 기판;
    상기 반도체 기판의 상부 표면 위에 배치되는 상호접속 구조-상기 상호접속 구조는 최하부 금속 층, 상기 최하부 금속 층 위에 배치되는 금속간 층, 상기 금속간 층 위에 배치되는 상부 금속 층 및 상기 상부 금속 층 위에 배치되는 본드 패드 층을 포함하고, 상기 상부 금속 층은 상기 금속간 층의 폭과 두께 각각보다 더 큰 폭과 두께를 가짐-; 및
    상기 상호접속 구조 내에 배치되는 강유전성 커패시터 구조를 포함하고, 상기 강유전성 커패시터 구조는 상기 상부 금속층 위에 배치되는 하부 전극, 상기 하부 전극 위의 강유전체 구조 및 상기 강유전체 구조 위에 그리고 상기 본드 패드 층 아래에 배치되는 상부 전극을 포함하는 집적 회로.
  7. 제6항에 있어서,
    상기 상부 전극의 외부 측벽 주위에 배치되는 유전체 측벽 스페이서 구조; 및
    상기 상부 전극 위에 배치되고 상기 유전체 측벽 스페이서 구조의 내부 측벽 내에 배치되는 유전체 하드 마스크를 더 포함하는 집적 회로.
  8. 제7항에 있어서,
    상기 유전체 측벽 스페이서 구조의 최외부 측벽을 따르는 그리고 상기 유전체 하드 마스크의 상부 표면 위의 제1 라이너;
    상기 제1 라이너의 최외부 측벽을 따르는 그리고 상기 제1 라이너의 상부 표면 위의 제2 라이너-상기 제2 라이너는 상기 제1 라이너의 제1 조성과 상이한 제2 조성을 가짐-; 및
    상기 유전체 하드 마스크를 통해, 상기 제1 라이너를 통해, 그리고 상기 제2 라이너를 통해 연장하여 상기 상부 전극과 전기적 접촉을 하는 비아를 더 포함하는 집적 회로.
  9. 제7항에 있어서,
    상기 유전체 측벽 스페이서 구조의 최외부 측벽을 따라, 상기 강유전체 구조의 최외부 측벽을 따라 그리고 상기 하부 전극 구조의 최외부 측벽을 따라 배치되는 전도성 잔류물을 더 포함하는 집적 회로.
  10. 집적회로에 있어서,
    반도체 기판;
    상기 반도체 기판의 상부 표면위에 배치되는 상호접속 구조-상기 상호접속 구조는 최하부 금속 층, 상기 최하부 금속층 위의 상이한 높이에 배치되는 복수의 금속간 층, 상기 금속간 층 위의 상이한 높이에 배치되는 복수의 상부 금속층 및 상기 복수의 상부 금속층 위에 배치되는 본드 패드층을 포함하고, 상기 복수의 상부 금속층 각각은 상기 복수의 금속간 층의 폭과 높이 각각보다 더 큰 폭과 높이를 가짐-; 및
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