KR102661670B1 - 블로킹 층을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 기판 상의 층간 절연 층 내에 배치된 다수의 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조체를 포함한다. 상기 층간 절연 층 및 상기 다수의 자기 터널 접합(MTJ) 구조체 상에 블로킹 층(Blocking Layer)이 배치된다. 상기 블로킹 층 상에 상부 절연층이 배치된다. 상기 상부 절연층 상에 상부 배선이 배치된다. 상기 다수의 자기 터널 접합(MTJ) 구조체 중 대응하는 하나와 상기 상부 배선에 접속되고, 상기 상부 절연층 및 상기 블로킹 층 내에 연장된 상부 플러그가 제공된다. 상기 블로킹 층은 상기 상부 절연층보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함한다.

Description

블로킹 층을 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING BLOCKING LAYER}
블로킹 층을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조체 상에 상부 절연층 및 상부 배선들을 포함하는 반도체 소자가 연구되고 있다. 상기 상부 배선들을 형성하는 공정은 다수의 플라즈마 식각 공정을 포함할 수 있다. 상기 상부 배선들을 형성하는 공정이 수행되는 동안 상기 자기 터널 접합 구조체가 손상될 수 있다.
본 개시의 실시예들에 따른 과제는 양산 효율 증가에 유리하고 우수한 전기적 특성을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 층간 절연 층 내에 배치된 다수의 자기 터널 접합(MTJ) 구조체를 포함한다. 상기 층간 절연 층 및 상기 다수의 자기 터널 접합(MTJ) 구조체 상에 블로킹 층(Blocking Layer)이 배치된다. 상기 블로킹 층 상에 상부 절연층이 배치된다. 상기 상부 절연층 상에 상부 배선이 배치된다. 상기 다수의 자기 터널 접합(MTJ) 구조체 중 대응하는 하나와 상기 상부 배선에 접속되고, 상기 상부 절연층 및 상기 블로킹 층 내에 연장된 상부 플러그가 제공된다. 상기 블로킹 층은 상기 상부 절연층보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함한다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 로직 회로 영역을 포함한다. 상기 로직 회로 영역 상에 가변 저항 영역이 배치된다. 상기 가변 저항 영역 상에 배선 영역이 배치된다. 상기 가변 저항 영역은 층간 절연 층 및 상기 층간 절연 층 내에 배치된 다수의 가변 저항 소자를 포함한다. 상기 배선 영역은 제1 식각 정지 층, 상기 제1 식각 정지 층 상의 제1 블로킹 층, 상기 제1 블로킹 층 상의 제1 상부 절연층, 상기 제1 상부 절연층 상의 제1 상부 배선, 그리고 상기 다수의 가변 저항 소자 중 대응하는 하나와 상기 제1 상부 배선에 접속되고, 상기 제1 상부 절연층, 상기 제1 블로킹 층, 및 상기 제1 식각 정지 층 내에 연장된 제1 상부 플러그를 포함한다. 상기 제1 블로킹 층은 상기 제1 상부 절연층 및 상기 제1 식각 정지 층 보다 흡광 상수(K)가 큰 물질을 포함한다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 층간 절연 층 내에 배치된 다수의 자기 터널 접합(MTJ) 구조체를 포함한다. 상기 층간 절연 층 및 상기 다수의 자기 터널 접합(MTJ) 구조체 상에 식각 정지 층이 배치된다. 상기 식각 정지 층 상에 적어도 하나의 블로킹 층이 배치된다. 상기 적어도 하나의 블로킹 층 상에 제1 상부 절연층이 배치된다. 상기 제1 상부 절연층 상에 상부 배선이 배치된다. 상기 다수의 자기 터널 접합(MTJ) 구조체 중 대응하는 하나와 상기 상부 배선에 접속되고, 상기 제1 상부 절연층, 상기 적어도 하나의 블로킹 층, 및 상기 식각 정지 층 내에 연장된 상부 플러그가 제공된다. 상기 적어도 하나의 블로킹 층은 비-자성 금속 층(Non-Magnetic Metal Layer)을 포함한다.
본 개시의 실시예들에 따르면, 다수의 가변 저항 소자, 적어도 하나의 블로킹 층, 상부 절연층, 다수의 상부 플러그, 및 다수의 상부 배선을 갖는 반도체 소자가 제공될 수 있다. 상기 적어도 하나의 블로킹 층은 상기 상부 절연층보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함할 수 있다. 상기 적어도 하나의 블로킹 층은 상기 다수의 상부 플러그 및 상기 다수의 상부 배선을 형성하는 공정이 수행되는 동안 상기 다수의 가변 저항 소자의 손상을 방지하는 역할을 할 수 있다. 양산 효율 증가에 유리하고 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1 내지 도 8은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 9 내지 도 16은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1 내지 도 8은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21) 상의 로직 회로 영역(LC)을 포함할 수 있다. 상기 로직 회로 영역(LC)은 스위칭 소자들, 메모리 컨트롤러(Memory Controller), 어플리케이션 프로세서(Application Processor), 마이크로프로세서(Microprocessor), 또는 이들의 조합과 같은 다양한 종류의 로직 회로들을 포함할 수 있다.
일 실시예에서, 상기 로직 회로 영역(LC)은 활성 영역(23), 소자 분리 층(25), 다수의 소스/드레인 영역(27), 게이트 유전층(28), 다수의 게이트 전극(29), 다수의 게이트 스페이서(31), 다수의 게이트 캐핑 층(32), 제1 하부 절연 층(33), 소스 플러그(34), 소스 라인(35), 제2 하부 절연 층(37), 다수의 하부 플러그(38), 및 다수의 하부 배선(39)을 포함할 수 있다. 상기 다수의 소스/드레인 영역(27), 상기 게이트 유전층(28), 상기 다수의 게이트 전극(29)은 다수의 트랜지스터(30)를 구성할 수 있다. 상기 다수의 트랜지스터(30)의 각각은 핀펫(fin Field Effect Transistor; finFET), 멀티-브리지 채널 트랜지스터(Multi-Bridge Channel Transistor; MBC Transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(Recess Channel Transistor), 3-D 트랜지스터, 플라나 트랜지스터(Planar Transistor), 또는 이들의 조합을 포함할 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(Silicon On Insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 다수의 트랜지스터(30)는 상기 기판(21)의 내부 및/또는 상기 기판(21) 상에 배치될 수 있다. 상기 다수의 트랜지스터(30) 중 몇몇은 스위칭 소자의 역할을 할 수 있다. 상기 활성 영역(23)은 상기 소자 분리 층(25)에 의하여 상기 기판(21) 내에 한정될 수 있다. 상기 다수의 게이트 전극(29)은 상기 활성 영역(23) 상에 배치될 수 있다. 상기 다수의 게이트 전극(29) 및 상기 활성 영역(23) 사이에 상기 게이트 유전층(28)이 배치될 수 있다. 상기 다수의 소스/드레인 영역(27)은 상기 다수의 게이트 전극(29)에 인접한 상기 활성 영역(23) 내에 형성될 수 있다. 상기 다수의 게이트 전극(29)의 측벽들 상에 상기 다수의 게이트 스페이서(31)가 배치될 수 있다. 상기 다수의 게이트 전극(29) 상에 상기 다수의 게이트 캐핑 층(32)이 배치될 수 있다.
상기 다수의 소스/드레인 영역(27) 및 상기 소자 분리 층(25) 상에 상기 제1 하부 절연 층(33)이 배치될 수 있다. 상기 제1 하부 절연 층(33) 상에 상기 소스 라인(35)이 배치될 수 있다. 상기 제1 하부 절연 층(33) 내에 상기 소스 플러그(34)가 배치될 수 있다. 상기 소스 플러그(34)는 상기 제1 하부 절연 층(33)을 관통하여 상기 다수의 소스/드레인 영역(27) 중 대응하는 하나와 상기 소스 라인(35)에 접촉될 수 있다. 상기 제1 하부 절연 층(33) 상에 상기 제2 하부 절연 층(37)이 배치될 수 있다. 상기 제1 하부 절연 층(33) 및 상기 제2 하부 절연 층(37) 내에 상기 다수의 하부 플러그(38) 및 상기 다수의 하부 배선(39)이 배치될 수 있다. 상기 다수의 하부 플러그(38) 및 상기 다수의 하부 배선(39) 중 몇몇은 상기 다수의 소스/드레인 영역(27) 중 대응하는 하나에 접속될 수 있다.
상기 다수의 게이트 전극(29), 상기 소스 플러그(34), 상기 소스 라인(35), 상기 다수의 하부 플러그(38), 및 상기 다수의 하부 배선(39)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 유전층(28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 게이트 스페이서(31)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 게이트 캐핑 층(32)은 실리콘 질화물을 포함할 수 있다. 상기 소자 분리 층(25), 상기 제1 하부 절연 층(33), 및 상기 제2 하부 절연 층(37)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(Low-K Dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 로직 회로 영역(LC) 상에 가변 저항 영역(VR)이 배치될 수 있다. 상기 가변 저항 영역(VR)은 다수의 층간 절연 층(48, 58) 내에 배치된 다수의 가변 저항 소자(45, 55)를 포함할 수 있다. 상기 다수의 가변 저항 소자(45, 55)는 MRAM(Magnetoresistive Random Access Memory), RRAM(Resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 가변 저항 영역(VR)은 다수의 제1 하부 전극(41), 다수의 제1 가변 저항 소자(45), 다수의 제1 상부 전극(46), 제1 메모리 스페이서(47), 제1 층간 절연 층(48), 제1 중간 배선(49), 다수의 제2 하부 전극(51), 다수의 제2 가변 저항 소자(55), 다수의 제2 상부 전극(56), 제2 메모리 스페이서(57), 제2 층간 절연 층(58), 다수의 제2 중간 배선(59), 및 제3 층간 절연 층(60)을 포함할 수 있다.
일 실시예에서, 상기 반도체 소자는 MRAM(Magnetoresistive Random Access Memory), 또는 크로스포인트 메모리(X-point Memory)와 같은 비-휘발성 메모리 소자를 포함할 수 있다. 일 실시예에서, 상기 반도체 소자는 eMRAM(embedded MRAM)을 포함할 수 있다. 일 실시예에서, 상기 다수의 제1 가변 저항 소자(45) 및 상기 다수의 제2 가변 저항 소자(55)의 각각은 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조체를 포함할 수 있다. 상기 다수의 제1 가변 저항 소자(45) 및 상기 다수의 제2 가변 저항 소자(55)의 각각은 수평 자기 터널 접합(in-plane Magnetic Tunnel Junction; iMTJ) 또는 수직 자기 터널 접합(perpendicular Magnetic Tunnel Junction; pMTJ)을 포함할 수 있다. 예를들면, 상기 다수의 제1 가변 저항 소자(45)의 각각은 제1 기준 층(42), 제1 터널 층(43), 및 제1 저장 층(44)을 포함할 수 있다. 상기 다수의 제2 가변 저항 소자(55)의 각각은 제2 기준 층(52), 제2 터널 층(53), 및 제2 저장 층(54)을 포함할 수 있다.
상기 다수의 제1 하부 전극(41), 상기 다수의 제1 가변 저항 소자(45), 상기 다수의 제1 상부 전극(46), 및 상기 제1 메모리 스페이서(47)는 상기 제1 층간 절연 층(48) 내에 배치될 수 있다. 상기 다수의 제1 가변 저항 소자(45)는 상기 다수의 제1 하부 전극(41) 및 상기 다수의 제1 상부 전극(46) 사이에 배치될 수 있다. 상기 제1 메모리 스페이서(47)는 상기 다수의 제1 하부 전극(41), 상기 다수의 제1 가변 저항 소자(45), 및 상기 다수의 제1 상부 전극(46)의 측면들 상에 배치될 수 있다.
상기 다수의 제1 하부 전극(41)의 각각은 상기 다수의 하부 플러그(38) 및/또는 상기 다수의 하부 배선(39)을 경유하여 상기 다수의 소스/드레인 영역(27)에 접속될 수 있다. 상기 다수의 제1 가변 저항 소자(45)의 각각은 상기 다수의 제1 하부 전극(41), 상기 다수의 하부 플러그(38) 및/또는 상기 다수의 하부 배선(39)을 경유하여 상기 다수의 트랜지스터(30)에 접속될 수 있다. 상기 다수의 제1 가변 저항 소자(45)의 각각은 상기 제1 기준 층(42), 상기 제1 기준 층(42) 상의 상기 제1 저장 층(44), 그리고 상기 제1 기준 층(42) 및 상기 제1 저장 층(44) 사이의 상기 제1 터널 층(43)을 포함할 수 있다.
상기 제1 층간 절연 층(48) 상에 상기 다수의 제1 상부 전극(46)에 접속된 상기 제1 중간 배선(49)이 배치될 수 있다. 상기 제2 층간 절연 층(58)은 상기 제1 층간 절연 층(48) 및 상기 제1 중간 배선(49) 상을 덮을 수 있다.
상기 다수의 제2 하부 전극(51), 상기 다수의 제2 가변 저항 소자(55), 상기 다수의 제2 상부 전극(56), 및 상기 제2 메모리 스페이서(57)는 상기 제2 층간 절연 층(58) 내에 내에 배치될 수 있다. 상기 다수의 제2 가변 저항 소자(55)는 상기 다수의 제2 하부 전극(51) 및 상기 다수의 제2 상부 전극(56) 사이에 배치될 수 있다. 상기 제2 메모리 스페이서(57)는 상기 다수의 제2 하부 전극(51), 상기 다수의 제2 가변 저항 소자(55), 및 상기 다수의 제2 상부 전극(56)의 측면들 상에 배치될 수 있다. 상기 다수의 제2 하부 전극(51)은 상기 제1 중간 배선(49)에 접속될 수 있다. 상기 다수의 제2 가변 저항 소자(55)의 각각은 상기 제2 기준 층(52), 상기 제2 기준 층(52) 상의 상기 제2 저장 층(54), 그리고 상기 제2 기준 층(52) 및 상기 제2 저장 층(54) 사이의 상기 제2 터널 층(53)을 포함할 수 있다.
상기 제2 층간 절연 층(58) 상에 상기 제3 층간 절연 층(60)이 배치될 수 있다. 상기 제3 층간 절연 층(60) 내에 상기 다수의 제2 상부 전극(56)에 접속된 상기 다수의 제2 중간 배선(59)이 배치될 수 있다.
상기 다수의 제1 하부 전극(41), 상기 다수의 제1 상부 전극(46), 상기 제1 중간 배선(49), 상기 다수의 제2 하부 전극(51), 상기 다수의 제2 상부 전극(56), 및 상기 다수의 제2 중간 배선(59)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 제1 기준 층(42) 및 상기 제2 기준 층(52)의 각각은 핀드 층(Pinned Layer), 고정 층(Fixed Layer), 또는 이들의 조합을 포함할 수 있다. 상기 제1 기준 층(42) 및 상기 제2 기준 층(52)의 각각은 강자성체를 포함할 수 있다. 상기 제1 기준 층(42) 및 상기 제2 기준 층(52)의 각각은 에스에이에프(Synthetic Antiferromagnetic; SAF)구조를 포함할 수 있다. 상기 에스에이에프(SAF)구조는 두 개의 자성 층 및 상기 두 개의 자성 층 사이에 개재된 스페이서 층을 포함할 수 있다. 예를들면, 상기 에스에이에프(SAF)구조는 차례로 적층된 CoFeB 층, Ru 층, 및 CoFe 층을 포함할 수 있다.
상기 제1 저장 층(44) 및 상기 제2 저장 층(54)의 각각은 자유 층(Free Layer)을 포함할 수 있다. 상기 제1 저장 층(44) 및 상기 제2 저장 층(54)의 각각은 CoFe, CoFeB, 또는 이들의 조합을 포함할 수 있다. 상기 제1 저장 층(44) 및 상기 제2 저장 층(54)의 각각은 에스에이에프(SAF)구조를 포함할 수 있다. 상기 제1 터널 층(43) 및 상기 제2 터널 층(53)의 각각은 터널 배리어 층(Tunnel Barrier Layer)에 해당될 수 있다. 상기 제1 터널 층(43) 및 상기 제2 터널 층(53)의 각각은 MgO, RuO, VO, WO, TaO, HfO, MoO, 또는 이들의 조합과 같은 금속 산화물을 포함할 수 있다. 예를들면, 상기 제1 터널 층(43) 및 상기 제2 터널 층(53)의 각각은 MgO 층 일 수 있다.
상기 제1 메모리 스페이서(47) 및 상기 제2 메모리 스페이서(57)의 각각은 상기 제1 층간 절연 층(48), 상기 제2 층간 절연 층(58), 및 상기 제3 층간 절연 층(60) 보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함할 수 있다.
상기 제1 층간 절연 층(48), 상기 제2 층간 절연 층(58), 및 상기 제3 층간 절연 층(60)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(Low-K Dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 가변 저항 영역(VR) 상에 배선 영역(BE)이 배치될 수 있다. 일 실시예에서, 상기 배선 영역(BE)은 제1 식각 정지 층(71), 제1 블로킹 층(72), 제1 상부 절연 층(73), 제2 블로킹 층(74), 제2 상부 절연 층(75), 제3 블로킹 층(76), 제1 상부 플러그(77), 제1 상부 배선(79), 제2 식각 정지 층(81), 제4 블로킹 층(82), 제3 상부 절연 층(83), 제4 상부 절연 층(85), 제2 상부 플러그(87), 제2 상부 배선(89), 제3 식각 정지 층(91), 제5 블로킹 층(92), 제5 상부 절연 층(93), 제6 상부 절연 층(95), 및 제3 상부 플러그(97)를 포함할 수 있다.
상기 제1 식각 정지 층(71)은 상기 제3 층간 절연 층(60) 및 상기 다수의 제2 중간 배선(59) 상을 덮을 수 있다. 상기 제1 식각 정지 층(71) 상에 상기 제1 블로킹 층(72), 상기 제1 상부 절연 층(73), 상기 제2 블로킹 층(74), 상기 제2 상부 절연 층(75), 및 상기 제3 블로킹 층(76)이 차례로 적층될 수 있다. 상기 제1 식각 정지 층(71), 상기 제1 블로킹 층(72), 상기 제1 상부 절연 층(73), 상기 제2 블로킹 층(74), 상기 제2 상부 절연 층(75), 및 상기 제3 블로킹 층(76) 내에 상기 제1 상부 플러그(77)가 배치될 수 있다. 상기 제3 블로킹 층(76) 상에 상기 제1 상부 배선(79)이 배치될 수 있다. 상기 제1 상부 플러그(77)는 상기 제1 식각 정지 층(71), 상기 제1 블로킹 층(72), 상기 제1 상부 절연 층(73), 상기 제2 블로킹 층(74), 상기 제2 상부 절연 층(75), 및 상기 제3 블로킹 층(76)을 관통하여 상기 다수의 제2 중간 배선(59) 중 대응하는 하나와 상기 제1 상부 배선(79)에 접촉될 수 있다.
상기 제1 상부 플러그(77) 및 상기 제1 상부 배선(79)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 제1 상부 절연 층(73) 및 상기 제2 상부 절연 층(75)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(Low-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 상부 절연 층(73)은 테트라 에틸 오르토 실리케이트(TetraEthylOrthoSilicate; TEOS) 를 사용하여 형성된 실리콘 산화물 층을 포함할 수 있다. 상기 제2 상부 절연 층(75)은 상기 제1 상부 절연 층(73)에 비하여 상대적으로 유동성이 우수한 물질 층을 포함할 수 있다. 상기 제2 상부 절연 층(75)은 플로우어블 테트라 에틸 오르토 실리케이트(Flowable TetraEthylOrthoSilicate; FTEOS) 를 사용하여 형성된 실리콘 산화물 층을 포함할 수 있다.
상기 제1 식각 정지 층(71)은 상기 제1 상부 절연 층(73), 상기 제2 상부 절연 층(75), 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 제1 식각 정지 층(71)은 실리콘 탄소 질화물(Silicon Carbon Nitride; SiCN)을 포함할 수 있다.
상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)의 각각은 상기 제1 식각 정지 층(71), 상기 제1 상부 절연 층(73), 및 상기 제2 상부 절연 층(75)보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함할 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)의 각각은 실리콘 산질화물(Silicon Oxynitride; SiON)을 포함할 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)의 각각은 250℃ 내지 350℃의 공정 온도에서 형성된 실리콘 산질화물 층(Silicon Oxynitride Layer)을 포함할 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)의 각각은 상기 제1 식각 정지 층(71)보다 두꺼울 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)의 각각은 10nm 내지 100nm의 두께를 가질 수 있다.
일 실시예에서, 상기 제1 메모리 스페이서(47) 및 상기 제2 메모리 스페이서(57)의 각각은 상기 제1 식각 정지 층(71), 상기 제1 상부 절연 층(73), 및 상기 제2 상부 절연 층(75)보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함할 수 있다. 상기 제1 메모리 스페이서(47) 및 상기 제2 메모리 스페이서(57)의 각각은 실리콘 산질화물(Silicon Oxynitride)을 포함할 수 있다.
상기 제3 블로킹 층(76) 및 상기 제1 상부 배선(79) 상에 상기 제2 식각 정지 층(81), 상기 제4 블로킹 층(82), 상기 제3 상부 절연 층(83), 및 상기 제4 상부 절연 층(85)이 차례로 적층될 수 있다. 상기 제2 식각 정지 층(81), 상기 제4 블로킹 층(82), 상기 제3 상부 절연 층(83), 및 상기 제4 상부 절연 층(85) 내에 상기 제2 상부 플러그(87)가 배치될 수 있다. 상기 제4 상부 절연 층(85) 상에 상기 제2 상부 배선(89)이 배치될 수 있다. 상기 제2 상부 플러그(87)는 상기 제2 식각 정지 층(81), 상기 제4 블로킹 층(82), 상기 제3 상부 절연 층(83), 및 상기 제4 상부 절연 층(85)을 관통하여 상기 제1 상부 배선(79) 및 상기 제2 상부 배선(89)에 접촉될 수 있다.
상기 제4 상부 절연 층(85) 및 상기 제2 상부 배선(89) 상에 상기 제3 식각 정지 층(91), 상기 제5 블로킹 층(92), 상기 제5 상부 절연 층(93), 및 상기 제6 상부 절연 층(95)이 차례로 적층될 수 있다. 상기 제3 식각 정지 층(91), 상기 제5 블로킹 층(92), 상기 제5 상부 절연 층(93), 및 상기 제6 상부 절연 층(95) 내에 상기 제3 상부 플러그(97)가 배치될 수 있다. 상기 제3 상부 플러그(97)는 상기 제3 식각 정지 층(91), 상기 제5 블로킹 층(92), 상기 제5 상부 절연 층(93), 및 상기 제6 상부 절연 층(95)을 관통하여 상기 제2 상부 배선(89)에 접촉될 수 있다.
상기 제2 상부 플러그(87), 상기 제2 상부 배선(89), 및 상기 제3 상부 플러그(97)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 제3 상부 절연 층(83) 및 상기 제5 상부 절연 층(93)의 각각은 상기 제1 상부 절연 층(73)과 유사한 구성을 포함할 수 있다. 상기 제3 상부 절연 층(83) 및 상기 제5 상부 절연 층(93)의 각각은 테트라 에틸 오르토 실리케이트(TEOS) 를 사용하여 형성된 실리콘 산화물 층을 포함할 수 있다.
상기 제4 상부 절연 층(85) 및 상기 제6 상부 절연 층(95)의 각각은 상기 제2 상부 절연 층(75)과 유사한 구성을 포함할 수 있다. 상기 제4 상부 절연 층(85) 및 상기 제6 상부 절연 층(95)의 각각은 플로우어블 테트라 에틸 오르토 실리케이트(FTEOS)를 사용하여 형성된 실리콘 산화물 층을 포함할 수 있다.
상기 제2 식각 정지 층(81) 및 상기 제3 식각 정지 층(91)의 각각은 상기 제1 식각 정지 층(71)과 유사한 구성을 포함할 수 있다. 상기 제2 식각 정지 층(81) 및 상기 제3 식각 정지 층(91)의 각각은 실리콘 탄소 질화물(SiCN)을 포함할 수 있다. 상기 제4 블로킹 층(82) 및 상기 제5 블로킹 층(92)의 각각은 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)과 유사한 구성을 포함할 수 있다. 상기 제4 블로킹 층(82) 및 상기 제5 블로킹 층(92)의 각각은 상기 제2 식각 정지 층(81), 상기 제3 상부 절연 층(83), 상기 제4 상부 절연 층(85), 상기 제3 식각 정지 층(91), 상기 제5 상부 절연 층(93), 및 상기 제6 상부 절연 층(95)보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함할 수 있다. 상기 제4 블로킹 층(82) 및 상기 제5 블로킹 층(92)의 각각은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 배선 영역(BE) 상에 제1 패시베이션 층(passivation layer; 113), 입/출력 단자(115), 제2 패시베이션 층(117), 개구부(119W), 및 범프(Bump; 129)가 배치될 수 있다. 상기 범프(129)는 필라 구조체(125), 및 상기 필라 구조체(125) 상의 솔더(127)를 포함할 수 있다. 상기 필라 구조체(125)는 배리어 층(121), 씨드(seed) 층(122), 및 필라(pillar; 123)를 포함할 수 있다. 상기 입/출력 단자(115)는 범프 패드(Bump Pad), 본딩 패드(Bonding Pad), 또는 본드 핑거(Bond Finger)를 포함할 수 있다.
상기 제1 패시베이션 층(113)은 상기 제6 상부 절연 층(95) 상을 덮을 수 있다. 상기 제1 패시베이션 층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 패시베이션 층(113)은 테트라 에틸 오르토 실리케이트(TEOS) 를 사용하여 형성된 실리콘 산화물 층을 포함할 수 있다.
상기 입/출력 단자(115)는 상기 제1 패시베이션 층(113) 내에 배치될 수 있다. 상기 입/출력 단자(115)는 상기 제3 상부 플러그(97)에 접촉될 수 있다. 상기 입/출력 단자(115)는 상기 제3 상부 플러그(97), 제2 상부 배선(89), 제2 상부 플러그(87), 제1 상부 배선(79), 및 제1 상부 플러그(77)를 경유하여 상기 다수의 제2 중간 배선(59) 중 대응하는 하나에 접속될 수 있다. 상기 입/출력 단자(115)는 상기 다수의 제1 가변 저항 소자(45) 및 상기 다수의 제2 가변 저항 소자(55) 중 대응하는 적어도 하나와 전기적으로 접속될 수 있다. 상기 입/출력 단자(115)는 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 입/출력 단자(115)는 Al, Cu, Ni, Co, Ag, Pt, Ru, W, WN, Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다.
상기 제2 패시베이션 층(117)은 상기 입/출력 단자(115) 및 상기 제1 패시베이션 층(113)을 덮을 수 있다. 상기 제2 패시베이션 층(117)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 제2 패시베이션 층(117)은 감광성 폴리이미드(Photosensitive Polyimide; PSPI)를 포함할 수 있다. 상기 개구부(119W)는 상기 제2 패시베이션 층(117)을 관통할 수 있다. 상기 범프(129)는 상기 제2 패시베이션 층(117) 상에 배치될 수 있다. 상기 범프(129)는 상기 개구부(119W)를 통하여 상기 제2 패시베이션 층(117) 내에 연장되고 상기 입/출력 단자(115)의 상면에 접촉될 수 있다.
상기 배리어 층(121)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 씨드(seed) 층(122)은 Cu를 포함할 수 있다. 상기 필라(pillar; 123)는 Ni, Cu, Al, Ag, Pt, Ru, Sn, Au, W, WN, Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 솔더(127)는 Sn, Ag, Cu, Ni, Au, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 솔더(1277)는 Sn-Ag-Cu 층을 포함할 수 있다.
상기 제1 상부 플러그(77), 상기 제1 상부 배선(79), 상기 제2 상부 플러그(87), 상기 제2 상부 배선(89), 상기 제3 상부 플러그(97), 및 상기 입/출력 단자(115)를 형성하는 것은 다수의 패터닝 공정을 포함할 수 있다. 상기 다수의 패터닝 공정은 플라즈마를 이용하는 식각 공정을 포함할 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 상기 제3 블로킹 층(76), 상기 제4 블로킹 층(82), 및 상기 제5 블로킹 층(92)은 상기 다수의 패터닝 공정이 수행되는 동안 상기 다수의 제1 가변 저항 소자(45) 및 상기 다수의 제2 가변 저항 소자(55)의 손상을 방지하는 역할을 할 수 있다.
도 2를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 활성 영역(23), 소자 분리 층(25), 다수의 소스/드레인 영역(27), 게이트 유전층(28), 다수의 게이트 전극(29), 다수의 게이트 스페이서(31), 다수의 게이트 캐핑 층(32), 제1 하부 절연 층(33), 소스 플러그(34), 소스 라인(35), 제2 하부 절연 층(37), 다수의 하부 플러그(38), 다수의 제1 하부 전극(41), 다수의 제1 가변 저항 소자(45), 다수의 제1 상부 전극(46), 제1 메모리 스페이서(47), 제1 층간 절연 층(48), 다수의 제2 중간 배선(59), 제3 층간 절연 층(60), 제1 식각 정지 층(71), 제1 블로킹 층(72), 제1 상부 절연 층(73), 제2 블로킹 층(74), 제2 상부 절연 층(75), 제3 블로킹 층(76), 제1 상부 플러그(77), 제1 상부 배선(79), 제3 식각 정지 층(91), 제5 블로킹 층(92), 제5 상부 절연 층(93), 제6 상부 절연 층(95), 제3 상부 플러그(97), 제1 패시베이션 층(passivation layer; 113), 입/출력 단자(115), 제2 패시베이션 층(117), 및 개구부(119W)를 포함할 수 있다.
상기 다수의 제1 가변 저항 소자(45)는 상기 다수의 제1 하부 전극(41) 및 상기 다수의 하부 플러그(38)를 경유하여 상기 다수의 트랜지스터(30)에 접속될 수 있다. 상기 다수의 트랜지스터(30)의 각각은 스위칭소자의 역할을 수행할 수 있다. 상기 개구부(119W)는 상기 제2 패시베이션 층(117)을 관통할 수 있다. 상기 입/출력 단자(115)의 상면은 상기 개구부(119W) 내에 부분적으로 노출될 수 있다.
상기 제1 블로킹 층(72)에 인접한 상기 제1 상부 플러그(77)의 수평 폭은 상기 제1 상부 절연 층(73)에 인접한 상기 제1 상부 플러그(77)의 수평 폭보다 클 수 있다. 상기 제1 식각 정지 층(71)에 인접한 상기 제1 상부 플러그(77)의 수평 폭은 상기 제1 블로킹 층(72)에 인접한 상기 제1 상부 플러그(77)의 수평 폭보다 클 수 있다. 상기 제2 블로킹 층(74)에 인접한 상기 제1 상부 플러그(77)의 수평 폭은 상기 제2 상부 절연 층(75)에 인접한 상기 제1 상부 플러그(77)의 수평 폭보다 클 수 있다. 상기 제3 블로킹 층(76)에 인접한 상기 제1 상부 플러그(77)의 수평 폭은 상기 제2 상부 절연 층(75)에 인접한 상기 제1 상부 플러그(77)의 수평 폭보다 클 수 있다.
도 3을 참조하면, 제1 블로킹 층(72)에 인접한 제1 상부 플러그(77)의 수평 폭은 제1 상부 절연 층(73)에 인접한 상기 제1 상부 플러그(77)의 수평 폭과 실질적으로 동일할 수 있다. 상기 제1 식각 정지 층(71)에 인접한 상기 제1 상부 플러그(77)의 수평 폭은 상기 제1 블로킹 층(72)에 인접한 상기 제1 상부 플러그(77)의 수평 폭보다 클 수 있다. 제2 블로킹 층(74)에 인접한 상기 제1 상부 플러그(77)의 수평 폭은 제2 상부 절연 층(75)에 인접한 상기 제1 상부 플러그(77)의 수평 폭과 실질적으로 동일할 수 있다. 제3 블로킹 층(76)에 인접한 상기 제1 상부 플러그(77)의 수평 폭은 상기 제2 상부 절연 층(75)에 인접한 상기 제1 상부 플러그(77)의 수평 폭과 실질적으로 동일할 수 있다.
도 4를 참조하면, 제1 식각 정지 층(71) 상에 제1 블로킹 층(72), 제1 상부 절연 층(73), 및 제2 상부 절연 층(75)이 차례로 적층될 수 있다. 상기 제2 상부 절연 층(75) 상에 제1 상부 배선(79)이 배치될 수 있다. 상기 제1 식각 정지 층(71), 상기 제1 블로킹 층(72), 상기 제1 상부 절연 층(73), 및 상기 제2 상부 절연 층(75)을 관통하는 제1 상부 플러그(77)가 배치될 수 있다.
도 5를 참조하면, 제1 식각 정지 층(71) 상에 제1 블로킹 층(72), 제1 상부 절연 층(73), 제2 블로킹 층(74), 및 제2 상부 절연 층(75)이 차례로 적층될 수 있다. 상기 제2 상부 절연 층(75) 상에 제1 상부 배선(79)이 배치될 수 있다. 상기 제1 식각 정지 층(71), 상기 제1 블로킹 층(72), 상기 제1 상부 절연 층(73), 상기 제2 블로킹 층(74), 및 상기 제2 상부 절연 층(75)을 관통하는 제1 상부 플러그(77)가 배치될 수 있다.
도 6을 참조하면, 제1 식각 정지 층(71) 상에 제1 블로킹 층(72), 제1 상부 절연 층(73), 제2 상부 절연 층(75), 및 제3 블로킹 층(76)이 차례로 적층될 수 있다. 상기 제3 블로킹 층(76) 상에 제1 상부 배선(79)이 배치될 수 있다. 상기 제1 식각 정지 층(71), 제1 블로킹 층(72), 제1 상부 절연 층(73), 제2 상부 절연 층(75), 및 제3 블로킹 층(76)을 관통하는 제1 상부 플러그(77)가 배치될 수 있다.
도 7을 참조하면, 제1 식각 정지 층(71) 상에 제1 블로킹 층(72), 제1 상부 절연 층(73), 및 제2 상부 절연 층(75)이 차례로 적층될 수 있다. 상기 제2 상부 절연 층(75) 상에 제1 상부 배선(79)이 배치될 수 있다. 상기 제1 식각 정지 층(71), 상기 제1 블로킹 층(72), 상기 제1 상부 절연 층(73), 및 상기 제2 상부 절연 층(75)을 관통하는 제1 상부 플러그(77)가 배치될 수 있다. 상기 제2 상부 절연 층(75) 및 상기 제1 상부 배선(79) 상에 제3 식각 정지 층(91), 제5 상부 절연 층(93), 및 제6 상부 절연 층(95)이 차례로 적층될 수 있다.
도 8을 참조하면, 제1 식각 정지 층(71) 상에 제1 블로킹 층(72), 제1 상부 절연 층(73), 제2 블로킹 층(74A), 및 제2 상부 절연 층(75)이 차례로 적층될 수 있다. 상기 제2 상부 절연 층(75) 상에 제1 상부 배선(79)이 배치될 수 있다. 상기 제1 식각 정지 층(71), 상기 제1 블로킹 층(72), 상기 제1 상부 절연 층(73), 상기 제2 블로킹 층(74A), 및 상기 제2 상부 절연 층(75)을 관통하는 제1 상부 플러그(77)가 배치될 수 있다. 상기 제1 상부 플러그(77)의 측면을 둘러싸는 콘택 스페이서(277)가 배치될 수 있다.
상기 제2 블로킹 층(74A)은 비-자성 금속 층(Non-Magnetic Metal Layer)을 포함할 수 있다. 상기 콘택 스페이서(277)는 상기 제1 상부 플러그(77) 및 상기 제2 블로킹 층(74A) 사이와, 상기 제1 상부 플러그(77) 및 상기 제1 블로킹 층(72) 사이와, 상기 제1 상부 플러그(77) 및 상기 제1 식각 정지 층(71) 사이에 개재될 수 있다. 상기 콘택 스페이서(277)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
도 9 내지 도 16은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 기판(21) 상의 로직 회로 영역(LC) 내에 활성 영역(23), 소자 분리 층(25), 다수의 소스/드레인 영역(27), 게이트 유전층(28), 다수의 게이트 전극(29), 다수의 게이트 스페이서(31), 다수의 게이트 캐핑 층(32), 제1 하부 절연 층(33), 소스 플러그(34), 소스 라인(35), 제2 하부 절연 층(37), 및 다수의 하부 플러그(38)가 형성될 수 있다.
도 10을 참조하면, 상기 로직 회로 영역(LC) 상의 가변 저항 영역(VR) 내에 다수의 제1 하부 전극(41), 다수의 제1 가변 저항 소자(45), 및 다수의 제1 상부 전극(46)이 형성될 수 있다. 상기 다수의 제1 가변 저항 소자(45)의 각각은 제1 기준 층(42), 제1 터널 층(43), 및 제1 저장 층(44)을 포함할 수 있다.
도 11을 참조하면, 상기 다수의 제1 하부 전극(41), 상기 다수의 제1 가변 저항 소자(45), 및 상기 다수의 제1 상부 전극(46)의 측면들 상에 제1 메모리 스페이서(47)가 형성될 수 있다. 상기 제2 하부 절연 층(37) 상을 덮는 제1 층간 절연 층(48)이 형성될 수 있다. 상기 제1 층간 절연 층(48) 및 상기 다수의 제1 상부 전극(46)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제1 층간 절연 층(48) 상에 다수의 제2 중간 배선(59) 및 제3 층간 절연 층(60)이 형성될 수 있다. 상기 다수의 제2 중간 배선(59)의 각각은 상기 다수의 제1 상부 전극(46) 중 대응하는 하나와 접속될 수 있다.
도 12를 참조하면, 상기 가변 저항 영역(VR) 상의 배선 영역(BE) 내에 제1 식각 정지 층(71), 제1 블로킹 층(72), 제1 상부 절연 층(73), 제2 블로킹 층(74), 제2 상부 절연 층(75), 및 제3 블로킹 층(76)이 차례로 적층될 수 있다. 상기 제3 블로킹 층(76) 상에 마스크 패턴(298)이 형성될 수 있다.
상기 제1 상부 절연 층(73) 및 상기 제2 상부 절연 층(75)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(Low-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 상부 절연 층(73)은 테트라 에틸 오르토 실리케이트(TEOS) 를 사용하여 형성된 실리콘 산화물 층을 포함할 수 있다. 상기 제2 상부 절연 층(75)은 상기 제1 상부 절연 층(73)에 비하여 상대적으로 유동성이 우수한 물질 층을 포함할 수 있다. 상기 제2 상부 절연 층(75)은 플로우어블 테트라 에틸 오르토 실리케이트(FTEOS)를 사용하여 형성된 실리콘 산화물 층을 포함할 수 있다.
상기 제1 식각 정지 층(71)은 상기 제1 상부 절연 층(73), 상기 제2 상부 절연 층(75), 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 제1 식각 정지 층(71)은 실리콘 탄소 질화물(SiCN)을 포함할 수 있다.
상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)의 각각은 상기 제1 식각 정지 층(71), 상기 제1 상부 절연 층(73), 및 상기 제2 상부 절연 층(75)보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함할 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)의 각각은 실리콘 산질화물(SiON)을 포함할 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)의 각각은 250℃ 내지 350℃의 저온 증착 공정을 이용하여 형성된 실리콘 산질화물 층(Silicon Oxynitride Layer)을 포함할 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)의 각각은 상기 제1 식각 정지 층(71)보다 두꺼울 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)의 각각은 10nm 내지 100nm의 두께를 가질 수 있다.
도 13을 참조하면, 상기 마스크 패턴(298)을 식각마스크로 사용하여 상기 제3 블로킹 층(76), 상기 제2 상부 절연 층(75), 상기 제2 블로킹 층(74), 상기 제1 상부 절연 층(73), 및 상기 제1 블로킹 층(72)을 관통하는 콘택 홀(77H)이 형성될 수 있다. 상기 콘택 홀(77H)의 바닥에 상기 제1 식각 정지 층(71)이 노출될 수 있다.
도 14를 참조하면, 상기 제1 식각 정지 층(71)을 식각하여 상기 콘택 홀(77H)이 확장될 수 있다. 상기 콘택 홀(77H)의 바닥에 상기 다수의 제2 중간 배선(59)이 노출될 수 있다. 상기 제1 식각 정지 층(71)을 식각하는 동안 제1 내지 제4 언더컷 영역들(UC1, UC2, UC3, UC4)이 형성될 수 있다. 제1 언더컷 영역(UC1)은 상기 제1 식각 정지 층(71)에 인접하게 형성될 수 있다. 제2 언더컷 영역(UC2)은 상기 제1 블로킹 층(72)에 인접하게 형성될 수 있다. 제3 언더컷 영역(UC3)은 상기 제2 블로킹 층(74)에 인접하게 형성될 수 있다. 제4 언더컷 영역(UC4)은 상기 제3 블로킹 층(76)에 인접하게 형성될 수 있다. 상기 마스크 패턴(298)이 제거될 수 있다.
도 15를 참조하면, 상기 콘택 홀(77H) 내에 제1 상부 플러그(77)가 형성될 수 있다. 상기 제3 블로킹 층(76) 상에 상기 제1 상부 플러그(77)에 접촉된 제1 상부 배선(79)이 형성될 수 있다.
상기 제1 상부 플러그(77) 및 상기 제1 상부 배선(79)을 형성하는 것은 다수의 패터닝 공정을 포함할 수 있다. 상기 다수의 패터닝 공정은 플라즈마를 이용하는 식각 공정을 포함할 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 및 상기 제3 블로킹 층(76)은 상기 다수의 패터닝 공정이 수행되는 동안 상기 다수의 제1 가변 저항 소자(45)의 손상을 방지하는 역할을 할 수 있다.
도 16을 참조하면, 상기 제3 블로킹 층(76) 및 상기 제1 상부 배선(79) 상에 제3 식각 정지 층(91), 제5 블로킹 층(92), 제5 상부 절연 층(93), 및 제6 상부 절연 층(95)이 차례로 적층될 수 있다. 상기 제6 상부 절연 층(95), 상기 제5 상부 절연 층(93), 상기 제5 블로킹 층(92), 및 상기 제3 식각 정지 층(91)을 관통하여 상기 제1 상부 배선(79)에 접촉된 제3 상부 플러그(97)가 형성될 수 있다.
상기 제3 상부 플러그(97)를 형성하는 것은 패터닝 공정을 포함할 수 있다. 상기 패터닝 공정은 플라즈마를 이용하는 식각 공정을 포함할 수 있다. 상기 제1 블로킹 층(72), 상기 제2 블로킹 층(74), 상기 제3 블로킹 층(76), 및 상기 제5 블로킹 층(92)은 상기 패터닝 공정이 수행되는 동안 상기 다수의 제1 가변 저항 소자(45)의 손상을 방지하는 역할을 할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23: 활성 영역
25: 소자 분리 층 27: 소스/드레인 영역
28: 게이트 유전층 29: 게이트 전극
30: 트랜지스터 31: 게이트 스페이서
32: 게이트 캐핑 층 33: 제1 하부 절연 층
34: 소스 플러그 35: 소스 라인
37: 제2 하부 절연 층 38: 하부 플러그
39: 하부 배선 41: 제1 하부 전극
42: 제1 기준 층 43: 제1 터널 층
44: 제1 저장 층 45: 제1 가변 저항 소자
46: 제1 상부 전극 47: 제1 메모리 스페이서
48: 제1 층간 절연 층 49: 제1 중간 배선
51: 제2 하부 전극 52: 제2 기준 층
53: 제2 터널 층 54: 제2 저장 층
55: 제2 가변 저항 소자 56: 제2 상부 전극
57: 제2 메모리 스페이서 58: 제2 층간 절연 층
59: 제2 중간 배선 60: 제3 층간 절연 층
71: 제1 식각 정지 층 72: 제1 블로킹 층
73: 제1 상부 절연 층 74, 74A: 제2 블로킹 층
75: 제2 상부 절연 층 76: 제3 블로킹 층
77: 제1 상부 플러그 79: 제1 상부 배선
81: 제2 식각 정지 층 82: 제4 블로킹 층
83: 제3 상부 절연 층 85: 제4 상부 절연 층
87: 제2 상부 플러그 89: 제2 상부 배선
91: 제3 식각 정지 층 92: 제5 블로킹 층
93: 제5 상부 절연 층 95: 제6 상부 절연 층
97: 제3 상부 플러그 113: 제1 패시베이션 층
115: 입/출력 단자 117: 제2 패시베이션 층
119W: 개구부 121: 배리어 층
122: 씨드(seed) 층 123: 필라(pillar)
125: 필라 구조체 127: 솔더
129: 범프(Bump) 277: 콘택 스페이서
LC: 로직 회로 영역 VR: 가변 저항 영역
BE: 배선 영역

Claims (20)

  1. 기판 상의 층간 절연 층 내에 배치된 다수의 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조체;
    상기 층간 절연 층 및 상기 다수의 자기 터널 접합(MTJ) 구조체 상의 블로킹 층(Blocking Layer);
    상기 층간 절연 층 및 상기 블로킹 층 사이와 상기 다수의 자기 터널 접합(MTJ) 구조체 및 상기 블로킹 층 사이의 식각 정지층;
    상기 블로킹 층 상의 상부 절연층;
    상기 상부 절연층 상의 상부 배선; 및
    상기 다수의 자기 터널 접합(MTJ) 구조체 중 대응하는 하나와 상기 상부 배선에 접속되고, 상기 상부 절연층, 상기 블로킹 층, 및 상기 식각 정지 층 내에 연장된 상부 플러그를 포함하되,
    상기 블로킹 층은 상기 상부 절연층보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 블로킹 층은 실리콘 산질화물(Silicon Oxynitride)을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 블로킹 층은 10nm 내지 100nm의 두께를 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 다수의 자기 터널 접합(MTJ) 구조체의 각각은
    기준 층;
    상기 기준 층 상의 저장 층; 및
    상기 기준 층 및 상기 저장 층 사이의 터널 층을 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 다수의 자기 터널 접합(MTJ) 구조체 각각의 측면 상의 메모리 스페이서를 더 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 메모리 스페이서는 상기 상부 절연층보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함하는 반도체 소자.
  7. 삭제
  8. 제1 항에 있어서,
    상기 블로킹 층은 상기 식각 정지 층보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 블로킹 층의 두께는 상기 식각 정지 층보다 두꺼운 반도체 소자.
  10. 제8 항에 있어서,
    상기 식각 정지 층은 실리콘 탄소 질화물(Silicon Carbon Nitride)을 포함하고, 상기 블로킹 층은 실리콘 산질화물(Silicon Oxynitride)을 포함하는 반도체 소자.
  11. 기판 상의 로직 회로 영역;
    상기 로직 회로 영역 상의 가변 저항 영역; 및
    상기 가변 저항 영역 상의 배선 영역을 포함하되,
    상기 가변 저항 영역은
    층간 절연 층; 및
    상기 층간 절연 층 내에 배치된 다수의 가변 저항 소자를 포함하고,
    상기 배선 영역은
    제1 식각 정지 층;
    상기 제1 식각 정지 층 상의 제1 블로킹 층(Blocking Layer);
    상기 제1 블로킹 층 상의 제1 상부 절연층;
    상기 제1 상부 절연층 상의 제1 상부 배선; 및
    상기 다수의 가변 저항 소자 중 대응하는 하나와 상기 제1 상부 배선에 접속되고, 상기 제1 상부 절연층, 상기 제1 블로킹 층, 및 상기 제1 식각 정지 층 내에 연장된 제1 상부 플러그를 포함하며,
    상기 제1 블로킹 층은 상기 제1 상부 절연층 및 상기 제1 식각 정지 층 보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 다수의 가변 저항 소자는 MRAM(Magnetoresistive Random Access Memory), RRAM(Resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 이들의 조합을 포함하는 반도체 소자.
  13. 제11 항에 있어서,
    상기 로직 회로 영역은
    상기 다수의 가변 저항 소자에 접속된 다수의 트랜지스터를 포함하는 반도체 소자.
  14. 제11 항에 있어서,
    상기 제1 상부 절연층 및 상기 제1 상부 배선 사이의 제2 블로킹 층을 더 포함하되,
    상기 제2 블로킹 층은 상기 제1 상부 절연층 및 상기 제1 식각 정지 층 보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함하는 반도체 소자.
  15. 제14 항에 있어서,
    상기 제2 블로킹 층 및 상기 제1 상부 배선 사이의 제2 상부 절연층; 및
    상기 제2 상부 절연층 및 상기 제1 상부 배선 사이의 제3 블로킹 층을 더 포함하되,
    상기 제3 블로킹 층은 상기 제2 상부 절연층, 상기 제1 상부 절연층, 및 상기 제1 식각 정지 층 보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함하는 반도체 소자.
  16. 제11 항에 있어서,
    상기 제1 상부 배선 상의 제2 식각 정지 층;
    상기 제2 식각 정지 층 상의 제4 블로킹 층;
    상기 제4 블로킹 층 상의 제3 상부 절연층;
    상기 제3 상부 절연층 상의 제2 상부 배선; 및
    상기 제1 상부 배선 및 상기 제2 상부 배선에 접속되고, 상기 제3 상부 절연층, 상기 제4 블로킹 층, 및 상기 제2 식각 정지 층 내에 연장된 제2 상부 플러그를 더 포함하되,
    상기 제4 블로킹 층은 상기 제3 상부 절연층, 및 상기 제2 식각 정지 층 보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 포함하는 반도체 소자.
  17. 제11 항에 있어서,
    상기 배선 영역 상의 입/출력 단자를 더 포함하되,
    상기 입/출력 단자는 범프 패드(Bump Pad), 본딩 패드(Bonding Pad), 또는 본드 핑거(Bond Finger)를 포함하는 반도체 소자.
  18. 기판 상의 층간 절연 층 내에 배치된 다수의 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조체;
    상기 층간 절연 층 및 상기 다수의 자기 터널 접합(MTJ) 구조체 상의 식각 정지 층;
    상기 식각 정지 층 상의 적어도 하나의 블로킹 층(Blocking Layer);
    상기 적어도 하나의 블로킹 층 상의 제1 상부 절연층;
    상기 제1 상부 절연층 상의 상부 배선; 및
    상기 다수의 자기 터널 접합(MTJ) 구조체 중 대응하는 하나와 상기 상부 배선에 접속되고, 상기 제1 상부 절연층, 상기 적어도 하나의 블로킹 층, 및 상기 식각 정지 층 내에 연장된 상부 플러그를 포함하되,
    상기 적어도 하나의 블로킹 층은 비-자성 금속 층(Non-Magnetic Metal Layer)을 포함하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 적어도 하나의 블로킹 층 및 상기 상부 플러그 사이의 콘택 스페이서를 더 포함하는 반도체 소자.
  20. 제18 항에 있어서,
    상기 식각 정지 층 및 상기 제1 상부 절연층 사이의 제2 상부 절연층을 더 포함하되,
    상기 적어도 하나의 블로킹 층은
    상기 식각 정지 층 및 상기 제2 상부 절연층 사이의 제1 블로킹 층; 및
    상기 제2 상부 절연층 및 상기 제1 상부 절연층 사이의 제2 블로킹 층을 포함하고,
    상기 제1 블로킹 층은 상기 제2 상부 절연층보다 흡광 상수(Absorbance Constant; K)가 큰 물질을 가지며,
    상기 제2 블로킹 층은 상기 비-자성 금속 층을 갖는 반도체 소자.
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