KR20220153711A - 관통 전극을 포함하는 반도체 소자 및 이를 포함하는 반도체 패키지 - Google Patents

관통 전극을 포함하는 반도체 소자 및 이를 포함하는 반도체 패키지 Download PDF

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KR20220153711A
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문광진
박명주
이학승
황선관
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Abstract

반도체 소자 및 이를 포함하는 반도체 패키지를 제공한다. 이 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에서, 트랜지스터를 포함하는 회로 소자, 제1 높이 레벨에 배치되는 제1 전면 도전성 패턴 및 상기 제1 높이 레벨 보다 낮은 제2 높이 레벨에 배치되는 제2 전면 도전성 패턴을 포함하는 전면 구조물; 상기 반도체 기판의 상기 제2 면 아래에서, 서로 동일한 높이 레벨에 배치되는 제1 후면 도전성 패턴 및 제2 후면 도전성 패턴을 포함하는 후면 구조물; 상기 반도체 기판을 관통하고 연장되어, 상기 제1 후면 도전성 패턴 및 상기 제1 전면 도전성 패턴과 접촉하는 제1 관통 전극; 및 상기 반도체 기판을 관통하고 연장되어, 상기 제2 후면 도전성 패턴 및 상기 제2 전면 도전성 패턴과 접촉하는 제2 관통 전극을 포함한다. 상기 전면 구조물은 상기 반도체 기판의 상기 제1 면 상의 하부 절연성 구조물, 상기 하부 절연성 구조물 상에서 실리콘 산화물의 유전 상수 보다 작은 제1 유전상수를 갖는 제1 금속간 절연 층을 포함하는 제1 절연성 구조물, 상기 제1 절연성 구조물 상에서 상기 제1 유전 상수 보다 작은 제2 유전 상수를 갖는 제2 금속간 절연 층을 포함하는 제2 절연성 구조물 및 상기 제2 절연성 구조물 상의 제3 절연성 구조물을 더 포함하고, 상기 제1 관통 전극은 상기 제1 후면 도전성 패턴과 접촉하며 상기 반도체 기판을 관통하는 하부 부분, 상기 하부 절연성 구조물을 관통하는 제1 부분 및 상기 제1 절연성 구조물을 관통하는 제2 부분을 포함하고, 상기 제1 전면 도전성 패턴은 상기 제1 관통 전극과 접촉하며 상기 제2 절연성 구조물을 관통하는 제1 부분 및 상기 제3 절연성 구조물의 적어도 일부를 관통하는 제2 부분을 포함한다.

Description

관통 전극을 포함하는 반도체 소자 및 이를 포함하는 반도체 패키지{SEMICONDUCTOR DEVICE INCLUDING THROUGH ELECTRODE AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 관통 전극을 포함하는 반도체 소자, 이를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
복수개의 반도체 소자들을 적층하여 하나의 반도체 패키지로 형성하는 기술이 다양하게 연구되고 있다. 이와 같이 적층된 복수개의 반도체 소자들을 전기적으로 연결하기 위해서, 반도체 소자를 관통하는 TSV(Through Silicon Via)를 이용하는 방법이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 성능을 향상시킬 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 소자를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에서, 트랜지스터를 포함하는 회로 소자, 제1 높이 레벨에 배치되는 제1 전면 도전성 패턴 및 상기 제1 높이 레벨 보다 낮은 제2 높이 레벨에 배치되는 제2 전면 도전성 패턴을 포함하는 전면 구조물; 상기 반도체 기판의 상기 제2 면 아래에서, 서로 동일한 높이 레벨에 배치되는 제1 후면 도전성 패턴 및 제2 후면 도전성 패턴을 포함하는 후면 구조물; 상기 반도체 기판을 관통하고 연장되어, 상기 제1 후면 도전성 패턴 및 상기 제1 전면 도전성 패턴과 접촉하는 제1 관통 전극; 및 상기 반도체 기판을 관통하고 연장되어, 상기 제2 후면 도전성 패턴 및 상기 제2 전면 도전성 패턴과 접촉하는 제2 관통 전극을 포함한다. 상기 전면 구조물은 상기 반도체 기판의 상기 제1 면 상의 하부 절연성 구조물, 상기 하부 절연성 구조물 상에서 실리콘 산화물의 유전 상수 보다 작은 제1 유전상수를 갖는 제1 금속간 절연 층을 포함하는 제1 절연성 구조물, 상기 제1 절연성 구조물 상에서 상기 제1 유전 상수 보다 작은 제2 유전 상수를 갖는 제2 금속간 절연 층을 포함하는 제2 절연성 구조물 및 상기 제2 절연성 구조물 상의 제3 절연성 구조물을 더 포함하고, 상기 제1 관통 전극은 상기 제1 후면 도전성 패턴과 접촉하며 상기 반도체 기판을 관통하는 하부 부분, 상기 하부 절연성 구조물을 관통하는 제1 부분 및 상기 제1 절연성 구조물을 관통하는 제2 부분을 포함하고, 상기 제1 전면 도전성 패턴은 상기 제1 관통 전극과 접촉하며 상기 제2 절연성 구조물을 관통하는 제1 부분 및 상기 제3 절연성 구조물의 적어도 일부를 관통하는 제2 부분을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에서, 트랜지스터를 포함하는 회로 소자, 제1 높이 레벨에 배치되는 제1 전면 도전성 패턴 및 상기 제1 높이 레벨 보다 낮은 제2 높이 레벨에 배치되는 제2 전면 도전성 패턴을 포함하는 전면 구조물; 상기 반도체 기판의 상기 제2 면 아래에서, 서로 동일한 높이 레벨에 배치되는 제1 후면 도전성 패턴 및 제2 후면 도전성 패턴을 포함하는 후면 구조물; 상기 반도체 기판을 관통하며 연장되어, 상기 제1 후면 도전성 패턴 및 상기 제1 전면 도전성 패턴과 접촉하는 제1 관통 전극; 및 상기 반도체 기판을 관통하며 연장되어, 상기 제2 후면 도전성 패턴 및 상기 제2 전면 도전성 패턴과 접촉하고, 상기 제1 관통 전극 보다 작은 폭을 갖는 제2 관통 전극을 포함한다. 상기 전면 구조물은 서로 다른 레벨에 배치되는 복수의 회로 배선 패턴들을 더 포함하고, 상기 제2 전면 도전성 패턴은 상기 복수의 회로 배선 패턴들 중 어느 하나와 동일한 레벨에 배치되고, 상기 제1 전면 도전성 패턴의 적어도 일부는 상기 복수의 회로 배선 패턴들 중 적어도 2개와 동일한 레벨에 배치되고, 상기 복수개의 회로 배선 패턴들 중에서 상기 제1 전면 도전성 패턴 보다 높은 레벨에 위치하는 회로 배선 패턴은 2개 이상이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 베이스 기판; 상기 베이스 기판 상의 제1 반도체 소자; 상기 제1 반도체 소자 상의 제2 반도체 소자; 상기 베이스 기판과 상기 제1 반도체 소자 사이에서, 상기 베이스 기판과 상기 제1 반도체 소자를 전기적으로 연결하는 제1 연결 패턴들; 및 상기 제1 반도체 소자와 상기 제2 반도체 소자 사이에서, 상기 제1 반도체 소자와 상기 제2 반도체 소자를 전기적으로 연결하는 제2 연결 패턴들을 포함한다. 상기 제1 반도체 소자는, 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에서, 트랜지스터를 포함하는 회로 소자, 서로 다른 높이 레벨에 배치되는 복수의 회로 배선 패턴들, 제1 높이 레벨에 배치되는 제1 전면 도전성 패턴 및 상기 제1 높이 레벨 보다 낮은 제2 높이 레벨에 배치되는 제2 전면 도전성 패턴을 포함하는 전면 구조물; 상기 반도체 기판의 상기 제2 면 아래에서, 서로 동일한 높이 레벨에 배치되는 제1 후면 도전성 패턴 및 제2 후면 도전성 패턴을 포함하는 후면 구조물; 상기 반도체 기판을 관통하고 연장되어, 상기 제1 후면 도전성 패턴 및 상기 제1 전면 도전성 패턴과 접촉하는 제1 관통 전극; 및 상기 반도체 기판을 관통하고 연장되어, 상기 제2 후면 도전성 패턴 및 상기 제2 전면 도전성 패턴과 접촉하고, 상기 제1 관통 전극 보다 작은 폭을 갖는 제2 관통 전극을 포함한다. 상기 전면 구조물은 상기 반도체 기판의 상기 제1 면 상의 하부 절연성 구조물, 상기 하부 절연성 구조물 상에서 실리콘 산화물의 유전 상수 보다 작은 제1 유전상수를 갖는 제1 금속간 절연 층을 포함하는 제1 절연성 구조물, 상기 제1 절연성 구조물 상에서 상기 제1 유전 상수 보다 작은 제2 유전 상수를 갖는 제2 금속간 절연 층을 포함하는 제2 절연성 구조물 및 상기 제2 절연성 구조물 상의 제3 절연성 구조물을 더 포함하고, 상기 제1 관통 전극은 상기 제1 후면 도전성 패턴과 접촉하며 상기 반도체 기판을 관통하는 하부 부분, 상기 하부 절연성 구조물을 관통하는 제1 부분 및 상기 제1 절연성 구조물을 관통하는 제2 부분을 포함하고, 상기 제1 전면 도전성 패턴은 상기 제1 관통 전극과 접촉하고 적어도 상기 제2 절연성 구조물을 관통하고, 상기 제1 전면 도전성 패턴의 두께는 상기 제2 전면 도전성 패턴의 두께 보다 크다.
본 발명의 기술적 사상의 실시 예들에 따르면, 다양한 폭 및 다양한 두께를 갖는 관통 전극들을 제공함으로써, 성능이 향상된 반도체 소자 및 이와 같은 반도체 소자를 포함하는 반도체 패키지를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1, 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 도면들이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개략적으로 나타낸 부분 확대도이다.
도 3b는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개략적으로 나타낸 부분 확대도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개략적으로 나타낸 부분 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개략적으로 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개략적으로 나타낸 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 패키지의 일 예를 개략적으로 나타낸 단면도이다.
도 8b는 본 발명의 일 실시예에 따른 반도체 패키지의 일 예를 개략적으로 나타낸 단면도이다.
도 9 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
도 1, 도 2a 및 도 2b를 참조하면, 일 실시예에 따른 반도체 소자(1)는 서로 대향하는 제1 면(3s1) 및 제2 면(3s2)을 갖는 반도체 기판(3), 상기 반도체 기판(3)의 상기 제1 면(3s1) 상의 전면 구조물(FS) 및 상기 반도체 기판(3)의 상기 제2 면(3s2) 아래의 후면 구조물(BS)을 포함할 수 있다.
상기 후면 구조물(BS)은 상기 반도체 기판(3)의 상기 제2 면(3s2) 아래에 배치되는 후면 도전성 패턴들(98a, 98b, 98c), 및 상기 반도체 기판(3)의 상기 제2 면(3s2)과 상기 후면 도전성 패턴들(98a, 98b, 98c) 사이의 후면 절연 층(95)을 포함할 수 있다. 상기 후면 도전성 패턴들(98a, 98b, 98c)은 서로 이격되는 제1 후면 도전성 패턴(98a), 제2 후면 도전성 패턴(98b) 및 제3 후면 도전성 패턴(98c)을 포함할 수 있다.
각각의 후면 도전성 패턴들(98a, 98b, 98c)은 제1 도전 층(97a) 및 상기 제1 도전 층(97a) 아래의 제2 도전 층(97b)을 포함할 수 있다. 상기 제2 도전 층(97b)은 구리를 포함할 수 있다.
상기 전면 구조물(FS)은 상기 반도체 기판(3)의 상기 제1 면(3s1) 상에서 트랜지스터를 포함하는 회로 소자(TR), 및 상기 회로 소자(TR)와 전기적으로 연결되는 콘택 플러그들(9a, 9b, 9c)을 포함할 수 있다.
상기 회로 소자(TR)는 활성 영역(6) 상의 채널 영역(CH), 상기 채널 영역(CH) 상의 게이트 구조물(G), 상기 게이트 구조물(G) 옆의 상기 활성 영역(6) 상의 소스/드레인 영역들(S/D)을 포함할 수 있다.
일 예에서, 상기 채널 영역(CH)은 상기 반도체 기판(3)의 상기 제1 면(3s1)과 수직한 수직 방향(Z)으로 서로 이격되며 적층되는 복수의 채널 층들을 포함할 수 있고, 상기 게이트 구조물(G)은 상기 복수의 채널 층들을 가로지르고 각각의 상기 복수의 채널 층들을 둘러싸도록 배치될 수 있고, 상기 채널 영역(CH)의 상기 복수의 채널 층들은 상기 소스/드레인 영역들(S/D) 사이에 배치될 수 있다. 따라서, 상기 회로 소자(TR)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터를 포함할 수 있다.
다른 예에서, 회로 소자(TR)는 FinFET(Fin Field Effect Transistor) 소자, 수직 채널을 갖는 모스펫 소자, 또는 평면형 모스펫 소자를 포함할 수도 있다.
상기 전면 구조물(FS)은 상기 반도체 기판(3)의 상기 제1 면(3s1) 상의 하부 절연성 구조물(12)을 더 포함할 수 있다.
상기 하부 절연성 구조물(12)은 상기 활성 영역(6)을 한정하는 제1 하부 절연 층(15), 상기 제1 하부 절연 층(15) 상의 제2 하부 절연 층(18), 및 상기 제2 하부 절연 층(18) 및 상기 회로 소자(TR) 상의 제3 하부 절연 층(21)을 포함할 수 있다. 상기 제1 내지 제3 하부 절연 층들(15, 18, 21) 중 적어도 하나는 실리콘 산화물을 포함할 수 있다. 예를 들어, 각각의 상기 제1 내지 제3 하부 절연 층들(15, 18, 21)은 실리콘 산화물로 형성될 수 있다.
상기 하부 절연성 구조물(12)은 상기 제3 하부 절연 층(21) 상의 하부 절연성 배리어 층(24) 및 상기 하부 절연성 배리어 층(24) 상의 제4 하부 절연 층(27)을 더 포함할 수 있다.
상기 하부 절연성 배리어 층(24)은 단일 층 또는 다중 층일 수 있다. 예를 들어, 상기 하부 절연성 배리어 층(24)은 AlN, SiCO 또는 SiCN 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 하부 절연성 배리어 층(24)은 제1 층 및 제2 층을 포함할 수 있고, 상기 제1 층 및 제2 층 중 하나는 AlN을 포함할 수 있고, 나머지 하나는 SiCO 및 SiCN 중 적어도 하나를 포함할 수 있다.
일 예에서, 상기 제4 하부 절연 층(27)은 저유전체 물질을 포함할 수 있다. 다른 예에서, 상기 제4 하부 절연 층(27)은 실리콘 산화물을 포함할 수 있다.
상기 회로 소자(TR)와 전기적으로 연결되는 상기 콘택 플러그들(9a, 9b, 9c)은 상기 회로 소자(TR)의 상기 소스/드레인 영역들(S/D) 또는 상기 게이트 구조물(G)과 전기적으로 연결되는 제1 콘택 플러그(9a), 상기 제1 콘택 플러그(9a) 상에서 상기 제3 하부 절연 층(21)을 관통하는 제2 콘택 플러그(9b), 및 상기 하부 절연성 배리어 층(24) 및 상기 제4 하부 절연 층(27)을 관통하는 제3 콘택 플러그(9c)를 포함할 수 있다.
상기 전면 구조물(FS)은 상기 하부 절연성 구조물(12) 상의 제1 절연성 구조물(46), 상기 제1 절연성 구조물(46) 상의 제2 절연성 구조물(66), 상기 제2 절연성 구조물(66) 상의 제3 절연성 구조물(73) 및 상기 제3 절연성 구조물(73) 상의 상부 절연성 구조물(86)을 더 포함할 수 있다. 상기 전면 구조물(FS)은 상기 상부 절연성 구조물(86)과 상기 제3 절연성 구조물(73) 사이의 상부 절연성 배리어 층(85)을 더 포함할 수 있다. 상기 상부 절연성 배리어 층(85)은 SiCN 또는 SiN을 포함할 수 있다.
상기 제1 절연성 구조물(46)은 상기 하부 절연성 구조물(12) 상에서 교대로 반복적으로 적층되는 제1 절연성 배리어 층들(48) 및 제1 금속간 절연 층들(50)을 포함할 수 있다. 상기 제2 절연성 구조물(66)은 교대로 반복적으로 적층되는 제2 절연성 배리어 층들(68) 및 제2 금속간 절연 층들(70)을 포함할 수 있다. 상기 제3 절연성 구조물(73)은 교대로 반복적으로 적층되는 제3 절연성 배리어 층들(75a, 75b, 75c, 75d) 및 제3 금속간 절연 층들(77a, 77b, 77c, 77d)을 포함할 수 있다.
상기 제1 절연성 구조물(46)은 약 0.1㎛ 내지 약 0.5㎛의 두께 범위일 수 있다.
상기 제2 절연성 구조물(66)은 상기 제1 절연성 구조물(46)의 두께 보다 큰 두께를 가질 수 있다. 예를 들어, 상기 제2 절연성 구조물(66)은 약 0.5㎛ 내지 약 1㎛의 두께 범위일 수 있다.
상기 제3 절연성 구조물(73)은 상기 제2 절연성 구조물(66)의 두께 보다 큰 두께를 가질 수 있다.
각각의 상기 제1 절연성 배리어 층들(48)은 AlN, SiCO 또는 SiCN 중 적어도 하나를 포함할 수 있다. 예를 들어, 각각의 상기 제1 절연성 배리어 층들(48)은 제1 층 및 제2 층을 포함할 수 있고, 상기 제1 층 및 제2 층 중 적어도 하나는 AlN을 포함할 수 있고, 나머지 하나는 SiCO 및 SiCN 중 적어도 하나를 포함할 수 있다.
각각의 상기 제1 절연성 배리어 층들(48)은 약 3nm 내지 약 10nm의 두께일 수 있다.
상기 제1 금속간 절연 층들(50)은 실리콘 산화물의 유전 상수 보다 작은 제1 유전상수를 갖는 제1 물질을 포함할 수 있다. 상기 제1 물질은 저유전체(low-k dielectric)일 수 있다. 예를 들어, 상기 제1 물질의 상기 유전상수 값은 약 2.5 내지 2.7의 범위일 수 있다. 상기 실리콘 산화물의 유전 상수는 약 3.9 내지 약 4.2일 수 있지만, 실리콘 산화물의 형성 방법에 따라, 실리콘 산화물의 유전 상수는 3.9 보다 작거나, 또는 4.2 보다 클 수도 있다. .
각각의 상기 제1 금속간 절연 층들(50)의 두께는 각각의 상기 제1 절연성 배리어 층들(48)의 두께 보다 클 수 있다.
상기 제2 절연성 배리어 층들(68)은 SiCN 물질을 포함할 수 있다.
상기 제2 절연성 배리어 층들(68) 중 어느 하나의 두께는 상기 제1 절연성 배리어 층들(48) 중 어느 하나의 두께 보다 클 수 있다.
각각의 제2 절연성 배리어 층들(68)은 약 50nm 내지 약 150 nm의 두께일 수 있다
상기 제2 금속간 절연 층들(70)은 상기 제1 유전상수 보다 작은 제2 유전상수를 갖는 제2 물질을 포함할 수 있다. 상기 제2 물질은 초저유전체(ultra low-k dielectric)일 수 있다. 예를 들어, 상기 제2 물질의 상기 제2 유전상수 값은 1 보다 크고 약 2.5 미만일 수 있다. 예를 들어, 상기 제2 물질은 실리카 기반의 절연 물질, 예를 들어 SiCOH 물질 또는 FSG(fluorinated silica glass) 물질일 수 있다. 각각의 상기 제2 금속간 절연 층들(70)의 두께는 각각의 상기 제2 절연성 배리어 층들(68)의 두께 보다 클 수 있다.
상기 제2 금속간 절연 층들(70) 중 최상부의 제2 금속간 절연 층의 두께는 상기 제1 금속간 절연 층들(50) 중 어느 하나의 제1 금속간 절연 층의 두께 보다 클 수 있다.
상기 제3 절연성 배리어 층들(75a, 75b, 75c, 75d)은 SiCN 또는 SiN을 포함할 수 있다. 각각의 상기 제3 금속간 절연 층들(77a, 77b, 77c, 77d)은 상기 제1 금속간 절연 층들(50)의 상기 제1 물질의 상기 제1 유전상수 보다 큰 제3 유전상수를 갖는 제3 물질을 포함할 수 있다. 예를 들어, 각각의 상기 제3 금속간 절연 층들(77a, 77b, 77c, 77d)은 실리콘 산화물로 형성될 수 있다. 각각의 상기 제3 금속간 절연 층들(77a, 77b, 77c, 77d)의 두께는 각각의 상기 제3 절연성 배리어 층들(75a, 75b, 75c, 75d)의 두께 보다 클 수 있다.
상기 제3 금속간 절연 층들(77a, 77b, 77c, 77d) 중 어느 하나, 예를 들어 최하부의 제3 금속간 절연 층(77a)의 두께는 약 0.5㎛ 내지 약 1.5㎛의 두께 범위일 수 있다.
상기 최하부의 제3 금속간 절연 층(77a)의 두께는 상기 제1 절연성 구조물(46)의 두께 보다 클 수 있다.
상기 최하부의 제3 금속간 절연 층(77a)의 두께는 상기 제2 절연성 구조물(66)의 두께와 같거나, 또는 클 수 있다.
상기 제3 금속간 절연 층들(77a, 77b, 77c, 77d) 중 어느 하나의 두께는 상기 제2 금속간 절연 층들(70) 중 어느 하나의 두께 보다 클 수 있다. 각각의 상기 제3 금속간 절연 층들(77a, 77b, 77c, 77d)은 각각의 상기 제2 금속간 절연 층들(70)의 두께 보다 큰 두께를 가질 수 있다.
상기 제2 금속간 절연 층들(70) 중 최상부의 제2 금속간 절연 층의 두께는 상기 제1 금속간 절연 층들(50) 중 최상부의 제1 금속간 절연 층(50)의 두께 보다 클 수 있다.
상기 상부 절연성 구조물(86)은 차레로 적층된 제1 상부 절연 층(86a), 제2 상부 절연 층(86b) 및 제3 상부 절연 층(86c)을 포함할 수 있다. 상기 제1 상부 절연 층(86a) 및 상기 제2 상부 절연 층(86b)은 상기 제1 유전상수 보다 큰 유전상수를 갖는 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 제3 상부 절연 층(86c)은 상기 제1 상부 절연 층(86a) 및 상기 제2 상부 절연 층(86b) 보다 높은 유전상수를 갖는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 여기서, 상기 제3 상부 절연 층(86c)은 실리콘 질화물 이외에, 상기 반도체 소자(1)를 보호할 수 있는 패시베이션 물질로 형성될 수 있다.
상기 전면 구조물(FS)은 회로 배선 구조물(CM, 91c)을 포함할 수 있다.
상기 회로 배선 구조물(CM, 91c)은 제1 회로 배선 구조물(CM1), 상기 제1 회로 배선 구조물(CM1) 상의 제2 회로 배선 구조물(CM2), 상기 제2 회로 배선 구조물(CM2) 상의 제3 회로 배선 구조물(CM3)을 포함하는 하부 회로 배선 구조물(CM) 및 상기 하부 회로 배선 구조물(CM) 상의 상부 회로 배선 패턴(91c)을 포함할 수 있다.
상기 제1 회로 배선 구조물(CM1)은 상기 제1 절연성 구조물(46) 내에 배치될 수 있고, 서로 다른 레벨에 위치하는 복수의 회로 배선 패턴들을 포함할 수 있다. 예를 들어, 상기 제1 회로 배선 구조물(CM1)은 서로 다른 레벨에 배치되는 제1, 제2, 제3, 제4 및 제5 회로 배선 패턴들(M1, M2, M3, M4, M5)를 포함할 수 있다. 상기 제1, 제2, 제3, 제4 및 제5 회로 배선 패턴들(M1, M2, M3, M4, M5) 중에서 각각의 상기 제2, 제3, 제4 및 제5 회로 배선 패턴들(M1, M2, M3, M4, M5)은 비아 부(V1) 및 상기 비아 부(V1) 상에서 상기 비아 부(V1)로부터 연장되는 배선 부(L1)를 포함할 수 있고, 상기 제1 회로 배선 패턴(M1)은 배선 부로 구성될 수 있다.
명세서 전체에 걸쳐서, "레벨" 용어는 첨부된 단면 구조의 도면을 기준으로 보았을 때의 상대적인 위치를 비교하기 위해 사용하는 용어일 수 있다. 따라서, 이하에서, "레벨"용어에 대한 별도의 설명 또는 정의가 없더라도, 첨부된 단면 구조의 도면을 기준으로 하여 이해될 수 있다.
각각의 제1, 제2, 제3, 제4 및 제5 회로 배선 패턴들(M1, M2, M3, M4, M5)은 도전성 물질 패턴(42b) 및 상기 도전성 물질 패턴(42b)의 측면 및 바닥면을 덮는 도전성 배리어 층(42a)을 포함할 수 있다. 상기 도전성 물질 패턴(42b)은 구리 물질을 포함할 수 있다.
각각의 상기 제1, 제2, 제3, 제4 및 제5 회로 배선 패턴들(M1, M2, M3, M4, M5)은 차례로 적층된 하나의 제1 절연성 배리어 층(48) 및 하나의 제1 금속간 절연 층(50)을 관통할 수 있다. 예를 들어, 상기 제1, 제2, 제3, 제4 및 제5 회로 배선 패턴들(M1, M2, M3, M4, M5) 중 어느 하나의 회로 배선 패턴은 하나의 제1 금속간 절연 층(50) 및 상기 하나의 제1 금속간 절연 층(50)의 하부면과 접촉하는 하나의 제1 절연성 배리어 층(48)을 관통할 수 있다.
상기 제2 회로 배선 구조물(CM2)은 서로 다른 레벨에 위치하는 복수의 회로 배선 패턴들을 포함할 수 있다. 상기 제2 회로 배선 구조물(CM2)은 상기 제2 절연성 구조물(66) 내에 배치될 수 있고, 서로 다른 레벨에 위치하는 복수의 회로 배선 패턴들을 포함할 수 있다. 예를 들어, 상기 제2 회로 배선 구조물(CM2)은 서로 다른 레벨에 배치되는 제6, 제7, 제8, 제9 및 제10 회로 배선 패턴들(M6, M7, M8, M9, M10)을 포함할 수 있다. 각각의 상기 제6, 제7, 제8, 제9 및 제10 회로 배선 패턴들(M6, M7, M8, M9, M10)은 비아 부(V2) 및 상기 비아 부(V2) 상에서 상기 비아 부(V2)로부터 연장되는 배선 부(L2)를 포함할 수 있다.
각각의 상기 제6, 제7, 제8, 제9 및 제10 회로 배선 패턴들(M6, M7, M8, M9, M10)은 도전성 물질 패턴(72b) 및 상기 도전성 물질 패턴(72b)의 측면 및 바닥면을 덮는 도전성 배리어 층(72a)을 포함할 수 있다. 상기 도전성 물질 패턴(72b)은 구리 물질을 포함할 수 있다.
각각의 상기 제6, 제7, 제8, 제9 및 제10 회로 배선 패턴들(M6, M7, M8, M9, M10)은 차례로 적층된 하나의 제2 절연성 배리어 층(68) 및 하나의 제2 금속간 절연 층(70)을 관통할 수 있다. 예를 들어, 상기 제6, 제7, 제8, 제9 및 제10 회로 배선 패턴들(M6, M7, M8, M9, M10) 중 어느 하나의 회로 배선 패턴은 하나의 제2 금속간 절연 층(70) 및 상기 하나의 제2 금속간 절연 층(70)의 하부면과 접촉하는 하나의 제2 절연성 배리어 층(68)을 관통할 수 있다.
상기 제3 회로 배선 구조물(CM3)은 서로 다른 레벨에 위치하는 복수의 회로 배선 패턴들을 포함할 수 있다. 상기 제3 회로 배선 구조물(CM3)은 상기 제3 절연성 구조물(73) 내에 배치될 수 있고, 서로 다른 레벨에 위치하는 복수의 회로 배선 패턴들을 포함할 수 있다. 예를 들어, 상기 제3 회로 배선 구조물(CM3)은 서로 다른 레벨에 배치되는 제11, 제12, 제13 및 제14 회로 배선 패턴들(M11, M12, M13, M14)를 포함할 수 있다. 각각의 상기 제11, 제12, 제13 및 제14 회로 배선 패턴들(M11, M12, M13, M14)은 비아 부(V3) 및 상기 비아 부(V3) 상에서 상기 비아 부(V3)로부터 연장되는 배선 부(L3)를 포함할 수 있다.
각각의 상기 제11, 제12, 제13 및 제14 회로 배선 패턴들(M11, M12, M13, M14)은 도전성 물질 패턴(79b) 및 상기 도전성 물질 패턴(79b)의 측면 및 바닥면을 덮는 도전성 배리어 층(79a)을 포함할 수 있다. 상기 도전성 물질 패턴(79b)은 구리 물질을 포함할 수 있다.
각각의 상기 제11, 제12, 제13 및 제14 회로 배선 패턴들(M11, M12, M13, M14)은 차례로 적층된 하나의 제3 절연성 배리어 층(75a, 75b, 75c, 75d) 및 하나의 제3 금속간 절연 층(77a, 77b, 77c, 77d)을 관통할 수 있다. 예를 들어, 각각의 상기 제11, 제12, 제13 및 제14 회로 배선 패턴들(M11, M12, M13, M14) 중에서 상기 제11 회로 배선 패턴(M11)은 차례로 적층된 제3 절연성 배리어 층(75a) 및 제3 금속간 절연 층(77a)을 관통할 수 있다.
상기 상부 회로 배선 패턴(91c)은 상기 제1 상부 절연 층(86a)을 관통하는 비아 부(V4) 및 상기 비아 부(V4)로부터 연장되며 상기 제1 상부 절연 층(86a) 상에 배치되는 배선 부(L4)를 포함할 수 있다. 상기 상부 회로 배선 패턴(91c)은 도전성 물질 패턴(90b) 및 상기 도전성 물질 패턴(90b)의 바닥면을 덮는 도전성 배리어 층(90a)을 포함할 수 있다. 상기 도전성 물질 패턴(90b)은 알루미늄을 포함할 수 있다. 상기 제2 상부 절연 층(86b)은 상기 상부 회로 배선 패턴(91c) 의 상기 배선 부(L4)의 상부면 및 측면을 덮을 수 있다.
상기 상부 회로 배선 패턴(91c)의 상기 배선 부(L4)의 측면 기울기는 상기 하부 회로 배선 구조물(CM)의 상기 배선 부들(L1, L2, L3) 각각의 측면 기울기와 다를 수 있다. 예를 들어, 상기 상부 회로 배선 패턴(91c)의 상기 배선 부(L4)의 측면은 양의 기울기를 갖고, 상기 하부 회로 배선 구조물(CM)의 상기 배선 부들(L1, L2, L3) 각각의 측면은 음의 기울기를 가질 수 있다. 여기서, 측면의 양의 기울기는 하부면에서 상부면으로 갈수록 폭이 감소하는 측면의 기울기일 수 있고, 측면의 음의 기울기는 하부면에서 상부면으로 갈수록 폭이 증가하는 측면의 기울기일 수 있다.
상기 전면 구조물(FS)은 복수의 전면 도전성 패턴들을 더 포함할 수 있다. 상기 복수의 전면 도전성 패턴들은 상기 반도체 기판(3)의 상기 제1 면(3s1) 상에서 제1 높이 레벨에 배치되는 제1 전면 도전성 패턴(80a) 및 제3 전면 도전성 패턴(80b), 및 상기 제1 높이 레벨 보다 낮은 레벨에 배치되는 제2 전면 도전성 패턴(43)을 포함할 수 있다. 상기 제3 전면 도전성 패턴(80b)은 상기 제1 전면 도전성 패턴(80a)과 동일한 물질 및 동일한 구조로 형성될 수 있기 때문에, 상기 제3 전면 도전성 패턴(80b)은 상기 제1 전면 도전성 패턴(80a)에 대한 설명으로부터 이해될 수 있다.
상기 제2 전면 도전성 패턴(43)은 상기 제1 내지 제5 회로 배선 패턴들(M1~M5) 중 어느 하나와 실질적으로 동일한 레벨에 배치될 수 있다. 예를 들어, 상기 제2 전면 도전성 패턴(43)은 상기 제1 회로 배선 패턴(M1)과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 제2 도전성 패턴(43)은 상기 제1 회로 배선 패턴(M1)과 실질적으로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제2 도전성 패턴(43)은 도전성 물질 패턴(42b) 및 상기 도전성 물질 패턴(42b)의 측면 및 바닥면을 덮는 도전성 배리어 층(42a)을 포함할 수 있다. 상기 제2 도전성 패턴(43)은 상기 제1 절연성 구조물(46)에서, 차례로 적층된 최하부의 제1 절연성 배리어 층(48) 및 최하부의 제1 금속간 절연 층(50)을 관통할 수 있다.
상기 제1 전면 도전성 패턴(80a)은 상기 제2 전면 도전성 패턴(43)의 두께 보다 큰 두께를 가질 수 있다. 상기 제1 전면 도전성 패턴(80a)의 적어도 일부는 상기 하부 회로 배선 구조물(CM) 중 적어도 2개의 회로 배선 패턴들과 동일한 레벨에 배치될 수 있다. 예를 들어, 상기 제1 전면 도전성 패턴(80a)은 상기 제2 회로 배선 구조물(CM2)과 동일한 레벨에 배치되는 제1 부분(80a1) 및 상기 제3 회로 배선 구조물(CM3) 중 적어도 일부와 실질적으로 동일한 레벨에 배치되는 제2 부분(80a2)을 포함할 수 있다. 상기 제1 전면 도전성 패턴(80a)에서, 상기 제1 부분(80a1)은 상기 제2 절연성 구조물(66)과 실질적으로 동일한 레벨에 배치될 수 있고, 상기 제2 부분(80a2)은 상기 제3 절연성 구조물(73)의 일부, 예를 들어 최하부의 제3 절연성 배리어 층(75a) 및 최하부의 제3 금속간 절연 층(77a)과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 제1 전면 도전성 패턴(80a)에서, 상기 제2 부분(80a2)은 상기 제3 회로 배선 구조물(CM3)의 상기 제11 회로 배선 패턴(M11)과 실질적으로 동일한 레벨에 배치될 수 있다.
상기 전면 구조물(FS)은 복수의 관통 전극 구조물들을 더 포함할 수 있다. 상기 복수의 관통 전극 구조물들은 제1 관통 전극(59a)을 포함하는 제1 관통 전극 구조물(53a), 제2 관통 전극(37)을 포함하는 제2 관통 전극 구조물(33), 및 제3 관통 전극(59b)을 포함하는 제3 관통 전극 구조물(53b)을 포함할 수 있다. 상기 제1 관통 전극 구조물(53a)은 상기 반도체 소자(1)의 제1 영역(R1) 내에 배치될 수 있고, 상기 제2 관통 전극 구조물(33)은 상기 반도체 소자(1)의 제2 영역(R2) 내에 배치될 수 있고, 상기 제3 관통 전극 구조물(53b)은 상기 반도체 소자(1)의 제3 영역(R3) 내에 배치될 수 있다.
상기 제1 관통 전극 구조물(53a)은 상기 제1 관통 전극(59a)의 측면을 둘러싸는 제1 절연성 스페이서(56a)을 더 포함할 수 있고, 상기 제2 관통 전극 구조물(33)은 상기 제2 관통 전극(37)의 측면을 둘러싸는 제2 절연성 스페이서(35)를 더 포함할 수 있다. 상기 제3 관통 전극 구조물(53b)은 상기 제1 관통 전극 구조물(53a)과 동일한 물질 및 동일한 구조로 형성될 수 있다.
상기 제1 관통 전극 구조물(53a)은 상기 반도체 기판(3), 상기 하부 절연성 구조물(12) 및 상기 제1 절연성 구조물(46)을 관통하고, 상기 제1 전면 도전성 패턴(80a)과 접촉하는 상부면 및 상기 제1 후면 도전성 패턴(98a)과 접촉하는 하부면을 가질 수 있다. 상기 제1 관통 전극(59a)의 전체 상부면은 상기 제1 전면 도전성 패턴(80a)과 접촉할 수 있다.
상기 제1 관통 전극(59a)은 상기 제1 후면 도전성 패턴(98a)과 접촉하며 수직 방향(Z)으로 연장되어 상기 반도체 기판(3)을 관통하는 하부 부분(도 2a의 59a_L), 상기 하부 부분(59a_L)으로부터 상기 수직 방향(Z)으로 연장되고 상기 하부 절연성 구조물(12)을 관통하는 제1 부분(59a_1), 및 상기 제1 부분(59a_1)으로부터 상기 수직 방향(Z)으로 연장되고 상기 제1 절연성 구조물(46)을 관통하는 제2 부분(59a_2)을 포함할 수 있다. 상기 제1 관통 전극(59a)은 필라 패턴(63a) 및 상기 필라 패턴(63a)의 측면을 둘러싸는 도전성 배리어 층(61a)를 포함할 수 있다. 상기 제2 관통 전극(37)은 필라 패턴(36b) 및 상기 필라 패턴(36b)의 측면을 둘러싸는 도전성 배리어 층(36a)를 포함할 수 있다. 상기 필라 패턴(63a, 36b)은 구리를 포함할 수 있지만, 본 발명의 실시예는 이에 한정되지 않고, 다른 도전성 물질을 포함할 수 있다.
상기 수직 방향(Z)은 상기 반도체 기판(3)의 상기 제1 면(3s1)과 수직하고, 상기 반도체 기판(3)의 상기 제2 면(3s2)에서 상기 제1 면(3s1)을 향하는 방향일 수 있다.
상기 제2 관통 전극 구조물(33)은 상기 반도체 기판(3) 및 상기 하부 절연성 구조물(12)을 관통하고, 상기 제2 전면 도전성 패턴(43)과 접촉하는 상부면 및 상기 제2 후면 도전성 패턴(98b)과 접촉하는 하부면을 가질 수 있다. 상기 제2 관통 전극(37)의 전체 상부면은 상기 제2 전면 도전성 패턴(43)과 접촉할 수 있다. 상기 제2 관통 전극(37)은 상기 제2 후면 도전성 패턴(98b)과 접촉하며 상기 수직 방향(Z)으로 연장되어 상기 반도체 기판(3) 및 상기 하부 절연성 구조물(12)을 관통할 수 있다.
상기 제2 관통 전극(37)의 폭은 약 2.5㎛ 내지 약 7㎛의 범위일 수 있다.
상기 제1 관통 전극(59a)은 약 3.5㎛ 내지 약 9㎛의 범위에서 상기 제2 관통 전극(37)의 폭 보다 큰 폭을 가질 수 있다.
상기 전면 구조물(FS)은 상기 제1 전면 도전성 패턴(80a) 상에서 서로 다른 레벨에 배치되는 제1 하부 연결 패턴들(83a) 및 상기 제1 하부 연결 패턴들(83a) 상의 제1 상부 연결 패턴(91a)을 더 포함할 수 있다.
상기 제1 하부 연결 패턴들(83a)은 2개 이상의 하부 연결 패턴들이 차례로 적층된 구조일 수 있다. 예를 들어, 상기 제1 하부 연결 패턴들(83a)은 상기 제3 회로 배선 구조물(CM3)의 상기 제12, 제13 및 제14 회로 배선 패턴들(M12, M13, M14)과 동일한 레벨에 배치될 수 있다.
각각의 상기 제1 하부 연결 패턴들(83a)은 상기 제12, 제13 및 제14 회로 배선 패턴들(M12, M13, M14)과 유사한 구조, 예를 들어 비아 부(V3') 및 상기 비아 부(V3') 상에서 상기 비아 부(V3')로부터 연장되는 연결 부(L3')를 포함할 수 있다.
각각의 상기 제1 하부 연결 패턴들(83a)에서, 상기 비아 부(V3')는 복수개가 배치될 수 있다. 예를 들어, 상기 제1 하부 연결 패턴들(83a) 중 최하부의 제1 하부 연결 패턴은 상기 제1 전면 도전성 패턴(80a)과 접촉하는 복수개의 비아 부들(V3'), 및 상기 복수개의 비아 부들(V3')로부터 연장되는 연결 부(L3')를 포함할 수 있다.
각각의 상기 제1 하부 연결 패턴들(83a)은 상기 제12, 제13 및 제14 회로 배선 패턴들(M12, M13, M14)과 동일한 물질, 예를 들어 상기 도전성 물질 패턴(79b) 및 상기 도전성 물질 패턴(79b)의 측면 및 바닥면을 덮는 상기 도전성 배리어 층(79a)으로 형성될 수 있다.
상기 제1 상부 연결 패턴(91a)은 상기 상부 회로 배선 패턴(91c)과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 제1 상부 연결 패턴(91a)은 상기 제1 하부 연결 패턴들(83a) 중 최상부의 제1 연결 패턴과 접촉하는 하나 또는 복수의 비아 부(V4') 및 상기 하나 또는 복수의 비아 부(V4')로부터 연장되는 연결 부(L4')를 포함할 수 있다. 상기 제1 상부 연결 패턴(91a)은 상기 상부 회로 배선 패턴(91c)과 동일한 물질, 예를 들어 상기 도전성 물질 패턴(90b) 및 상기 도전성 물질 패턴(90b)의 하부면을 덮는 상기 도전성 배리어 층(90a)을 포함할 수 있다.
상기 상부 회로 배선 패턴(91c)의 상기 배선 부(L4)의 측면은 양의 기울기를 갖고, 상기 하부 회로 배선 구조물(CM)의 상기 배선 부들(L1, L2, L3) 각각의 측면은 음의 기울기를 가질 수 있다.
상기 제1 상부 연결 패턴(91a)의 상기 연결 부(L4')의 측면과 상기 제1 하부 연결 패턴들(83a) 각각의 상기 연결 부(L3')의 측면은 서로 다른 기울기를 가질 수 있다. 예를 들어, 상기 제1 상부 연결 패턴(91a)의 상기 연결 부(L4')의 측면은 양의 기울기를 가질 수 있고, 상기 제1 하부 연결 패턴들(83a) 각각의 상기 연결 부(L3')의 측면은 음의 기울기를 가질 수 있다.
상기 전면 구조물(FS)은 제2 상부 연결 패턴(91b)을 더 포함할 수 있다. 상기 제2 상부 연결 패턴(91b)은 상기 회로 소자(TR)와 전기적으로 연결될 수 있다.
상기 전면 구조물(FS)은 상기 상부 절연성 구조물(86)의 일부를 관통하며 상기 제1 상부 연결 패턴(91a)과 접촉하는 제1 전면 패드(93a) 및 상기 제2 상부 연결 패턴(91b)과 접촉하는 제2 전면 패드(93a)를 더 포함할 수 있다. 각각의 상기 제1 및 제2 전면 패드들(93a, 93b)은 라이너 층(92a) 및 상기 라이너 층(92a) 상의 패드 패턴(92b)을 포함할 수 있다. 상기 패드 패턴(92b)은 도전성 범프일 수 있다. 예를 들어, 상기 패드 패턴(92b)은 구리, 니켈, 금 및 솔더 중 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 전면 패드들(93a, 93b) 각각의 폭은 제1 내지 제3 하부 도전성 패턴들(98a, 98b, 98') 각각의 폭 보다 작을 수 있다.
상기 제2 전면 도전성 패턴(43)은 상기 복수의 회로 배선 패턴들 중 어느 하나의 회로 배선 패턴(M1)과 동일한 레벨에 배치될 수 있고, 상기 제1 전면 도전성 패턴(80a)의 적어도 일부는 상기 복수의 회로 배선 패턴들 중 적어도 2개, 예를 들어 제6 내지 제11 회로 배선 패턴들(M6~M11)과 동일한 레벨에 배치될 수 있고, 상기 복수개의 회로 배선 패턴들 중에서 상기 제1 전면 도전성 패턴(80a) 보다 높은 레벨에 위치하는 회로 배선 패턴은 2개 이상, 예를 들어 제12 내지 제14 회로 배선 패턴들(M12~M14) 및 상기 상부 회로 배선 패턴(91c)일 수 있다.
상기 제1 후면 도전성 패턴(98a), 상기 제1 관통 전극(59a), 상기 제1 전면 도전성 패턴(80a), 상기 제1 연결 패턴들(83a), 상기 제1 상부 연결 패턴(91a) 및 상기 제1 전면 패드(93a)는 상기 수직 방향(Z)으로 차례로 배열되며 중첩할 수 있다.
상기 제1 후면 도전성 패턴(98a), 상기 제1 관통 전극(59a), 상기 제1 전면 도전성 패턴(80a), 상기 제1 연결 패턴들(83a), 상기 제1 상부 연결 패턴(91a) 및 상기 제1 전면 패드(93a)는 제1 파워 경로(power path, PSP1)를 구성할 수 있다.
상기 제1 파워 경로(power path, PSP1)를 복수개 형성함으로써, 상기 반도체 소자(1)의 방열 특성을 개선할 수 있다.
상기 전면 구조물(FS)은 상기 제2 전면 도전성 패턴(43) 상의 하나 또는 복수의 제2 연결 패턴들(IP1a), 상기 회로 배선 구조물들(CM, 91c) 중 일부의 제1 회로 배선 구조물(IP1b), 상기 하나 또는 복수의 제2 하부 연결 패턴(IP1a) 및 상기 제1 회로 배선 구조물(IP1b) 상에서 상기 하나 또는 복수의 제2 하부 연결 패턴(IP1a) 및 상기 제1 회로 배선 구조물(IP1b)을 전기적으로 연결하는 제1 브릿지 패턴(IP1)을 더 포함할 수 있다.
도 1에서 상기 제1 브릿지 패턴(IP1)은 상기 제12 회로 배선 패턴(M12)과 동일한 레벨에 배치되는 것으로 도시하고 있지만, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 상기 제1 브릿지 패턴(IP1)은 상기 제3 내지 제14 회로 배선 패턴들(M3~M11) 중 어느 하나의 회로 배선 패턴과 동일한 레벨에 배치될 수 있다. 예를 들어, 상기 제1 브릿지 패턴(IP1)이 상기 제3 회로 배선 패턴(M3)과 동일한 레벨에 배치되는 경우에, 상기 하나 또는 복수의 제2 하부 연결 패턴(IP1a)은 상기 제2 회로 배선 패턴(M2)과 동일한 레벨에서 상기 제2 회로 배선 패턴(M2)과 동일하게 형성되는 하나의 제2 연결 패턴(IP1a)으로 형성될 수 있고, 상기 제1 브릿지 패턴(IP1)이 상기 제14 회로 배선 패턴(M14)과 동일한 레벨에 배치되는 경우에, 상기 하나 또는 복수의 제2 하부 연결 패턴(IP1a)은 상기 제2 내지 제13 회로 배선 패턴들(M2 ~ M13)과 동일한 레벨에서 상기 제2 내지 제13 회로 배선 패턴들(M2 ~ M13)과 동일하게 형성되는 연결 패턴들로 형성될 수 있다.
상기 제2 후면 도전성 패턴(98b), 상기 제2 관통 전극(37), 상기 제2 전면 도전성 패턴(43), 상기 하나 또는 복수의 제2 하부 연결 패턴(IP1a), 상기 제1 브릿지 패턴(IP1) 및 상기 제1 회로 배선 구조물(IP1b)은 입출력 시그널 경로(input/output signal path, IOSP)를 구성할 수 있다. 상기 입출력 시그널 경로(IOSP)는 상기 회로 소자(TR)의 일부 회로 소자(TR1)와 전기적으로 연결될 수 있다.
상기 전면 구조물(FS)은 상기 제3 전면 도전성 패턴(80b) 상의 하나 또는 복수의 제3 하부 연결 패턴(IP2a), 상기 회로 배선 구조물들(CM) 중 일부의 제2 회로 배선 구조물(IP2b), 상기 하나 또는 복수의 제3 하부 연결 패턴(IP2a) 및 상기 제2 회로 배선 구조물(IP2b) 상에서 상기 하나 또는 복수의 제3 하부 연결 패턴(IP2a) 및 상기 제2 회로 배선 구조물(IP2b)을 전기적으로 연결하는 제2 브릿지 패턴(IP2)을 더 포함할 수 있다.
도 1에서 상기 제2 브릿지 패턴(IP2)은 상기 제14 회로 배선 패턴(M14)과 동일한 레벨에 배치되는 것으로 도시하고 있지만, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 상기 제2 브릿지 패턴(IP2)은 상기 제12 및 제13 회로 배선 패턴들(M12, M13) 중 어느 하나와 동일한 레벨에 배치될 수 있다. 상기 제2 브릿지 패턴(IP2)이 상기 제12 회로 배선 패턴(M12)과 동일한 레벨에 배치되는 경우에, 상기 하나 또는 복수의 제3 연결 패턴(IP2a)은 생략되고, 상기 제2 브릿지 패턴(IP2)은 상기 제3 전면 도전성 패턴(80b)과 직접 접촉할 수 있다.
상기 제3 후면 도전성 패턴(98c), 상기 제3 관통 전극(59b), 상기 제3 전면 도전성 패턴(80b), 상기 하나 또는 복수의 제3 하부 연결 패턴들(IP2a), 상기 제2 브릿지 패턴(IP2) 및 상기 제2 회로 배선 구조물(IP2b)은 제2 파워 경로(power path, PSP2)를 구성할 수 있다. 상기 제2 파워 경로(PSP2)는 상기 회로 소자(TR)의 일부 회로 소자(TR2)와 전기적으로 연결될 수 있다. 상기 제1 및 제2 파워 경로들(PSP1, PSP2)은 파워를 전송하는 경로일 수 있다.
다음으로, 도 3a, 도 3b, 도 4, 도 5, 도 6 및 도 7을 각각 참조하여 본 발명의 일 실시예에 따른 반도체 소자(1)의 다양한 변형 예를 설명하기로 한다. 이하에서, 상기 반도체 소자(1)의 구성요소들 중 변형되거나, 또는 대체될 수 있는 구성요소를 중심으로 설명하고, 나머지 구성요소들은 설명을 생략하거나, 또는 직접 인용하여 변형될 수 있는 구성요소와 같이 설명하기로 한다. 도 3a, 도 3b, 도 4, 도 5, 도 6 및 도 7에서, 도 3a 및 도 3b는 각각 도 2a에서 변형된 구성요소를 나타낸 부분 확대도이고, 도 4는 도 2a의 'C'로 표시된 영역의 변형 예를 나타낸 부분 확대도이고, 도 5, 도 6 및 도 7은 각각 도 1에서 변형된 구성요소를 나타낸 단면도이다.
변형 예에서, 도 3a를 참조하면, 도 2a에서와 같은 상기 제1 전면 도전성 패턴(80a)의 측면을 둘러싸는 절연성 스페이서(81)가 배치될 수 있다. 상기 절연성 스페이서(81)는 실리콘 산화물을 포함할 수 있다. 따라서, 상기 절연성 스페이서(81)는 상기 제1 전면 도전성 패턴(80a)과 상기 제2 절연성 구조물(66)을 분리시킬 수 있다.
변형 예에서, 도 3b를 참조하면, 상기 제1 전면 도전성 패턴(80a)의 측면을 둘러싸고 상기 제1 전면 도전성 패턴(82a) 하부면의 일부를 덮는 절연성 스페이서(81')가 배치될 수 있다. 상기 절연성 스페이서(81')는 실리콘 산화물을 포함할 수 있다. 상기 제1 전면 도전성 패턴(82a) 하부면의 일부를 덮는 상기 절연성 스페이서(81')는 상기 제1 관통 전극(59a)의 측면을 덮는 상기 절연성 스페이서(56a)와 접촉할 수 있다.
변형 예에서, 도 4를 참조하면, 앞에서 설명한 상기 제1 관통 전극 구조물(도 2a의 53a) 및 상기 제1 전면 도전성 패턴(도 2a의 80a)을 각각 대체할 수 있는 제1 관통 전극 구조물(53a') 및 제1 전면 도전성 패턴(80a')이 배치될 수 있다. 상기 제1 관통 전극 구조물(53a')은 관통 전극(59a'), 상기 관통 전극(59a')의 측면을 덮는 절연성 스페이서(56a)를 포함할 수 있고, 상기 관통 전극(59a')은 필라 패턴(63a)의 측면을 둘러싸는 도전성 배리어 층(61a)를 포함할 수 있다.
상기 제1 관통 전극(59a')은 상기 하부 부분(59a_L)으로부터 상기 수직 방향(Z)으로 연장되고 상기 하부 절연성 구조물(12)을 관통하는 제1 부분(59a_1), 및 상기 제1 부분(59a_1)으로부터 상기 수직 방향(Z)으로 연장되고 상기 제1 절연성 구조물(46)을 관통하는 제2 부분(59a_2)을 포함할 수 있다.
앞에서 설명한 상기 제1 전면 도전성 패턴(도 2a의 80a)를 대체할 수 있는 제1 전면 도전성 패턴(80a')이 배치될 수 있다. 상기 제1 전면 도전성 패턴(80a')은 상기 제2 회로 배선 구조물(CM2)과 동일한 레벨에 배치되는 제1 부분(80a_1') 및 상기 제3 회로 배선 구조물(CM3) 중 적어도 일부와 실질적으로 동일한 레벨에 배치되는 제2 부분(80a_2')을 포함할 수 있다. 상기 제1 전면 도전성 패턴(80a')에서, 상기 제1 부분(80a_1')은 상기 제2 절연성 구조물(66)과 실질적으로 동일한 레벨에 배치될 수 있고, 상기 제2 부분(80a_2')은 상기 제3 절연성 구조물(73)의 일부, 즉 상기 최하부의 제3 절연성 배리어 층(75a)및 상기 최하부의 제3 금속간 절연 층(77a)과 실질적으로 동일한 레벨에 배치될 수 있다.
상기 제2 금속간 절연 층들(70) 중 적어도 하나는 상기 제3 금속간 절연 층들(77a, 77b, 77c, 77d) 중 상기 제1 전면 도전성 패턴(80a')과 인접하는 제3 금속간 절연 층(77a)의 측면으로부터 연장되는 가상의 직선(IL2)으로부터 제1 거리(D1)로 리세스될 수 있다.
상기 제1 금속간 절연 층들(50) 중 적어도 하나는 상기 제1 관통 전극(59a')과 인접하는 상기 하부 절연성 구조물(12)의 상기 제1 내지 제3 하부 절연 층들(15, 18, 21)의 측면으로부터 연장되는 가상의 직선(IL1)으로부터 제2 거리(D2)로 리세스될 수 있다.
상기 제4 하부 절연 층(27)이 상기 제1 금속간 절연 층들(50)과 동일한 물질로 형성되는 경우에, 상기 제4 하부 절연 층(27)은 상기 가상의 직선(IL1)으로부터 상기 제2 거리(D2)만큼 리세스될 수 있다.
상기 제1 거리(D1)는 상기 제2 거리(D2) 보다 클 수 있다.
상기 제1 거리(D1)는 약 100nm 내지 약 300 nm의 범위일 수 있다.
상기 제2 거리(D2)는 약 10nm 내지 약 50 nm의 범위일 수 있다.
상기 제1 금속간 절연 층들(50)은 상기 제2 거리(D2)로 리세스될 수 있고, 상기 제2 금속간 절연 층들(70)은 상기 제1 거리(D1)로 리세스됨에 따라, 상기 제1 관통 전극(59a')의 폭 및 상기 제1 전면 도전성 패턴(80a')의 폭은 증가될 수 있다. 따라서, 상기 제1 관통 전극(59a') 및 상기 제1 전면 도전성 패턴(80a')의 저항 특성이 개선됨에 따라, 상기 반도체 소자(1)의 전기적 특성이 개선될 수 있다.
변형 예에서, 도 5를 참조하면, 도 1 및 도 2a에서 설명한 상기 제1 전면 도전성 패턴(80a) 및 상기 제3 전면 도전성 패턴(80b)은 상기 제3 절연성 구조물(73)의 상기 제3 금속간 절연층들(77a, 77b, 77c, 77d) 중 적어도 두 개를 관통하는 제1 전면 도전성 패턴(80a") 및 제3 전면 도전성 패턴(80b")으로 대체될 수 있다. 예를 들어, 각각의 상기 제1 및 제3 전면 도전성 패턴들(80a", 80b")은 상기 제3 금속간 절연층들(77a, 77b, 77c, 77d) 중 최하부의 제3 금속간 절연 층(77a) 및 차하부의 제3 금속간 절연 층(77b)를 관통할 수 있다. 각각의 상기 제1 및 제3 전면 도전성 패턴들(80a", 80b")은 상기 최하부의 제3 금속간 절연 층(77a) 및 상기 차하부의 제3 금속간 절연 층(77b)를 간통하면서 상기 제3 절연성 배리어 층들(75b, 75c, 75d, 7) 중에서 최하부의 제3 절연성 배리어 층(75a) 및 차하부의 제3 절연성 배리어 층(75b)을 관통할 수 있다. 상기 제1 전면 도전성 패턴(80a) 및 상기 제3 전면 도전성 패턴(80b)의 상부면들은 상기 제12 회로 배선 패턴(M12)의 상부면과 공면을 이룰 수 있다.
변형 예에서, 도 6를 참조하면, 도 1에서 설명한 상기 제1 브릿지 패턴(도 1의 IP1)은 상기 상부 회로 배선 패턴(91c)과 실질적으로 동일한 레벨에 배치되는 제1 브릿지 패턴(IP1')으로 대체될 수 있다. 따라서, 상기 제2 관통 전극(37) 및 상기 제2 도전성 패턴(43)은 상기 제2 도전성 패턴(43) 상의 제2 하부 연결 패턴들(IP1a'), 상기 제2 하부 연결 패턴들(IP1a') 상의 상기 제1 브릿지 패턴(IP1') 및 상기 제1 브릿지 패턴(IP1') 하부의 제1 회로 배선 구조물(IP1b')를 통해서 상기 회로 소자(TR1)와 전기적으로 연결될 수 있다. 상기 제2 후면 도전성 패턴(98b), 상기 제2 관통 전극(37), 상기 제2 전면 도전성 패턴(43), 상기 제2 하부 연결 패턴들(IP1a'), 상기 제1 브릿지 패턴(IP1') 및 상기 제1 회로 배선 구조물(IP1b)은 입출력 시그널 경로(IOSP)를 구성할 수 있다.
도 1에서 설명한 상기 제2 브릿지 패턴(도 1의 IP2)은 상기 상부 회로 배선 패턴(91c)과 실질적으로 동일한 레벨에 배치되는 제2 브릿지 패턴(IP2')으로 대체될 수 있다. 따라서, 상기 제3 관통 전극(59b) 및 상기 제3 도전성 패턴(도 1의 80b 또는 도 5의 80b')은 상기 제3 도전성 패턴(도 1의 80b 또는 도 5의 80b') 상의 제3 하부 연결 패턴들(IP2a'), 상기 제3 하부 연결 패턴들(IP2a') 상의 상기 제2 브릿지 패턴(IP2') 및 상기 제2 브릿지 패턴(IP2') 하부의 제2 회로 배선 구조물(IP2b')를 통해서 상기 회로 소자(TR2)와 전기적으로 연결될 수 있다. 상기 제3 후면 도전성 패턴(98c), 상기 제3 관통 전극(59b), 상기 제3 전면 도전성 패턴(도 1의 80b 또는 도 5의 80b'), 상기 제3 하부 연결 패턴들(IP2a'), 상기 제2 브릿지 패턴(IP2') 및 상기 제2 회로 배선 구조물(IP2b')은 제2 파워 경로(PSP2)를 구성할 수 있다.
변형 예에서, 도 7을 참조하면, 반도체 소자(1')는 도 1에서 설명한 상기 제1 내지 제3 하부 도전성 패턴들(98a, 98b, 98c)을 각각 대체할 수 있는 제1 내지 제3 하부 도전성 패턴들(98a', 98b', 98c') 및 도 1에서 설명한 상기 제1 및 제2 전면 패드들(93a, 93b)를 각각 대체할 수 있는 상기 제1 및 제2 전면 패드들(93a', 93b')을 포함할 수 있다. 상기 제1 및 제2 전면 패드들(93a', 93b') 각각의 폭은 제1 내지 제3 하부 도전성 패턴들(98a', 98b', 98c') 각각의 폭 보다 클 수 있다.
다음으로, 도 8a 및 도 8b를 각각 참조하여 앞에서 설명한 반도체 소자를 포함하는 반도체 패키지를 설명하기로 한다. 도 8a는 앞에서 설명한 반도체 소자를 포함하는 반도체 패키지의 일 예를 나타낸 단면도이고, 도 8b는 앞에서 설명한 반도체 소자를 포함하는 반도체 패키지의 다른 예를 나타낸 단면도이다.
일 예에서, 도 8a를 참조하면, 반도체 패키지(200a)는 베이스 기판(105), 상기 베이스 기판(105) 상의 제1 반도체 소자(1), 상기 제1 반도체 소자(1) 상의 제2 반도체 소자(150), 상기 베이스 기판(105)과 상기 제1 반도체 소자(1) 사이에서, 상기 베이스 기판(105)과 상기 제1 반도체 소자(1)를 전기적으로 연결하는 제1 연결 패턴들(130) 및 상기 제1 반도체 소자(1)와 상기 제2 반도체 소자(150) 사이에서 상기 제1 반도체 소자(1)와 상기 제2 반도체 소자(150)를 전기적으로 연결하는 제2 연결 패턴들(160a, 160b)을 포함할 수 있다. 상기 반도체 패키지(200a)는 상기 베이스 기판(105) 하부의 솔더 볼들(120)을 더 포함할 수 있다.
상기 제1 반도체 소자(1)는 센트럴 프로세서 유닛(CPU), 그래픽 프로세서 유닛(GPU), 어플리케이션 프로세서(AP) 등과 같은 마이크로 프로세서 또는 필드 프로그래머블 게이트 어레이(FPGA), ASIC(application-specific IC) 등과 같은 로직 칩을 포함할 수 있다.
상기 제2 반도체 소자(150)는 로직(Logic) 칩, 메모리(Memory) 칩 및 센서 칩 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제2 반도체 소자(150)는 센트럴 프로세서 유닛(CPU), 그래픽 프로세서 유닛(GPU), 어플리케이션 프로세서(AP) 등과 같은 마이크로 프로세서 또는 필드 프로그래머블 게이트 어레이(FPGA), ASIC(application-specific IC) 등과 같은 로직 칩, 또는 메모리 칩을 포함할 수 있다. 상기 메모리 칩은 휘발성 메모리 칩 또는 비휘발성 메모리 칩일 수 있다. 예를 들어, 상기 휘발성 메모리 칩은 DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함할 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 나노 플로팅 게이트 메모리(nano floating gate memory), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리(molecular electronics memory) 또는 절연 저항 변화 메모리(insulator resistance change memory)을 포함할 수 있다.
상기 베이스 기판(105)은 인쇄회로 기판 또는 인터포저 기판일 수 있다. 상기 베이스 기판(105)은 상기 솔도 볼들(120)과 전기적으로 연결되는 패드들(115) 및 상기 제1 연결 패턴들(130)과 전기적으로 연결되는 패드들(110)을 포함할 수 있다.
상기 제2 반도체 소자(150)는 상기 제2 연결 패턴들(160a, 160b)과 전기적으로 연결되는 패드들(110)을 더 포함할 수 있다.
상기 제1 반도체 소자(1)는 도 1 내지 도 6을 참조하여 설명한 실시예들 중 어느 하나의 실시예에 따른 반도체 소자일 수 있다.
상기 제1 반도체 소자(1)에서, 상기 회로 소자(TR)를 포함하는 상기 전면 구조물(FS)은 상기 제2 반도체 소자(150)와 마주볼 수 있다. 따라서, 상기 제1 반도체 소자(1)에서, 상기 제1 내지 제3 후면 도전성 패턴들(98a, 98b, 98c)은 상기 제1 연결 패턴들(130)과 전기적으로 연결될 수 있고, 상기 제1 및 제2 전면 패드들(93a, 93b)은 상기 제2 연결 패턴들(160a, 160b)과 전기적으로 연결될 수 있다. 상기 제1 반도체 소자(1)는 상기 제1 내지 제3 후면 도전성 패턴들(98a, 98b, 98c)을 덮으며, 상기 제1 내지 제3 후면 도전성 패턴들(98a, 98b, 98c)과 상기 제1 연결 패턴들(130)이 접촉하는 영역을 노출시키는 개구부들을 갖는 후면 보호 층(101)을 더 포함할 수 있다.
도 1에서 설명한 상기 제1 파워 경로(PSP1)는 실질적으로 수직한 경로이므로, 파워의 전송에 따른 파워 손실을 최소화할 수 있다. 따라서, 상기 베이스 기판(105)으로부터 상기 제1 반도체 소자(1)의 상기 제1 파워 경로(PSP1)를 통하여 상기 제2 반도체 소자(150)로 전송되는 파워의 손실을 최소화할 수 있다. 따라서, 상기 제2 반도체 소자(150)에 파워를 안정적으로 제공할 수 있다.
다른 예에서, 도 8b를 참조하면, 반도체 패키지(200a)는 도 8a의 반도체 패키지(200a)의 상기 제1 반도체 소자(1)를 대체할 수 있는 제1 반도체 소자(1')를 포함할 수 있다. 상기 제1 반도체 소자(1)는 도 7을 참조하여 설명한 반도체 소자일 수 있다. 상기 제1 반도체 소자(1')에서, 상기 회로 소자(TR)를 포함하는 상기 전면 구조물(FS)은 상기 베이스 기판(105)과 마주볼 수 있다. 따라서, 상기 제1 반도체 소자(1')에서, 상기 제1 내지 제3 후면 도전성 패턴들(98a', 98b', 98c')은 상기 제2 연결 패턴들(160a, 160b, 160c)과 전기적으로 연결될 수 있고, 상기 제1 및 제2 전면 패드들(93a', 93b')은 상기 제1 연결 패턴들(130)과 전기적으로 연결될 수 있다. 상기 제1 반도체 소자(1')는 상기 제1 내지 제3 후면 도전성 패턴들(98a', 98b', 98c')을 덮으며, 상기 제1 내지 제3 후면 도전성 패턴들(98a', 98b), 98c')과 상기 제2 연결 패턴들(160a, 160b, 160c)이 접촉하는 영역을 노출시키는 개구부들을 갖는 후면 보호 층(101)을 더 포함할 수 있다.
다음으로, 도 9 내지 도 12를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다. 도 9 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다. 이하에서, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명함에 있어서, 앞에서 설명한 구성요소들의 물질 및 두께에 대한 설명은 생략하고, 앞에서 설명한 구성요소들을 형성하는 방법을 중심으로 설명하기로 한다.
도 9를 참조하면, 반도체 기판(3) 상에 활성 영역(6)을 한정하는 제1 하부 절연 층(15)을 형성할 수 있다. 상기 반도체 기판(3)은 실리콘 기판일 수 있지만, 실시예는 이에 한정되지 않는다. 예를 들어, 상기 반도체 기판(3)은 화합물 반도체 기판일 수도 있다.
상기 활성 영역(6) 상에 회로 소자(TR) 및 제2 하부 절연 층(18)을 형성할 수 있다. 상기 회로 소자(TR)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터, FinFET(Fin Field Effect Transistor) 소자, 수직 채널을 갖는 모스펫 소자, 또는 평면형 모스펫 소자일 수 있다.
상기 회로 소자(TR)와 전기적으로 연결되는 제1 콘택 플러그(9a)를 형성할 수 있다. 상기 회로 소자(TR)및 상기 제2 하부 절연 층(18) 상에 제3 하부 절연 층(21)을 형성할 수 있다. 상기 제3 하부 절연 층(21)을 관통하며 상기 제1 콘택 플러그(9a)와 전기적으로 연결되는 제2 콘택 플러그(9b)를 형성할 수 있다. 상기 제3 하부 절연 층(21) 상에 하부 절연성 배리어 층(24) 및 제4 하부 절연 층(27)을 차례로 형성할 수 있다. 상기 제1, 제2, 제3, 제4 하부 절연 층들(15, 18, 21, 27) 및 상기 하부 절연성 배리어 층(24)은 하부 절연성 구조물(12)을 구성할 수 있다.
상기 하부 절연성 구조물(12)을 관통하며 상기 반도체 기판(3) 내부로 연장되는 제2 관통 전극 구조물(33)을 형성할 수 있다. 상기 제2 관통 전극 구조물(33)을 형성하는 것은 상기 하부 절연성 구조물(12)을 관통하며 상기 반도체 기판(3) 내부로 연장되는 홀을 형성하고, 상기 홀의 내벽을 덮는 절연성 스페이서(35)를 형성하고, 상기 절연성 스페이서(35)를 콘포멀하게 덮는 도전성 배리어 층(36a)을 형성하고, 상기 도전성 배리어 층(36a) 상에서 상기 홀을 채우는 필라 패턴(36b)을 형성하는 것을 포함할 수 있다. 상기 도전성 배리어 층(36a) 및 상기 필라 패턴(36b)은 제2 관통 전극(37)을 구성할 수 있다.
상기 하부 절연성 배리어 층(24) 및 상기 제4 하부 절연 층(27)을 관통하며, 상기 제2 콘택 플러그(9b)와 전기적으로 연결되는 제3 콘택 플러그(9c)를 형성할 수 있다. 상기 제3 콘택 플러그(9c)는 상기 제2 관통 전극 구조물(33)을 형성하기 전에, 또는 상기 제2 관통 전극 구조물(33)을 형성한 후에 형성할 수 있다.
도 10을 참조하면, 상기 하부 절연성 구조물(12) 상에 제1 절연성 구조물(46) 및 제1 회로 배선 구조물(CM1)을 형성할 수 있다. 상기 제1 절연성 구조물(46)은 상기 하부 절연성 구조물(12) 상에서 교대로 반복적으로 적층되는 제1 절연성 배리어 층들(48) 및 제1 금속간 절연 층들(50)을 포함할 수 있고, 상기 제1 회로 배선 구조물(CM1)은 서로 다른 레벨에 배치되는 제1, 제2, 제3, 제4 및 제5 회로 배선 패턴들(M1, M2, M3, M4, M5)를 포함할 수 있다.
상기 제1 회로 배선 구조물(CM1)의 상기 제1 회로 배선 패턴(M1)을 형성함과 동시에 상기 제2 관통 전극 구조물(33)을 덮는 제2 전면 도전성 패턴(43)을 형성하는 것을 더 포함할 수 있다.
도 1에서 설명한 상기 제1 회로 배선 구조물(도 1의 IP1b)의 일부(IP1ba), 상기 제2 회로 배선 구조물(도 1의 IP2b)의 일부(IP2ba) 및 상기 제2 연결 패턴들(도 1의 IP1a)의 일부(IP1aa)를 상기 제1 회로 배선 구조물(CM1)과 동시에 형성할 수 있다.
상기 제1 절연성 구조물(46) 및 상기 제1 회로 배선 구조물(CM1)을 형성하는 것은 차례로 적층된 제1 절연성 배리어 층 및 제1 금속간 절연 층을 형성하고, 다마신 공정으로 배선 패턴을 형성하는 것을 반복적으로 진행하는 것을 포함할 수 있다.
제1 및 제3 관통 전극 구조물들(53a, 53b)을 형성할 수 있다. 상기 제1 및 제3 관통 전극 구조물들(53a, 53b)을 형성하는 것은 상기 제1 절연성 구조물(46) 및 상기 하부 절연성 구조물(12)을 관통하며 상기 반도체 기판(3) 내부로 연장되는 홀들을 형성하고, 각각의 상기 홀들의 내벽을 덮는 절연성 스페이서(56a, 56b)를 형성하고, 상기 절연성 스페이서(56a, 56b)를 콘포멀하게 덮는 도전성 배리어 층(61a)을 형성하고, 상기 도전성 배리어 층(61a) 상에서 상기 홀들을 각각 채우는 필라 패턴(63a)을 형성하는 것을 포함할 수 있다. 상기 제1 관통 전극 구조물(53a)의 상기 도전성 배리어 층(61a) 및 상기 필라 패턴(63a)은 제1 관통 전극(59a)을 구성할 수 있고, 상기 제3 관통 전극 구조물(53b)의 상기 도전성 배리어 층(61a) 및 상기 필라 패턴(63a)은 제3 관통 전극(59b)을 구성할 수 있다.
도 11을 참조하면, 상기 제1 절연성 구조물(46) 상에 제2 절연성 구조물(66) 및 제2 회로 배선 구조물(CM2)을 형성할 수 있다. 상기 제2 절연성 구조물(66)은 교대로 반복적으로 적층되는 제2 절연성 배리어 층들(68) 및 제2 금속간 절연 층들(70)을 포함할 수 있고, 상기 제2 회로 배선 구조물(CM2)은 서로 다른 레벨에 배치되는 제6, 제7, 제8, 제9 및 제10 회로 배선 패턴들(M6, M7, M8, M9, M10)을 포함할 수 있다.
상기 제2 절연성 구조물(66) 및 상기 제2 회로 배선 구조물(CM2)을 형성하는 것은 차례로 적층된 제2 절연성 배리어 층 및 제2 금속간 절연 층을 형성하고, 다마신 공정으로 배선 패턴을 형성하는 것을 반복적으로 진행하는 것을 포함할 수 있다.
제3 절연성 배리어 층(75a) 및 제3 금속간 절연 층(75b)을 형성하고, 다마신 공정으로 상기 제3 절연성 배리어 층(75a) 및 상기 제3 금속간 절연 층(75b) 내에 제11 회로 배선 패턴(M11)을 형성할 수 있다.
도 1에서 설명한 상기 제1 회로 배선 구조물(도 1의 IP1b)의 일부(IP1ba'), 상기 제2 회로 배선 구조물(도 1의 IP2b)의 일부(IP2ba') 및 상기 제2 연결 패턴들(도 1의 IP1a)의 일부(IP1aa')를 상기 제1 회로 배선 구조물(CM1) 및 상기 제11 회로 배선 패턴(M11)과 동시에 형성할 수 있다.
제1 및 제3 전면 도전성 패턴들(80a, 80b)을 형성할 수 있다. 상기 제1 및 제3 전면 도전성 패턴들(80a, 80b)을 형성하는 것은 상기 제3 절연성 배리어 층(75a), 상기 제3 금속간 절연 층(75b), 상기 제2 절연성 구조물(66)을 관통하며 상기 제1 및 제3 관통 전극 구조물들(53a, 53b)을 각각 노출시키는 홀들을 형성하고, 각각의 상기 홀들을 도전성 물질로 채우는 것을 포함할 수 있다.
도 12을 참조하면, 상기 제3 금속간 절연 층(75b) 상에 절연성 구조물 및 회로 배선 패턴들을 형성할 수 있다. 상기 제3 금속간 절연 층(75b) 상에 절연성 구조물 및 회로 배선 패턴들을 형성하는 것은 제3 절연성 배리어 층 및 제3 금속간 절연 층을 차례로 형성하고, 상기 제3 절연성 배리어 층 및 상기 제3 금속간 절연 층 내에 다마신 공정으로 회로 배선 패턴을 형성하는 것을 반복 진행할 수 있다. 따라서, 제11, 제12, 제13 및 제14 회로 배선 패턴들(M11, M12, M13, M14)을 포함하는제3 회로 배선 구조물(CM3) 및 교대로 반복적으로 적층되는 제3 절연성 배리어 층들(75a, 75b, 75c, 75d) 및 제3 금속간 절연 층들(77a, 77b, 77c, 77d)을 포함하는 제3 절연성 구조물(73)을 형성할 수 있다. 따라서, 상기 제1, 제2 및 제3 회로 배선 구조물들(CM1, CM2, CM3)을 포함하는 하부 회로 배선 구조물(CM)을 형성할 수 있다.
상기 제3 절연성 구조물(73) 상에 상부 절연성 배리어 층(85) 및 제1 상부 절연 층(86a)을 차례로 형성할 수 있다. 상기 제1 상부 절연 층(86a)을 관통하는 홀들을 형성하고, 상기 홀들을 채우며 상기 제1 상부 절연 층(86a)을 덮는 금속 층을 형성하고, 상기 금속 층을 패터닝하여, 제1 및 제2 상부 연결 패턴들(91a, 91b) 및 상부 회로 배선 패턴(91c)을 형성할 수 있다.
상기 제1 및 제2 상부 연결 패턴들(91a, 91b) 및 상기 상부 회로 배선 패턴(91c)을 덮는 제2 상부 절연 층(86b)을 형성할 수 있다. 상기 제2 상부 절연 층(86b) 상에 제3 상부 절연 층(86c)을 형성할 수 있다. 상기 제1 내지 제3 상부 절연 층들(86a, 86b, 86c)은 상부 절연성 구조물(86)을 구성할 수 있다.
상기 제3 및 제2 상부 절연 층들(86c, 86b)을 관통하며 상기 제1 및 제2 상부 연결 패턴들(91a, 91b)과 각각 접촉하는 제1 및 제2 전면 패드들(93a, 93b)을 형성할 수 있다. 각각의 상기 제1 및 제2 전면 패드들(93a, 93b)은 라이너 층(92a) 및 상기 라이너 층(92a) 상의 패드 패턴(92b)을 포함할 수 있다.
상기 제1 내지 제3 관통 전극 구조물들(53a, 33, 53b)이 상기 반도체 기판(3)의 제2 면(3s2)으로부터 돌출되도록 상기 반도체 기판(3)의 후면을 그라인딩 및 식각할 수 있다.
상기 반도체 기판(3)의 상기 제2 면(3s2)을 덮는 후면 절연 층(95)을 형성하고, 상기 제1 내지 제3 관통 전극 구조물들(53a, 33, 53b)의 상기 제1 내지 제3 관통 전극들(59a, 33, 59b) 및 상기 후면 절연 층(95)을 평탄화할 수 있다.
다시, 도 1을 참조하면, 상기 제1 내지 제3 관통 전극들(59a, 33, 59b)과 각각 전기적으로 연결되는 제1 내지 제3 후면 도전성 패턴들(98a, 98b, 98c)을 형성할 수 있다.
상술한 실시예들에 따르면, 파워 전송 경로로 사용되는 상기 제1 관통 전극(59a)은 입출력 신호의 전송 경로로 사용되는 상기 제2 관통 전극(37)과 다른 공정으로 형성할 수 있다. 따라서, 상기 제1 관통 전극(59a)을 상기 제2 관통 전극(37) 보다 큰 폭 및 큰 두께로 형성할 수 있기 때문에, 상기 제1 관통 전극(59a)의 저항은 상기 제2 관통 전극(37)의 저항 보다 낮을 수 있다. 상기 반도체 소자(1)에서 파워 전송 경로에 의한 파워 손실을 최소화할 수 있다.
상기 제1 관통 전극(59a)은 상기 반도체 기판(3)을 관통하고 연장되어, 저유전체 물질을 포함하는 상기 제1 절연성 구조물(46)까지 관통할 수 있고, 상기 제1 관통 전극(89a)과 접촉하는 상기 제1 전면 도전성 패턴(80a)은 적어도 초저유전체(ultra low-k dielectric)를 포함하는 상기 제2 절연성 구조물(66)을 관통할 수 있다. 상대적으로 상기 수직 방향(Z)의 두께가 큰 상기 제1 관통 전극(89a)은 상기 제2 절연성 구조물(66)을 관통하지 않고, 상기 제1 관통 전극(89a) 보다 상기 수직 방향(Z)의 두께가 작고 상기 제1 관통 전극(89a) 보다 큰 폭의 상기 제1 전면 도전성 패턴(80a)은 초저유전체(ultra low-k dielectric)를 포함하는 상기 제2 절연성 구조물(66)을 관통하도록 형성할 수 있다. 이와 같은 상기 제1 관통 전극(89a) 및 상기 제1 전면 도전성 패턴(80a)을 포함하는 구조물은 저항을 보다 감소시킬 수 있고, 초저유전체(ultra low-k dielectric)를 포함하는 상기 제2 절연성 구조물(66)의 식각 손상을 최소화할 수 있다. 또한, 저항이 감소된 상기 제1 관통 전극(89a) 및 상기 제1 전면 도전성 패턴(80a)을 포함하는 구조물을 파워 경로로 사용함으로써, 파워 손실을 최소화할 수 있다. 따라서, 반도체 소자(1)의 성능을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 소자
3: 반도체 기판
FS: 전면 구조물
BS: 후면 구조물
3s1: 제1 면
3s2: 제2 면
6: 활성 영역
TR: 주변 회로
9a, 9b, 9c: 콘택 플러그
12: 하부 절연성 구조몰
33: 제2 관통 전극 구조물
37: 관통 전극
43: 제2 전면 도전성 패턴
46: 제1 절연성 구조물
48: 제1 절연성 배리어 층들
50: 제1 금속간 절연 층들
53a: 제1 관통 전극 구조물
53b: 제3 관통 전극 구조물
59a: 제1 관통 전극
59a_L: 하부 부분
59a_1: 제1 부분
59a_2: 제2 부분
66: 제2 절연성 구조물
68: 제2 절연성 배리어 층들
70: 제2 금속간 절연 층들
73: 제3 절연성 구조물
75a, 75b, 75c, 75d: 제3 절연성 배리어 층들
77a, 77b, 77c, 77d: 제3 금속간 절연 층들
80a: 제1 전면 도전성 패턴
80b: 제3 전면 도전성 패턴
43: 제2 전면 도전성 패턴
83a: 제1 하부 연결 패턴들
86: 상부 절연성 구조물
91a: 제1 상부 연결 패턴
91b: 제2 상부 연결 패턴
91c: 상부 회로 배선 패턴
93a: 제1 전면 패드
93b: 제2 전면 패드
95: 후면 절연 층
98a: 제1 후면 도전성 패턴
98b: 제2 후면 도전성 패턴
98c: 제3 후면 도전성 패턴
CM: 하부 회로 배선 구조물
CM1: 제1 회로 배선 구조물
CM2: 제2 회로 배선 구조물
CM3 제3 회로 배선 구조물
M1~M14: 회로 배선 패턴들

Claims (20)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에서, 트랜지스터를 포함하는 회로 소자, 제1 높이 레벨에 배치되는 제1 전면 도전성 패턴 및 상기 제1 높이 레벨 보다 낮은 제2 높이 레벨에 배치되는 제2 전면 도전성 패턴을 포함하는 전면 구조물;
    상기 반도체 기판의 상기 제2 면 아래에서, 서로 동일한 높이 레벨에 배치되는 제1 후면 도전성 패턴 및 제2 후면 도전성 패턴을 포함하는 후면 구조물;
    상기 반도체 기판을 관통하고 연장되어, 상기 제1 후면 도전성 패턴 및 상기 제1 전면 도전성 패턴과 접촉하는 제1 관통 전극; 및
    상기 반도체 기판을 관통하고 연장되어, 상기 제2 후면 도전성 패턴 및 상기 제2 전면 도전성 패턴과 접촉하는 제2 관통 전극을 포함하되,
    상기 전면 구조물은 상기 반도체 기판의 상기 제1 면 상의 하부 절연성 구조물, 상기 하부 절연성 구조물 상에서 실리콘 산화물의 유전 상수 보다 작은 제1 유전상수를 갖는 제1 금속간 절연 층을 포함하는 제1 절연성 구조물, 상기 제1 절연성 구조물 상에서 상기 제1 유전 상수 보다 작은 제2 유전 상수를 갖는 제2 금속간 절연 층을 포함하는 제2 절연성 구조물 및 상기 제2 절연성 구조물 상의 제3 절연성 구조물을 더 포함하고,
    상기 제1 관통 전극은 상기 제1 후면 도전성 패턴과 접촉하며 상기 반도체 기판을 관통하는 하부 부분, 상기 하부 절연성 구조물을 관통하는 제1 부분 및 상기 제1 절연성 구조물을 관통하는 제2 부분을 포함하고,
    상기 제1 전면 도전성 패턴은 상기 제1 관통 전극과 접촉하며 상기 제2 절연성 구조물을 관통하는 제1 부분 및 상기 제3 절연성 구조물의 적어도 일부를 관통하는 제2 부분을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 절연성 구조물에서, 상기 제1 금속간 절연 층은 복수개가 배치되고,
    상기 제2 절연성 구조물에서, 상기 제2 금속간 절연 층은 복수개가 배치되고,
    상기 제1 절연성 구조물은 복수의 제1 절연성 배리어 층들을 더 포함하고,
    상기 제2 절연성 구조물은 복수의 제2 절연성 배리어 층들을 더 포함하고,
    상기 복수의 제1 절연성 배리어 층들 및 상기 복수의 제1 금속간 절연 층들은 교대로 반복적으로 적층되고,
    상기 복수의 제2 절연성 배리어 층들 및 상기 복수의 제2 금속간 절연 층들은 교대로 반복적으로 적층되고,
    상기 복수의 제1 금속간 절연 층들 각각의 두께는 상기 복수의 제1 절연성 배리어 층들 각각의 두께 보다 크고,
    상기 복수의 제2 금속간 절연 층들 각각의 두께는 상기 복수의 제2 절연성 배리어 층들 각각의 두께 보다 큰 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제3 절연성 구조물은 상기 제2 절연성 구조물 상에서 교대로 반복적으로 적층되는 복수의 제3 절연성 배리어 층들 및 복수의 제3 금속간 절연 층들을 포함하고,
    각각의 상기 복수의 제3 금속간 절연 층들은 상기 제1 유전상수 보다 큰 유전상수를 갖고,
    상기 복수의 제3 금속간 절연 층들 각각의 두께는 상기 복수의 제3 절연성 배리어 층들 각각의 두께 보다 크고,
    상기 제1 전면 도전성 패턴의 상기 제2 부분은 상기 복수의 제3 절연성 배리어 층들 중 적어도 최하부의 제3 절연성 배리어 층 및 상기 복수의 제3 금속간 절연 층들 중 적어도 최하부의 제3 금속간 절연 층을 관통하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 전면 도전성 패턴의 상기 제2 부분은 상기 복수의 제3 절연성 배리어 층들 중 적어도 두 개의 제3 절연성 배리어 층들 및 상기 복수의 제3 금속간 절연 층들 중 적어도 두 개의 제3 금속간 절연 층들을 관통하는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제3 금속간 절연 층들 중 어느 하나의 두께는 상기 제2 금속간 절연 층들 중 어느 하나의 제2 금속간 절연 층의 두께 보다 크고,
    상기 제2 금속간 절연 층들 중 최상부의 제2 금속간 절연 층의 두께는 상기 제1 금속간 절연 층들 중 어느 하나의 제1 금속간 절연 층의 두께 보다 큰 반도체 소자.
  6. 제 3 항에 있어서,
    상기 제1 절연성 구조물은 0.1㎛ 내지 0.5㎛의 두께 범위이고,
    상기 제2 절연성 구조물은 0.5㎛ 내지 1㎛의 두께 범위이고,
    상기 제3 금속간 절연 층들 중 최하부의 제3 금속간 절연 층은 0.5㎛ 내지 1.5㎛의 두께 범위이고,
    상기 제1 절연성 배리어 층들 중 적어도 하나의 두께는 3nm 내지 10nm의 범위이고,
    상기 제2 절연성 배리어 층들 중 적어도 하나의 두께는 50nm 내지 150nm의 범위인 반도체 소자.
  7. 제 2 항에 있어서,
    상기 제2 절연성 배리어 층들 중 적어도 하나의 두께는 상기 제1 절연성 배리어 층들 중 적어도 하나의 두께 보다 큰 반도체 소자.
  8. 제 1 항에 있어서,
    상기 전면 구조물은,
    상기 제3 절연성 구조물 내에서 상기 제1 전면 도전성 패턴과 전기적으로 연결되고, 차례로 적층되는 복수의 제1 하부 연결 패턴들;
    상기 제3 절연성 구조물 상의 상부 절연성 구조물;
    상기 상부 절연성 구조물 내에서 상기 복수의 제1 하부 연결 패턴들과 전기적으로 연결되는 제1 상부 연결 패턴; 및
    상기 상부 절연성 구조물의 적어도 일부를 관통하며 상기 제1 상부 연결 패턴과 전기적으로 연결되는 제1 패드 패턴을 더 포함하되,
    상기 제1 상부 연결 패턴은 상기 복수의 제1 하부 연결 패턴들과 다른 물질을 포함하고,
    상기 후면 도전성 패턴, 상기 제1 관통 전극, 상기 제1 전면 도전성 패턴, 상기 복수의 제1 하부 연결 패턴들 및 상기 제1 상부 연결 패턴은 상기 반도체 기판의 상기 제1 면과 수직한 수직 방향으로 중첩되는 반도체 소자.
  9. 제 8 항에 있어서,
    각각의 상기 복수의 제1 하부 연결 패턴들은 제1 비아 부 및 상기 제1 비아 부 상에서 상기 제1 비아 부로부터 연장되는 제1 연결 부를 포함하고,
    상기 제1 상부 연결 패턴은 제2 비아 부 및 상기 제2 비아 부 상에서 상기 제2 비아 부로부터 연장되는 제2 연결 부를 포함하고,
    상기 제1 연결 부의 측면 기울기와 상기 제2 연결 부의 측면 기울기는 서로 다른 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제2 관통 전극의 폭은 2.5㎛ 내지 7㎛의 범위이고,
    상기 제1 관통 전극은 3.5㎛ 내지 9㎛의 범위에서 상기 제2 관통 전극의 상기 폭 보다 큰 폭을 갖고,
    상기 제1 전면 도전성 패턴의 두께는 상기 제2 전면 도전성 패턴의 두께 보다 크고,
    상기 제1 절연성 구조물은 상기 제2 관통 전극의 상부면 보다 높은 레벨에 배치되는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제1 전면 도전성 패턴은 상기 제1 관통 전극의 전체 상부면과 접촉하는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 제1 관통 전극 측면 상의 제1 절연성 스페이서; 및
    상기 제2 관통 전극 측면 상의 제2 절연성 스페이서를 더 포함하고,
    상기 제1 관통 전극은 제1 필라 패턴 및 상기 제1 필라 패턴의 측면을 덮는 제1 도전성 배리어 층을 포함하고,
    상기 제1 전면 도전성 패턴은 제2 필라 패턴 및 상기 제2 필라 패턴의 측면 및 바닥면을 덮는 제2 도전성 배리어 층을 포함하고,
    상기 제2 도전성 배리어 층은 상기 제1 필라 패턴의 상부면 및 상기 제1 도전성 배리어 층의 상단과 접촉하는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 제1 전면 도전성 패턴의 측면 상의 절연성 스페이서를 더 포함하는 반도체 소자.
  14. 제 1 항에 있어서,
    상기 하부 절연성 구조물은 상기 제1 유전상수 보다 큰 유전상수를 갖는 하부 절연 층을 포함하고,
    상기 제3 절연성 구조물은 상기 제1 유전상부 보다 큰 유전상수를 갖는 제3 금속간 절연 층을 포함하고,
    상기 제2 금속간 절연 층은 상기 제1 전면 도전성 패턴과 인접 또는 접촉하는 상기 제3 금속간 절연 층의 측면으로부터 연장되는 가상의 직선으로부터 제1 거리로 리세스되고,
    상기 제1 금속간 절연 층은 상기 제1 관통 전극과 인접하는 상기 하부 절연 층의 측면으로부터 연장되는 가상의 직선으로부터 제2 거리로 리세스되고,
    상기 제1 거리는 상기 제2 거리 보다 큰 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제1 거리는 100nm 내지 300 nm의 범위이고,
    상기 제2 거리는 10nm 내지 50 nm의 범위인 반도체 소자.
  16. 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에서, 트랜지스터를 포함하는 회로 소자, 제1 높이 레벨에 배치되는 제1 전면 도전성 패턴 및 상기 제1 높이 레벨 보다 낮은 제2 높이 레벨에 배치되는 제2 전면 도전성 패턴을 포함하는 전면 구조물;
    상기 반도체 기판의 상기 제2 면 아래에서, 서로 동일한 높이 레벨에 배치되는 제1 후면 도전성 패턴 및 제2 후면 도전성 패턴을 포함하는 후면 구조물;
    상기 반도체 기판을 관통하며 연장되어, 상기 제1 후면 도전성 패턴 및 상기 제1 전면 도전성 패턴과 접촉하는 제1 관통 전극; 및
    상기 반도체 기판을 관통하며 연장되어, 상기 제2 후면 도전성 패턴 및 상기 제2 전면 도전성 패턴과 접촉하고, 상기 제1 관통 전극 보다 작은 폭을 갖는 제2 관통 전극을 포함하되,
    상기 전면 구조물은 서로 다른 레벨에 배치되는 복수의 회로 배선 패턴들을 더 포함하고,
    상기 제2 전면 도전성 패턴은 상기 복수의 회로 배선 패턴들 중 어느 하나와 동일한 레벨에 배치되고,
    상기 제1 전면 도전성 패턴의 적어도 일부는 상기 복수의 회로 배선 패턴들 중 적어도 2개와 동일한 레벨에 배치되고,
    상기 복수개의 회로 배선 패턴들 중에서 상기 제1 전면 도전성 패턴 보다 높은 레벨에 위치하는 회로 배선 패턴은 2개 이상인 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제1 관통 전극과 동일한 폭 및 동일한 두께를 갖는 제3 관통 전극을 더 포함하되,
    상기 후면 구조물은 상기 제1 후면 도전성 패턴과 동일한 높이 레벨에 배치되는 제3 후면 도전성 패턴을 더 포함하고,
    상기 전면 구조물은,
    상기 제1 전면 도전성 패턴과 동일한 높이 레벨에서, 상기 제1 전면 도전성 패턴과 동일한 두께를 갖는 제3 전면 도전성 패턴;
    상기 제1 전면 도전성 패턴 상에서 상기 제1 전면 도전성 패턴과 전기적으로 연결되고 차례로 적층되는 복수의 제1 하부 연결 패턴들; 및
    상기 제2 전면 도전성 패턴 상에서 상기 제2 전면 도전성 패턴과 전기적으로 연결되는 하나 또는 복수의 제2 하부 연결 패턴들; 및
    상기 하나 또는 복수의 제2 하부 연결 패턴들 중 최상부의 제2 하부 연결 패턴과 상기 회로 배선 패턴들 중 어느 하나의 제1 회로 배선 패턴을 전기적으로 연결하는 제1 브릿지 패턴; 및
    상기 제3 전면 도전성 패턴 상에서 상기 제3 전면 도전성 패턴과 상기 회로 배선 패턴들 중 어느 하나의 제2 회로 배선 패턴과 전기적으로 연결하는 제2 브릿지 패턴을 더 포함하고,
    상기 제3 관통 전극은 상기 반도체 기판을 관통하며 연장되어, 상기 제3 전면 도전성 패턴 및 상기 제3 후면 도전성 패턴과 접촉하는 반도체 소자.
  18. 베이스 기판;
    상기 베이스 기판 상의 제1 반도체 소자;
    상기 제1 반도체 소자 상의 제2 반도체 소자;
    상기 베이스 기판과 상기 제1 반도체 소자 사이에서, 상기 베이스 기판과 상기 제1 반도체 소자를 전기적으로 연결하는 제1 연결 패턴들; 및
    상기 제1 반도체 소자와 상기 제2 반도체 소자 사이에서, 상기 제1 반도체 소자와 상기 제2 반도체 소자를 전기적으로 연결하는 제2 연결 패턴들을 포함하되,
    상기 제1 반도체 소자는,
    서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에서, 트랜지스터를 포함하는 회로 소자, 서로 다른 높이 레벨에 배치되는 복수의 회로 배선 패턴들, 제1 높이 레벨에 배치되는 제1 전면 도전성 패턴 및 상기 제1 높이 레벨 보다 낮은 제2 높이 레벨에 배치되는 제2 전면 도전성 패턴을 포함하는 전면 구조물;
    상기 반도체 기판의 상기 제2 면 아래에서, 서로 동일한 높이 레벨에 배치되는 제1 후면 도전성 패턴 및 제2 후면 도전성 패턴을 포함하는 후면 구조물;
    상기 반도체 기판을 관통하고 연장되어, 상기 제1 후면 도전성 패턴 및 상기 제1 전면 도전성 패턴과 접촉하는 제1 관통 전극; 및
    상기 반도체 기판을 관통하고 연장되어, 상기 제2 후면 도전성 패턴 및 상기 제2 전면 도전성 패턴과 접촉하고, 상기 제1 관통 전극 보다 작은 폭을 갖는 제2 관통 전극을 포함하고,
    상기 전면 구조물은 상기 반도체 기판의 상기 제1 면 상의 하부 절연성 구조물, 상기 하부 절연성 구조물 상에서 실리콘 산화물의 유전 상수 보다 작은 제1 유전상수를 갖는 제1 금속간 절연 층을 포함하는 제1 절연성 구조물, 상기 제1 절연성 구조물 상에서 상기 제1 유전 상수 보다 작은 제2 유전 상수를 갖는 제2 금속간 절연 층을 포함하는 제2 절연성 구조물 및 상기 제2 절연성 구조물 상의 제3 절연성 구조물을 더 포함하고,
    상기 제1 관통 전극은 상기 제1 후면 도전성 패턴과 접촉하며 상기 반도체 기판을 관통하는 하부 부분, 상기 하부 절연성 구조물을 관통하는 제1 부분 및 상기 제1 절연성 구조물을 관통하는 제2 부분을 포함하고,
    상기 제1 전면 도전성 패턴은 상기 제1 관통 전극과 접촉하고 적어도 상기 제2 절연성 구조물을 관통하고,
    상기 제1 전면 도전성 패턴의 두께는 상기 제2 전면 도전성 패턴의 두께 보다 큰 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제2 전면 도전성 패턴은 상기 복수개의 회로 배선 패턴들 중 어느 하나와 동일한 레벨에 배치되고,
    상기 제1 전면 도전성 패턴의 적어도 일부는 상기 복수개의 회로 배선 패턴들 중 적어도 2개와 동일한 레벨에 배치되고,
    상기 복수개의 회로 배선 패턴들 중에서 상기 제1 전면 도전성 패턴 보다 높은 레벨에 위치하는 회로 배선 패턴은 2개 이상인 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 제1 관통 전극과 동일한 폭 및 동일한 두께를 갖는 제3 관통 전극을 더 포함하되,
    상기 후면 구조물은 상기 제1 후면 도전성 패턴과 동일한 높이 레벨에 배치되는 제3 후면 도전성 패턴을 더 포함하고,
    상기 전면 구조물은,
    상기 제1 전면 도전성 패턴과 동일한 높이 레벨에서, 상기 제1 전면 도전성 패턴과 동일한 두께를 갖는 제3 전면 도전성 패턴;
    상기 제1 전면 도전성 패턴 상에서 상기 제1 전면 도전성 패턴과 전기적으로 연결되고 차례로 적층되는 복수의 제1 하부 연결 패턴들; 및
    상기 제2 전면 도전성 패턴 상에서 상기 제2 전면 도전성 패턴과 전기적으로 연결되는 하나 또는 복수의 제2 하부 연결 패턴들; 및
    상기 하나 또는 복수의 제2 하부 연결 패턴들 중 최상부의 제2 하부 연결 패턴과 상기 회로 배선 패턴들 중 어느 하나의 제1 회로 배선 패턴을 전기적으로 연결하는 제1 브릿지 패턴; 및
    상기 제3 전면 도전성 패턴 상에서 상기 제3 전면 도전성 패턴과 상기 회로 배선 패턴들 중 어느 하나의 제2 회로 배선 패턴을 전기적으로 연결하는 제2 브릿지 패턴을 더 포함하고,
    상기 제3 관통 전극은 상기 반도체 기판을 관통하며 연장되어, 상기 제3 전면 도전성 패턴 및 상기 제3 후면 도전성 패턴과 접촉하고,
    상기 제1 후면 도전성 패턴, 상기 제1 관통 전극, 상기 제1 전면 도전성 패턴, 상기 복수의 제1 하부 연결 패턴들은 상기 반도체 기판의 상기 제1 면과 수직한 수직 방향으로 중첩되는 반도체 패키지.
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