KR20200026590A - 반도체 칩 및 이의 제조 방법 - Google Patents

반도체 칩 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 기술적 사상에 따른 반도체 칩은, 기판, 기판의 상면 상에 순차적으로 배치되는 하부 층간 절연막 및 상부 층간 절연막을 포함하는 층간 절연막, 하부 층간 절연막과 상부 층간 절연막의 사이에 배치되는 식각 저지막, 층간 절연막 상에 배치되는 랜딩 패드와 기판, 층간 절연막, 및 식각 저지막을 관통하여 랜딩 패드와 연결되는 관통 전극을 포함하고, 식각 저지막은 랜딩 패드와 이격되어 배치된다.

Description

반도체 칩 및 이의 제조 방법{SEMICONDUCTOR CHIP AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상은 반도체 칩 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는, 실리콘 관통 전극(through silicon via, TSV)을 포함하는 반도체 칩 및 이의 제조 방법에 관한 것이다.
하나의 반도체 패키지 내에 복수의 반도체 칩을 탑재하는 3D(3-dimensional) 반도체 패키지의 개발이 활발해짐에 따라, 기판 또는 다이(die)를 관통하여 수직으로 전기적 접속을 형성하는 실리콘 관통 전극을 이용하여, 연결 구조의 신뢰성을 확보할 수 있는 기술이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 실리콘 관통 전극을 이용하여 연결 구조의 신뢰성을 확보할 수 있는 반도체 칩을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 실리콘 관통 전극을 이용하여 연결 구조의 신뢰성을 확보할 수 있는 반도체 칩의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 칩은, 기판; 상기 기판의 상면 상에 순차적으로 배치되는 하부 층간 절연막 및 상부 층간 절연막을 포함하는 층간 절연막; 상기 하부 층간 절연막과 상기 상부 층간 절연막의 사이에 배치되는 식각 저지막; 상기 층간 절연막 상에 배치되는 랜딩 패드; 및 상기 기판, 상기 층간 절연막, 및 상기 식각 저지막을 관통하여 상기 랜딩 패드와 연결되는 관통 전극;을 포함하고, 상기 식각 저지막은 상기 랜딩 패드와 이격되어 배치된다.
본 발명의 기술적 사상에 따른 반도체 칩은, 기판; 상기 기판의 상면 상에 배치되며 반도체 소자를 둘러싸는 층간 절연막; 상기 층간 절연막 상에서 금속 배선을 둘러싸며, 순차적으로 배치되는 하부 금속간 절연막 및 상부 금속간 절연막을 포함하는 금속간 절연막; 상기 하부 금속간 절연막과 상기 상부 금속간 절연막의 사이에 배치되는 식각 저지막; 상기 금속간 절연막 상에 배치되는 랜딩 패드; 상기 랜딩 패드 상에 배치되는 범프 구조물; 및 상기 기판, 상기 층간 절연막, 상기 금속간 절연막, 및 상기 식각 저지막을 관통하여 상기 랜딩 패드와 연결되는 관통 전극;을 포함하고, 상기 식각 저지막은 상기 랜딩 패드와 이격되어 배치된다.
본 발명의 기술적 사상에 따른 반도체 칩의 제조 방법은, 기판의 제1 면 상에 반도체 소자를 형성하는 단계; 상기 기판의 상기 제1 면 상에 상기 반도체 소자를 둘러싸는 하부 층간 절연막을 형성하는 단계; 상기 하부 층간 절연막 상에 식각 저지막을 형성하는 단계; 상기 식각 저지막 상에 상부 층간 절연막을 형성하는 단계; 상기 상부 층간 절연막 상에 상기 식각 저지막과 이격되는 랜딩 패드를 형성하는 단계; 상기 기판의 상기 제1 면과 대향하는 제2 면으로부터 상기 기판을 관통하여 상기 식각 저지막을 노출하도록 예비 관통 전극 홀을 형성하는 단계; 상기 예비 관통 전극 홀의 내벽 상에 전극 절연층을 형성하여, 관통 전극 홀을 정의하는 단계; 상기 랜딩 패드를 노출하도록, 상기 관통 전극 홀의 바닥부를 확장하는 단계; 및 상기 관통 전극 홀을 채우는 관통 전극을 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 칩의 효과는, 식각 저지막을 층간 절연막의 사이에 배치하여, 관통 전극 홀을 형성하는 식각 공정을 식각 저지막이 노출되는 단계와 랜딩 패드가 노출되는 단계로 구분하여 수행할 수 있으므로, 기판의 중심부와 외곽부의 식각 산포로 인하여 랜딩 패드의 상면이 원하지 않는 공정 단계에서 노출되는 현상을 억제하는 데 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 나타내는 평면도이다.
도 2는 도 1의 메인 소자 영역의 일부분 및 관통 전극 영역의 일부분을 나타내는 단면도이다.
도 3은 도 2의 CX 부분의 확대도이다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 나타내는 단면도이다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 나타내는 단면도이다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 나타내는 단면도이다.
도 7은 도 1의 메인 소자 영역의 일부분 및 관통 전극 영역의 일부분을 나타내는 단면도이다.
도 8은 도 7의 CX2 부분의 확대도이다.
도 9 내지 도 17은 본 발명의 기술적 사상의 실시예에 따른 반도체 칩의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 18은 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 포함하는 반도체 패키지의 요부 구성을 나타내는 단면도이다.
도 19는 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 포함하는 반도체 모듈을 나타내는 평면도이다.
도 20은 본 발명의 기술적 사상의 실시예에 따른 반도체 칩의 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 나타내는 평면도이고, 도 2는 도 1의 메인 소자 영역의 일부분 및 관통 전극 영역의 일부분을 나타내는 단면도이고, 도 3은 도 2의 CX 부분의 확대도이다.
도 1 내지 도 3을 같이 참조하면, 반도체 칩(100)은 복수의 메인 소자 영역(MCR)과 관통 전극 영역(TVR)을 포함하는 기판(110)을 포함할 수 있다.
복수의 메인 소자 영역(MCR) 내에는 복수의 메모리 셀이 배치될 수 있다. 상기 복수의 메인 소자 영역(MCR) 각각의 일측에는 제1 주변 회로 영역(PR1)이 배치될 수 있고, 상기 복수의 메인 소자 영역(MCR) 각각의 타측에는 제2 주변 회로 영역(PR2)이 배치될 수 있다.
일부 실시예들에서, 상기 제1 주변 회로 영역(PR1)에는 복수의 메인 소자 영역(MCR) 내에 포함된 메모리 셀들에 연결되는 로우 디코더가 배치될 수 있고, 상기 제2 주변 회로 영역(PR2)에는 복수의 메인 소자 영역(MCR) 내에 포함된 메모리 셀들에 연결되는 칼럼 디코더가 배치될 수 있다.
다른 실시예들에서, 상기 제1 및 제2 주변 회로 영역(PR1, PR2)에는 제어 로직, 감지 증폭기, 페이지 버퍼 등과 같은 복수의 메모리 셀을 구동하기 위한 다른 구동 소자들이 더 배치될 수 있다.
관통 전극 영역(TVR)에는 기판(110)을 관통하는 복수의 관통 전극(150)이 배치될 수 있다. 관통 전극(150)을 통해 외부 단자로부터 신호를 수신하거나, 관통 전극(150)을 통해 외부 단자로 신호를 전송할 수 있다.
도면에 도시된 메인 소자 영역(MCR), 제1 및 제2 주변 회로 영역(PR1, PR2), 및 관통 전극 영역(TVR)의 배치는 예시적인 것으로서, 메인 소자 영역(MCR), 제1 및 제2 주변 회로 영역(PR1, PR2), 및 관통 전극 영역(TVR)의 배치는 달라질 수 있다. 다른 실시예들에서, 도면에 도시된 바와 달리, 기판(110)의 중앙부에 메인 소자 영역(MCR)이 배치되고, 제1 및 제2 주변 회로 영역(PR1, PR2) 및 관통 전극 영역(TVR)이 메인 소자 영역(MCR)을 평면적으로 둘러싸도록 배치될 수도 있다.
기판(110)은 제1 면(110F1)과 제2 면(110F2)을 가질 수 있다. 기판(110)은 실리콘(Si), 저머늄(Ge), 실리콘카바이드(SiC), 갈륨비소(GaAs), 인듐비소(InAs), 또는 인듐포스파이드(InP)와 같은 반도체 기판을 포함할 수 있다. 일부 실시예들에서, 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들어, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 기판(110)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
기판(110)의 제1 면(110F1)은 활성면으로 지칭될 수 있다. 상기 기판(110)의 제1 면(110F1) 상에는 층간 절연막(120)이 배치될 수 있다. 상기 층간 절연막(120)은 기판(110) 상에 형성되는 복수의 반도체 소자(122) 및 배선 구조(124)를 둘러싸도록 배치될 수 있다. 복수의 반도체 소자(122)는 메모리 소자 또는 로직 소자일 수 있다.
상기 메모리 소자는 휘발성 또는 비휘발성 메모리 소자일 수 있다. 상기 휘발성 메모리 소자는 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), 또는 TRAM(thyristor RAM)과 같이 현존하는 휘발성 메모리 소자와 현재 개발 중인 휘발성 메모리 소자를 포함할 수 있다. 또한, 상기 비휘발성 메모리 소자는 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), 또는 RRAM(resistive RAM)과 같이 현존하는 비휘발성 메모리 소자와 현재 개발 중인 비휘발성 메모리 소자를 포함할 수 있다.
상기 로직 소자는 예를 들어, 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩(System on Chip) 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
복수의 반도체 소자(122)는 배선 구조(124)에 전기적으로 연결될 수 있고, 복수의 반도체 소자(122)는 층간 절연막(120)에 의해 둘러싸일 수 있다. 층간 절연막(120), 상기 층간 절연막(120)에 의해 둘러싸이는 복수의 반도체 소자(122), 및 배선 구조(124)를 통틀어 FEOL(front-end-of-line) 구조로 지칭할 수 있다.
층간 절연막(120)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 실리콘산화물보다 유전상수가 낮은 저유전 물질을 포함할 수 있다. 상기 층간 절연막(120)에 포함되는 상기 저유전 물질은 실리콘산화물보다 낮은 유전 상수를 가지는 물질로서, 개선된 절연 능력으로 반도체 칩(100)의 고집적화 및 고속화 실현에 유리할 수 있다.
본 발명의 기술적 사상에 따른 반도체 칩(100)에서, 상기 층간 절연막(120)은 식각 저지막(ESL)의 위치를 기준으로, 상기 기판(110)의 제1 면(110F1)과 상기 식각 저지막(ESL)의 사이에 배치되는 하부 층간 절연막(120B) 및 상기 식각 저지막(ESL)의 상부에 배치되는 상부 층간 절연막(120T)으로 구분될 수 있다. 즉, 하부 층간 절연막(120B) 상에 식각 저지막(ESL)이 배치되고, 식각 저지막(ESL) 상에 상부 층간 절연막(120T)이 배치되는 적층 구조로 형성될 수 있다.
일부 실시예들에서, 상기 하부 층간 절연막(120B)은 PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물과 같은 실리콘산화물이 단일층 또는 적층된 형태로 구성될 수 있다.
식각 저지막(ESL)은 층간 절연막(120)을 구성하는 하부 층간 절연막(120B) 및 상부 층간 절연막(120T)의 사이에 배치될 수 있다. 또한, 상기 식각 저지막(ESL)은 상기 상부 층간 절연막(120T)에 의하여 랜딩 패드(134)와 이격되도록 배치될 수 있다.
일부 실시예들에서, 상기 하부 층간 절연막(120B)의 두께(120B_T)는 상기 식각 저지막(ESL)의 두께(ESL_T)보다 더 두꺼울 수 있고, 상기 식각 저지막(ESL)의 두께(ESL_T)는 상기 상부 층간 절연막(120T)의 두께(120T_T)와 실질적으로 동일하거나, 또는 더 두꺼울 수 있다.
일반적으로, 관통 전극 홀(150H)을 형성하는 식각 공정에서, 기판(110)의 중심부와 주변부의 식각 산포, 층간 절연막(120)의 두께 산포 등으로 인하여, 상기 랜딩 패드(134)를 구성하는 금속 물질의 일부가 상기 식각 공정에 의해 노출될 수 있다. 따라서, 상기 식각 저지막(ESL)은 상기 관통 전극 홀(150H)을 형성하는 식각 공정에서, 과식각(over etch)으로 인하여 랜딩 패드(134)의 상면이 원하지 않는 공정 단계에서 노출되는 현상을 방지하는 역할을 수행할 수 있다.
상기 식각 저지막(ESL)을 구성하는 물질은 상기 하부 층간 절연막(120B)을 구성하는 물질에 대하여 식각 선택비를 가지는 것일 수 있다. 예를 들어, 상기 하부 층간 절연막(120B)이 실리콘산화물로 형성되는 경우, 상기 식각 저지막(ESL)은 실리콘질화물로 형성될 수 있다.
이와 같이, 상기 식각 저지막(ESL)을 상기 층간 절연막(120)의 사이에 배치함으로써, 상기 관통 전극 홀(150H)을 형성하는 식각 공정을 식각 저지막(ESL)이 노출되는 단계와 랜딩 패드(134)의 상면이 노출되는 단계로 구분하여 수행할 수 있으므로, 식각 산포로 인하여 랜딩 패드(134)의 상면이 원하지 않는 공정 단계에서 노출되는 현상을 최대한 억제할 수 있다.
층간 절연막(120) 상에는 금속간 절연막(130)이 배치될 수 있고, 금속간 절연막(130)은 층간 절연막(120) 상에 배치되는 다층 배선 구조(132)를 둘러싸도록 배치될 수 있다. 다층 배선 구조(132)는 복수의 배선층(132W) 및 복수의 배선 비아(132P)를 포함할 수 있다. 일부 실시예들에서, 금속간 절연막(130)은 복수의 절연층의 적층 구조를 가질 수 있고, 상기 복수의 절연층 각각이 복수의 배선층(132W) 및 복수의 배선 비아(132P)의 일부분을 둘러싸도록 배치될 수 있다. 금속간 절연막(130) 및 상기 금속간 절연막(130)에 의해 둘러싸이는 다층 배선 구조(132)를 통틀어 BEOL(back-end-of-line) 구조로 지칭할 수 있다.
상기 층간 절연막(120) 상에는 랜딩 패드(134)가 배치되며, 상기 랜딩 패드(134)의 적어도 일부분은 금속간 절연막(130)에 의해 둘러싸일 수 있다. 상기 랜딩 패드(134)는 관통 전극 영역(TVR)에 배치되는 다층 배선 구조(132)의 일부분일 수 있다.
랜딩 패드(134)는 랜딩 패드 금속층(134W) 및 랜딩 패드 배리어층(134B)을 포함할 수 있다. 랜딩 패드 배리어층(134B)은 랜딩 패드 금속층(134W)의 상면(134WU) 및 측면을 둘러싸도록 배치될 수 있다.
여기서, 랜딩 패드 배리어층(134B)의 수평 방향(X 또는 Y 방향)으로 연장되는 두 개의 표면들 중 층간 절연막(120)과 더 가깝거나 기판(110)과 더 가깝게 배치되는 표면을 랜딩 패드 배리어층(134B)의 상면(134BU)으로 지칭하도록 한다.
또한, 랜딩 패드 금속층(134W)의 수평 방향(X 또는 Y 방향)으로 연장되며 층간 절연막(120)을 마주보는 표면을 랜딩 패드 금속층(134W)의 상면(134WU)으로, 상기 상면(134WU)에 반대되는 표면을 랜딩 패드 금속층(134W)의 하면으로 지칭하도록 한다.
일부 실시예들에서, 상기 랜딩 패드 금속층(134W)은 Ni, Cu, Al, Au, W, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 랜딩 패드 배리어층(134B)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
금속간 절연막(130) 상에는 제1 패드(142)가 배치될 수 있고, 상기 제1 패드(142) 상면의 적어도 일부분을 노출하는 개구부(144H)를 포함하는 패시베이션층(144)이 배치될 수 있다. 상기 제1 패드(142)는 Al, Ni, Cu, 또는 이들의 조합을 포함할 수 있고, 상기 패시베이션층(144)은 폴리이미드 또는 실리콘질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 패드(142) 상에 필라(146P) 및 솔더층(146S)을 포함하는 범프 구조물(146)이 배치될 수 있다. 상기 범프 구조물(146)은 제1 패드(142) 상에 순차적으로 적층된 필라(146P) 및 솔더층(146S)을 포함할 수 있다. 일부 실시예들에서, 상기 필라(146P)는 Cu, Ni, 또는 이들의 합금을 포함할 수 있고, 상기 솔더층(146S)은 Sn, Ag, Pb, Au, Cu, B, 또는 이들의 합금을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도면에 도시된 바와 같이, 제1 패드(142) 및 범프 구조물(146)은 관통 전극 영역(TVR)에 배치될 수 있으며, 선택적으로, 메인 소자 영역(MCR)에 제1 패드(142) 및 범프 구조물(146)이 더 배치될 수도 있다.
관통 전극(150)은 기판(110)과 층간 절연막(120)을 관통하여 랜딩 패드(134)에 전기적으로 연결될 수 있다. 상기 관통 전극(150)은 도전성 플러그(152) 및 도전성 배리어층(154)을 포함할 수 있다.
상기 관통 전극(150)은 기판(110)과 층간 절연막(120)을 관통하는 관통 전극 홀(150H) 내부에 배치될 수 있다. 상기 관통 전극 홀(150H)은 기판(110)의 제2 면(110F2)으로부터 제1 면(110F1)까지 수직 방향(Z 방향)으로 연장될 수 있고, 상기 도전성 배리어층(154) 및 상기 도전성 플러그(152)가 관통 전극 홀(150H)의 내벽 상에 순차적으로 배치될 수 있다.
상기 도전성 플러그(152)는 상기 기판(110)의 제2 면(110F2)으로부터 제1 면(110F1)을 지나 연장될 수 있고, 상기 도전성 플러그(152)의 바닥면(152L)은 층간 절연막(120)의 바닥면보다 낮은 레벨에 배치될 수 있다. 다시 말해, 상기 도전성 플러그(152)의 바닥면(152L)은 층간 절연막(120)의 바닥면보다 기판(110)의 제1 면(110F1)으로부터 더 멀리 배치될 수 있다.
일부 실시예들에서, 상기 도전성 플러그(152)는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 도전성 배리어층(154)은 상기 도전성 플러그(152)의 측벽 및 바닥면(152L)을 둘러싸도록 배치될 수 있다. 일부 실시예들에서, 상기 도전성 배리어층(154)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
전극 절연층(156)은 도전성 배리어층(154)의 대부분의 측벽을 둘러쌀 수 있다. 상기 전극 절연층(156)은 관통 전극(150)에 포함되는 도전성 물질과 기판(110)이 직접 접촉하는 것을 방지하는 절연 스페이서로 작용할 수 있다. 또한, 상기 전극 절연층(156)은 상기 식각 저지막(ESL)과 접촉하며, 상기 랜딩 패드(134)와 접촉하지 않도록 이격되어 배치될 수 있다.
상기 전극 절연층(156)은 실리콘산화물, 실리콘질화물, 실리콘탄화물, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 전극 절연층(156)을 형성하기 위하여 화학 기상 증착(chemical vapor deposition, CVD) 공정을 이용할 수 있다. 상기 전극 절연층(156)은 약 500 내지 약 3000Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전극 절연층(156)의 일 측벽은 상기 관통 전극(150)과 접촉하고, 상기 전극 절연층(156)의 타 측벽은 상기 기판(110) 및 상기 층간 절연막(120)과 접촉하며, 상기 전극 절연층(156)의 상면은 상기 식각 저지막(ESL)의 하면과 접촉하는 구조를 가질 수 있다.
즉, 상기 관통 전극(150)의 관점에서 볼 때, 상기 관통 전극(150)의 측벽은 상기 전극 절연층(156), 상기 식각 저지막(ESL), 상기 하부 층간 절연막(120B), 및 상기 랜딩 패드(134)와 각각 접촉하는 구조를 가질 수 있다.
기판(110)의 제2 면(110F2)은 비활성면으로 지칭될 수 있다. 상기 기판(110)의 제2 면(110F2) 상에는 관통 전극(150)에 연결되는 제2 패드(162)가 배치될 수 있다. 상기 제2 패드(162)는 Al, Ni, Cu, 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도면에 도시된 바와 같이, 관통 전극(150)은 기판(110) 및 층간 절연막(120)을 관통하여 랜딩 패드(134)와 전기적으로 연결될 수 있다. 도전성 플러그(152)는 랜딩 패드 금속층(134W)과 접촉하지 않으며 도전성 배리어층(154)만이 랜딩 패드 금속층(134W)과 접촉하도록 배치될 수 있다.
후술하겠지만, 본 발명의 기술적 사상에 따른 반도체 칩(100)의 제조 방법에서, 관통 전극(150)을 형성하기 위하여 기판(110)의 제1 면(110F1) 상에 랜딩 패드(134)와 금속간 절연막(130)을 먼저 형성한 후, 관통 전극(150)을 형성하는 방식인 비아 라스트(via last) 방식을 사용할 수 있다.
일반적으로, 관통 전극(150)의 형성 방식은 비아 퍼스트, 비아 미들, 및 비아 라스트 방식으로 분류될 수 있다. 상기 비아 퍼스트 방식은 반도체 소자의 집적 회로가 형성되기 전에 관통 전극(150)을 형성하는 방식을 지칭하며, 상기 비아 미들 방식은 반도체 소자의 집적 회로 형성 후 배선층이 형성되기 전에 관통 전극(150)을 형성하는 방식을 지칭하고, 상기 비아 라스트 방식은 배선층이 형성된 후에 관통 전극(150)을 형성하는 방식을 지칭한다.
예를 들어, 상기 비아 라스트 방식은 기판(110)의 제1 면(110F1) 상에 복수의 반도체 소자(122), 배선 구조(124), 및 층간 절연막(120)을 형성하고, 층간 절연막(120) 상에 랜딩 패드(134), 다층 배선 구조(132), 및 금속간 절연막(130)을 형성한 후에, 기판(110)의 제2 면(110F2)으로부터 기판(110) 및 층간 절연막(120)을 관통하는 관통 전극 홀(150H)을 형성할 수 있다.
특히, 본 발명의 기술적 사상에 따른 반도체 칩(100)의 제조 방법에서는, 기판(110)을 관통하고 층간 절연막(120) 내부까지 연장되며 식각 저지막(ESL)을 노출하는 예비 관통 전극 홀(150HP, 도 10 참조)을 우선 형성한 후, 상기 예비 관통 전극 홀(150HP, 도 10 참조)의 내벽 상에 전극 절연층(156)을 형성한 후, 랜딩 패드 금속층(134W)의 상면(134WU)이 노출될 때까지 관통 전극 홀(150H)의 바닥부를 더욱 확장하고, 관통 전극 홀(150H)의 내벽 상에 도전성 배리어층(154)을 형성할 수 있다.
여기서, 본 발명의 기술적 사상과 다른 반도체 칩에 따르면, 식각 저지막(ESL)이 생략되고, 관통 전극 홀(150H)이 한 번의 식각 공정으로 형성될 수 있다. 이 경우, 식각 산포로 인하여, 관통 전극 홀(150H) 형성 시 랜딩 패드 금속층(134W)의 일부가 같이 식각될 수 있고, 식각된 랜딩 패드 금속층(134W)에 포함되는 금속 물질이 제거되지 않고 관통 전극 홀(150H) 내부에 잔류하여, 관통 전극 홀(150H)의 측벽, 예를 들어, 기판(110) 또는 층간 절연막(120) 상에 부착될 수 있다. 따라서, 기판(110) 또는 층간 절연막(120)이 상기 금속 물질에 의해 오염될 수 있고, 이로 인해, 기판(110) 또는 층간 절연막(120)에 충분한 절연 특성이 확보되지 않을 수 있다.
이와 달리, 본 발명의 기술적 사상에 따른 반도체 칩(100)의 경우, 식각 저지막(ESL)을 층간 절연막(120)의 사이에 배치함으로써, 관통 전극 홀(150H)을 형성하는 식각 공정을 식각 저지막(ESL)을 노출시키는 단계와 랜딩 패드(134)의 상면을 노출시키는 단계로 구분하여 수행할 수 있다.
그러므로, 식각 산포로 인하여 랜딩 패드(134)의 상면이 원하지 않는 공정 단계에서 노출되는 현상을 최대한 억제할 수 있다. 또한, 상기 식각 저지막(ESL)을 노출시키는 단계 후, 예비 관통 전극 홀(150HP, 도 10 참조)의 측벽 및 노출된 식각 저지막(ESL)에 전극 절연층(156)을 컨포멀하게 형성함으로써, 상기 전극 절연층(156)이 기판(110) 및 층간 절연막(120)의 표면을 커버하는 보호층으로 작용할 수 있다.
따라서, 상기 랜딩 패드(134)의 상면을 노출시키는 단계에서 랜딩 패드 금속층(134W) 내부에 포함되는 금속 물질이 기판(110) 또는 층간 절연막(120)의 측벽 상에 직접 부착되지 않을 수 있어, 기판(110) 또는 층간 절연막(120)에서 상기 금속 물질 오염이 방지될 수 있으므로, 궁극적으로 반도체 칩(100)이 우수한 신뢰성을 가질 수 있다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 나타내는 단면도이고, 도 2의 CX 부분에 대응되는 부분의 확대도이다.
이하에서 설명하는 반도체 칩(100A)을 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여 반도체 칩(100, 도 3 참조)과 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 본 발명의 기술적 사상에 따른 반도체 칩(100A)에서 관통 전극(150) 및 랜딩 패드(134)는 각각 소정의 기울기를 가지는 측벽 프로파일을 가질 수 있다.
관통 전극 홀(150H)의 형성 공정은 기판(110)의 제2 면(110F2)으로부터 시작되어 랜딩 패드(134)가 위치한 방향으로 진행될 수 있다. 상기 관통 전극 홀(150H)을 형성하는 이방성 식각 공정의 특성상, 상기 랜딩 패드(134)가 위치한 방향에 가까워질수록 관통 전극 홀(150H)의 폭은 줄어들 수 있다.
따라서, 상기 관통 전극 홀(150H)의 내부에 형성되는 관통 전극(150)의 프로파일은 상기 관통 전극 홀(150H)의 프로파일을 그대로 따를 수 있다. 즉, 관통 전극(150)은 랜딩 패드(134)와 맞닿는 부분의 제2 폭(150T2)보다 기판(110)과 맞닿는 부분의 제1 폭(150T1)이 더 넓은 형상인 측벽 프로파일을 가질 수 있다.
이와 반대로, 랜딩 패드 홀(미도시)의 형성 공정은 기판(110)의 제2 면(110F2)과 반대 방향인 금속간 절연막(130)으로부터 시작되어 층간 절연막(120)이 위치한 방향으로 진행될 수 있다. 상기 랜딩 패드 홀을 형성하는 이방성 식각 공정의 특성상, 상기 층간 절연막(120)이 위치한 방향에 가까워질수록 랜딩 패드 홀의 폭은 줄어들 수 있다.
따라서, 상기 랜딩 패드 홀의 내부에 형성되는 랜딩 패드(134)의 프로파일은 상기 랜딩 패드 홀의 프로파일을 그대로 따를 수 있다. 즉, 랜딩 패드(134)는 관통 전극(150)과 맞닿는 부분의 제1 폭(134T1)보다 관통 전극(150)에서 이격된 부분의 제2 폭(134T2)이 더 넓은 형상인 측벽 프로파일을 가질 수 있다.
본 발명의 기술적 사상에 따른 반도체 칩(100A)의 제조 방법에서, 관통 전극(150)을 형성하기 위하여 기판(110)의 제1 면(110F1) 상에 랜딩 패드(134)와 금속간 절연막(130)을 먼저 형성한 후, 관통 전극(150)을 형성하는 방식인 비아 라스트 방식을 사용할 수 있음은 앞서 살펴본 바와 같다.
이 경우, 상기 관통 전극 홀(150H)의 식각 공정이 진행되는 방향과 상기 랜딩 패드 홀의 식각 공정이 진행되는 방향이 상기 기판(110)을 기준으로 서로 반대 방향이므로, 도면에 도시된 바와 같이, 상기 관통 전극(150)의 적어도 일부는 상기 기판(110)으로부터 멀어짐에 따라 점차 폭이 좁아지는 역사다리꼴 형상을 가질 수 있고, 상기 랜딩 패드(134)는 상기 기판(110)으로부터 멀어짐에 따라 점차 폭이 넓어지는 사다리꼴 형상을 가질 수 있다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 나타내는 단면도이고, 도 2의 CX 부분에 대응되는 부분의 확대도이다.
이하에서 설명하는 반도체 칩(100B)을 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여 반도체 칩(100, 도 3 참조)과 차이점을 중심으로 설명하도록 한다.
도 5를 참조하면, 본 발명의 기술적 사상에 따른 반도체 칩(100B)은 하부 층간 절연막(121B) 및 상부 층간 절연막(121T)이 서로 다른 물질로 구성될 수 있다.
상기 층간 절연막(121)은 식각 저지막(ESL)의 위치를 기준으로, 상기 기판(110)의 제1 면(110F1)과 상기 식각 저지막(ESL)의 사이에 배치되는 하부 층간 절연막(121B) 및 상기 식각 저지막(ESL)의 상부에 배치되는 상부 층간 절연막(121T)으로 구분될 수 있다. 즉, 하부 층간 절연막(121B) 상에 식각 저지막(ESL)이 배치되고, 식각 저지막(ESL) 상에 상부 층간 절연막(121T)이 배치되는 적층 구조로 형성될 수 있다.
상기 하부 층간 절연막(121B)은 PSG, BPSG, USG, TEOS, PE-TEOS, HDP-CVD 산화물과 같은 실리콘산화물이 단일층 또는 적층된 형태로 구성될 수 있다. 상기 식각 저지막(ESL)을 구성하는 물질은 상기 하부 층간 절연막(121B)을 구성하는 물질에 대하여 식각 선택비를 가지는 것일 수 있다. 예를 들어, 상기 하부 층간 절연막(121B)이 실리콘산화물로 형성되는 경우, 상기 식각 저지막(ESL)은 실리콘질화물로 형성될 수 있다.
본 발명의 기술적 사상에 따른 반도체 칩(100B)에서, 상기 하부 층간 절연막(121B)과 달리, 상기 상부 층간 절연막(121T)을 구성하는 물질은 상기 식각 저지막(ESL)을 구성하는 물질과 동일하거나 유사한 식각량을 가지는 것일 수 있다. 즉, 상기 하부 층간 절연막(121B) 및 상기 상부 층간 절연막(121T)이 서로 다른 물질로 구성될 수 있다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 나타내는 단면도이고, 도 2의 CX 부분에 대응되는 부분의 확대도이다.
이하에서 설명하는 반도체 칩(100C)을 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여 반도체 칩(100, 도 3 참조)과 차이점을 중심으로 설명하도록 한다.
도 6을 참조하면, 본 발명의 기술적 사상에 따른 반도체 칩(100C)은 제1 식각 저지막(ESL1) 및 제2 식각 저지막(ESL2)을 가지는 식각 저지막(ESL)을 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 칩(100C)에서, 상기 층간 절연막(120)은 식각 저지막(ESL)의 위치를 기준으로, 제1 식각 저지막(ESL1)과 접촉하는 하부 층간 절연막(120B) 및 제2 식각 저지막(ESL2)과 접촉하는 상부 층간 절연막(120T)으로 구분될 수 있다. 즉, 하부 층간 절연막(120B) 상에 제1 식각 저지막(ESL1)이 배치되고, 제1 식각 저지막(ESL1) 상에 제2 식각 저지막(ESL2)이 배치되고, 제2 식각 저지막(ESL2) 상에 상부 층간 절연막(120T)이 배치되는 적층 구조로 형성될 수 있다.
식각 저지막(ESL)은 제1 식각 저지막(ESL1) 및 제2 식각 저지막(ESL2)이 순차적으로 적층된 다층 구조로 형성될 수 있다. 제1 식각 저지막(ESL1)의 두께 및 제2 식각 저지막(ESL2)의 두께는 서로 같거나, 서로 다를 수 있다. 도면에는 식각 저지막(ESL)이 제1 식각 저지막(ESL1) 및 제2 식각 저지막(ESL2)으로 구성되는 2개의 층으로 도시되었으나, 필요에 따라, 3개 이상의 층으로 구성될 수도 있다.
또한, 상기 제1 식각 저지막(ESL1) 및 상기 제2 식각 저지막(ESL2)은 서로 다른 물질로 구성될 수 있다. 예를 들어, 상기 제1 식각 저지막(ESL1)은 상기 하부 층간 절연막(120B)을 구성하는 물질에 대하여 식각 선택비를 가지는 물질로 형성될 수 있고, 제2 식각 저지막(ESL2)은 상기 하부 층간 절연막(120B)과 동일한 물질로 형성될 수 있다.
이와 같이, 제1 식각 저지막(ESL1) 및 제2 식각 저지막(ESL2)은 하부 층간 절연막(120B) 및 상부 층간 절연막(120T)과의 상대적인 관계를 고려하여, 관통 전극 홀(150H)의 식각 공정에 유리한 물질로 서로 다르게 형성될 수 있다.
도 7은 도 1의 메인 소자 영역의 일부분 및 관통 전극 영역의 일부분을 나타내는 단면도이고, 도 8은 도 7의 CX2 부분의 확대도이다.
이하에서 설명하는 반도체 칩(100D)을 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여 반도체 칩(100, 도 3 참조)과 차이점을 중심으로 설명하도록 한다.
도 7 및 도 8을 같이 참조하면, 본 발명의 기술적 사상에 따른 반도체 칩(100D)에서, 관통 전극(150)은 기판(110), 층간 절연막(120), 및 금속간 절연막(130)을 관통하여 형성될 수 있다.
상기 관통 전극(150)은 상기 기판(110)으로 포위되는 제1 외벽 부분, 상기 층간 절연막(120)으로 포위되는 제2 외벽 부분, 및 상기 금속간 절연막(130)으로 포위되는 제3 외벽 부분을 포함할 수 있다.
상기 관통 전극(150)은 제1 패드(142)와 전기적으로 접촉할 수 있다. 즉, 반도체 칩(100, 도 3 참조)에서 랜딩 패드(134)에 대응하는 부분이 반도체 칩(100D)에서 상기 제1 패드(142)일 수 있다. 상기 관통 전극(150)과 다층 배선 구조(132)를 전기적으로 연결하기 위하여, 금속간 절연막(130) 상에서 상기 제1 패드(142)가 연장될 수 있다.
본 발명의 기술적 사상에 따른 반도체 칩(100D)에서, 상기 금속간 절연막(130)은 식각 저지막(ESL)의 위치를 기준으로, 층간 절연막(120)과 상기 식각 저지막(ESL)의 사이에 배치되는 하부 금속간 절연막(130B) 및 상기 식각 저지막(ESL)의 상부에 배치되는 상부 금속간 절연막(130T)으로 구분될 수 있다. 즉, 하부 금속간 절연막(130B) 상에 식각 저지막(ESL)이 배치되고, 식각 저지막(ESL) 상에 상부 금속간 절연막(130T)이 배치되는 적층 구조로 형성될 수 있다.
식각 저지막(ESL)은 상기 금속간 절연막(130)의 사이에 배치될 수 있다. 또한, 상기 식각 저지막(ESL)은 상기 상부 금속간 절연막(130T)에 의하여 제1 패드(142)와 이격되도록 배치될 수 있다.
일반적으로, 관통 전극 홀(150H)을 형성하는 식각 공정에서, 기판(110)의 중심부와 주변부의 식각 산포, 층간 절연막(120)의 두께 산포, 금속간 절연막(130)의 두께 산포 등으로 인하여, 상기 제1 패드(142)를 구성하는 금속 물질의 일부가 상기 식각 공정에 의해 노출될 수 있다. 따라서, 상기 식각 저지막(ESL)은 상기 관통 전극 홀(150H)을 형성하는 식각 공정에서, 과식각으로 인하여 제1 패드(142)의 상면이 원하지 않는 공정 단계에서 노출되는 현상을 방지하는 역할을 수행할 수 있다.
상기 식각 저지막(ESL)을 구성하는 물질은 상기 하부 금속간 절연막(130B)을 구성하는 물질에 대하여 식각 선택비를 가지는 것일 수 있다. 예를 들어, 상기 하부 금속간 절연막(130B)이 실리콘산화물로 형성되는 경우, 상기 식각 저지막(ESL)은 실리콘질화물로 형성될 수 있다.
이와 같이, 상기 식각 저지막(ESL)을 상기 금속간 절연막(130)의 사이에 배치함으로써, 상기 관통 전극 홀(150H)을 형성하는 식각 공정을 식각 저지막(ESL)이 노출되는 단계와 제1 패드(142)의 상면이 노출되는 단계로 구분하여 수행할 수 있으므로, 식각 산포로 인하여 제1 패드(142)의 상면이 원하지 않는 공정 단계에서 노출되는 현상을 최대한 억제할 수 있다.
도 9 내지 도 17은 본 발명의 기술적 사상의 실시예에 따른 반도체 칩의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
구체적으로, 도 9, 도 10, 도 12, 도 13, 도 15 내지 도 17은 도 1의 메인 소자 영역의 일부분과 관통 전극 영역의 일부분을 나타내는 단면도들이고, 도 11은 도 10의 CX 부분의 확대도이고, 도 14는 도 13의 CX 부분의 확대도이다.
도 9를 참조하면, 기판(110)의 제1 면(110F1) 상에 복수의 반도체 소자(122)와 배선 구조(124)를 형성하고, 기판(110) 상에 복수의 반도체 소자(122)와 배선 구조(124)를 커버하는 층간 절연막(120)을 형성할 수 있다.
식각 저지막(ESL)이 상기 층간 절연막(120)의 사이에 배치될 수 있다. 상기 층간 절연막(120)은 하부 층간 절연막(120B) 상에 식각 저지막(ESL)이 배치되고, 식각 저지막(ESL) 상에 상부 층간 절연막(120T)이 배치되는 적층 구조로 형성될 수 있다. 상기 식각 저지막(ESL)을 구성하는 물질은 상기 하부 층간 절연막(120B)을 구성하는 물질에 대하여 식각 선택비를 가지는 것일 수 있다. 예를 들어, 상기 하부 층간 절연막(120B)이 실리콘산화물로 형성되는 경우, 상기 식각 저지막(ESL)은 실리콘질화물로 형성될 수 있다.
상기 층간 절연막(120) 상에 랜딩 패드(134) 및 다층 배선 구조(132)와, 랜딩 패드(134) 및 다층 배선 구조(132)를 커버하는 금속간 절연막(130)을 형성할 수 있다.
일부 실시예들에서, 랜딩 패드(134)와 다층 배선 구조(132)를 형성하기 위한 공정은 다마신(damascene) 공정을 포함할 수 있다. 예를 들어, 층간 절연막(120) 상에 금속간 절연막(130)을 형성하고, 금속간 절연막(130)을 패터닝하여 메인 소자 영역(MCR)에 배선용 홀(미도시)을 형성하고 관통 전극 영역(TVR)에 랜딩 패드 홀(미도시)을 형성할 수 있다. 이 후, 상기 랜딩 패드 홀의 내부에 랜딩 패드(134)를 형성하고, 상기 배선용 홀 내부에 배선층(132W)을 형성할 수 있다. 예를 들어, 상기 랜딩 패드 홀 내부에 랜딩 패드 배리어층(134B, 도 3 참조) 형성용 제1 막과, 랜딩 패드 금속층(134W, 도 3 참조) 형성용 제2 막을 순차적으로 형성한 후, 금속간 절연막(130)이 노출될 때까지 상기 제1 막과 상기 제2 막의 상부를 평탄화하여 상기 랜딩 패드 홀 내부에 랜딩 패드 배리어층(134B, 도 3 참조) 및 랜딩 패드 금속층(134W, 도 3 참조)을 잔류시킬 수 있다.
일부 실시예들에서, 랜딩 패드 배리어층(134B, 도 3 참조)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB를 사용하여 물리 기상 증착(physical vapor deposition, PVD) 공정 또는 CVD 공정을 사용하여 형성될 수 있다. 랜딩 패드 금속층(134W, 도 3 참조)은 Ni, Cu, Al, Au, W, 또는 이들의 조합을 사용하여 전기 도금(electroplating) 공정에 의해 형성될 수 있다. 예를 들어, 랜딩 패드 금속층(134W, 도 3 참조)을 형성하기 위한 공정에서, 랜딩 패드 배리어층(134B, 도 3 참조) 상에 구리(Cu)를 포함하는 시드층(미도시)을 형성하고 전기 도금 공정에 의해 상기 시드층으로부터 구리(Cu) 층을 형성할 수 있다.
다음으로, 랜딩 패드(134) 형성 공정과 유사한 공정들을 반복 수행하여, 상기 랜딩 패드(134) 상에 배선 비아(132P) 및 배선층(132W)을 포함하는 다층 배선 구조(132)를 형성할 수 있다.
다음으로, 금속간 절연막(130) 상에 도전층(미도시)을 형성하고, 상기 도전층을 패터닝함으로써 제1 패드(142)를 형성할 수 있다. 상기 제1 패드(142)는 Al, Ni, Cu, 또는 이들의 조합을 사용하여 형성할 수 있다.
다음으로, 금속간 절연막(130) 상에 제1 패드(142)의 일부분을 노출시키는 패시베이션층(144)을 형성할 수 있다. 상기 패시베이션층(144)은 폴리이미드 또는 실리콘 질화물을 사용하여 형성될 수 있다.
상기 패시베이션층(144)을 통해 노출되는 제1 패드(142)에 전기적으로 연결되는 범프 구조물(146)을 형성할 수 있다. 예를 들어, 범프 구조물(146)은 필라(146P) 및 솔더층(146S)을 포함하는 구조를 가질 수 있다. 상기 필라(146P)는 Cu, Ni, 또는 이들의 합금을 사용하여 전기 도금 공정에 의해 형성될 수 있다. 상기 솔더층(146S)은 Sn, Ag, Pb, Au, Cu, B, 또는 이들의 합금을 사용하여 전기 도금 공정 및 리플로우 공정을 순차적으로 수행하여 형성될 수 있다.
도 10 및 도 11을 같이 참조하면, 범프 구조물(146) 및 패시베이션층(144) 상에 지지 기판(172)을 부착할 수 있다. 지지 기판(172)은 접착층(174)을 통해 범프 구조물(146)과 패시베이션층(144)에 부착될 수 있다. 이 후, 기판(110)의 제2 면(110F2)에 그라인딩 공정을 수행하여, 상기 기판(110)의 제2 면(110F2)으로부터 소정의 두께만큼을 제거할 수 있다.
상기 기판(110)의 제2 면(110F2) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여, 상기 기판(110)을 식각하여 예비 관통 전극 홀(150HP)을 형성할 수 있다. 상기 예비 관통 전극 홀(150HP)은 기판(110)을 관통하여, 식각 저지막(ESL)을 노출할 수 있다.
상기 식각 저지막(ESL)의 노출면은 중심부가 주변부에 비하여 더 돌출된 프로파일을 가질 수 있다. 상기 프로파일은 크게 두 가지 요인에 의하여 발생하는 현상일 수 있다. 첫 번째 요인은 예비 관통 전극 홀(150HP)의 식각 공정 중, 노출된 층간 절연막(120)의 측벽에 음전하들이 축적되고, 상기 음전하들이 식각 공정에서 발생하는 식각 양이온에 인력을 인가하여, 상기 식각 양이온이 상기 층간 절연막(120)의 측벽에 인접하는 상기 식각 저지막(ESL)의 주변부에 상대적으로 더 많은 식각을 수행하는 것이다. 두 번째 요인은 층간 절연막(120)의 측벽이 소정의 경사를 갖도록 식각되면서 식각 양이온의 직진성이 상대적으로 약화되어, 상기 식각 저지막(ESL)의 주변부에 상대적으로 더 많은 식각을 수행하는 것이다.
물론, 상기 식각 저지막(ESL)이 상대적으로 덜 남아있는 주변부에서도 상부 층간 절연막(120T)이 노출되지 않도록, 상기 예비 관통 전극 홀(150HP)의 식각 공정이 진행될 수 있다.
일부 실시예들에서, 예비 관통 전극 홀(150HP)은 이방성 식각 공정 또는 레이저 드릴링 공정에 의해 형성될 수 있다. 상기 식각 저지막(ESL)에 의하여, 상기 예비 관통 전극 홀(150HP)이 층간 절연막(120)을 완전히 관통하지 않음에 따라, 랜딩 패드(134)의 상면이 예비 관통 전극 홀(150HP)에 의해 노출되지 않고, 상부 층간 절연막(120T) 및 식각 저지막(ESL)에 의해 커버될 수 있다.
상기 예비 관통 전극 홀(150HP)은 다양한 폭, 깊이, 및 형상을 갖도록 형성될 수 있다. 일부 실시예들에서, 도면에 도시된 바와 같이, 상기 예비 관통 전극 홀(150HP)은 기판(110)의 제1 면(110F1)에 수직한 측벽을 갖도록 형성될 수 있다. 다른 실시예들에서, 예비 관통 전극 홀(150HP)의 형성 공정에서 예비 관통 전극 홀(150HP)의 측벽이 소정의 경사를 갖도록 식각되어 예비 관통 전극 홀(150HP)의 상부 폭이 하부 폭보다 더 크게 형성될 수 있고, 이러한 경우, 도 4를 참조하여 설명한 반도체 칩(100A)이 형성될 수 있다.
상기 식각 저지막(ESL)을 노출하는 예비 관통 전극 홀(150HP)을 형성한 후, 상기 마스크 패턴을 제거할 수 있다.
도 12를 참조하면, 기판(110)의 제2 면(110F2) 상에 예비 관통 전극 홀(150HP, 도 11 참조)의 측벽 및 식각 저지막(ESL)의 노출면을 컨포멀하게 덮는 전극 절연층(156)을 형성하여, 관통 전극 홀(150H)을 정의할 수 있다.
상기 전극 절연층(156)은 실리콘산화물, 실리콘질화물, 실리콘탄화물, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 전극 절연층(156)을 형성하기 위하여 CVD 공정을 이용할 수 있다. 예를 들어, 상기 전극 절연층(156)은 저압 CVD 공정에 의해 형성된 실리콘산화물로 이루어질 수 있다. 상기 전극 절연층(156)은 약 500 내지 약 3000Å의 두께를 가질 수 있다.
상기 전극 절연층(156)은 상기 식각 저지막(ESL)의 노출면을 모두 덮도록 형성될 수 있다. 즉, 랜딩 패드(134)의 상면이 관통 전극 홀(150H)에 의해 노출되지 않고, 상부 층간 절연막(120T), 식각 저지막(ESL), 및 전극 절연층(156)에 의해 커버될 수 있다.
도 13 및 도 14를 같이 참조하면, 랜딩 패드 금속층(134W)의 상면(134WU)이 노출될 때까지 관통 전극 홀(150H) 바닥부 상의 전극 절연층(156), 식각 저지막(ESL), 상부 층간 절연막(120T), 랜딩 패드 배리어층(134B)을 제거하여 관통 전극 홀(150H)을 하방으로 확장시킬 수 있다.
랜딩 패드 금속층(134W)이 관통 전극 홀(150H)의 식각 공정에서 식각을 저지하는 기능을 수행할 수 있고, 이에 따라, 랜딩 패드 배리어층(134B)에 의해 둘러싸이는 랜딩 패드 금속층(134W)의 상면(134WU)이 관통 전극 홀(150H)에 의해 노출될 수 있다.
다시 말해, 관통 전극 홀(150H)에 의해 노출되는 물질막들은, 전극 절연층(156), 식각 저지막(ESL), 상부 층간 절연막(120T), 랜딩 패드 배리어층(134B), 및 랜딩 패드 금속층(134W)이다. 이 중에서, 전극 절연층(156), 식각 저지막(ESL), 및 상부 층간 절연막(120T)은 절연성 물질로 구성될 수 있고, 랜딩 패드 배리어층(134B) 및 랜딩 패드 금속층(134W)은 도전성 물질로 구성될 수 있다.
도 15를 참조하면, 관통 전극 홀(150H) 내벽 상에 도전성 배리어층(154)이 형성될 수 있다. 도전성 배리어층(154)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB을 사용하여 PVD 공정, 전해 도금 공정, 무전해 도금 공정에 의해 형성될 수 있다.
도전성 배리어층(154)은 관통 전극 홀(150H) 측벽 상에서 노출되는 전극 절연층(156), 식각 저지막(ESL), 상부 층간 절연막(120T), 및 랜딩 패드 배리어층(134B)을 커버하도록 컨포멀하게 형성될 수 있다. 또한, 도전성 배리어층(154)은 관통 전극 홀(150H)의 바닥부 상에서 랜딩 패드 금속층(134W)을 커버하도록 컨포멀하게 형성될 수 있다.
도 16을 참조하면, 도전성 배리어층(154) 상에 관통 전극 홀(150H) 내부를 채우는 도전성 플러그(152)를 형성할 수 있다. 도전성 플러그(152)는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금을 사용하여 전기 도금 공정에 의해 형성될 수 있다.
예를 들어, 상기 도전성 플러그(152)를 형성하기 위하여 도전성 배리어층(154) 표면에 금속 시드층(미도시)을 형성한 후, 전기 도금 공정에 의해 상기 금속 시드층으로부터 금속막을 성장시켜, 상기 도전성 배리어층(154) 상에 관통 전극 홀(150H)을 채우는 상기 도전성 플러그(152)를 형성할 수 있다. 상기 금속 시드층은 Cu, Cu 합금, Co, Ni, Ru, Co/Cu, 또는 Ru/Cu로 이루어질 수 있고, 상기 금속 시드층을 형성하기 위하여 PVD 공정을 이용할 수 있다. 상기 전기 도금 공정은 약 10 내지 약 65℃의 온도에서 수행될 수 있다. 일부 실시예들에서, 상기 전기 도금 공정은 상온에서 수행될 수도 있다. 상기 도전성 플러그(152)가 형성된 후, 필요에 따라, 상기 도전성 플러그(152)가 형성된 결과물에 대하여 약 150 내지 약 450℃의 온도에서 어닐링 공정을 수행할 수 있다.
도 17을 참조하면, 기판(110)의 제2 면(110F2)이 노출될 때까지 도전성 플러그(152)를 포함하는 결과물을 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정에 의해 연마하여, 도전성 플러그(152) 및 도전성 배리어층(154)이 관통 전극 홀(150H) 내부에만 잔류하도록 한다. 그 결과, 관통 전극 홀(150H)을 채우는 관통 전극(150)이 형성될 수 있다.
다시 도 2를 참조하면, 기판(110)의 제2 면(110F2) 상에 도전층(미도시)을 형성하고 상기 도전층을 패터닝하여 관통 전극(150)에 전기적으로 연결되는 제2 패드(162)를 형성할 수 있다.
전술한 본 발명의 기술적 사상에 따른 반도체 칩(100)의 제조 방법에 따르면, 식각 저지막(ESL)을 층간 절연막(120)의 사이에 형성함으로써, 관통 전극 홀(150H)을 형성하는 식각 공정을 식각 저지막(ESL)을 노출시키는 단계와 랜딩 패드(134)의 상면을 노출시키는 단계로 구분하여 수행할 수 있다. 그러므로 식각 산포로 인하여 랜딩 패드(134)의 상면이 원하지 않는 공정 단계에서 노출되는 현상을 최대한 억제할 수 있다. 또한, 상기 식각 저지막(ESL)을 노출시키는 단계 후, 관통 전극 홀(150H)의 측벽 및 노출된 식각 저지막(ESL)에 전극 절연층(156)을 컨포멀하게 형성함으로써, 상기 전극 절연층(156)이 기판(110) 및 층간 절연막(120)의 표면을 커버하는 보호층으로 작용할 수 있다. 따라서, 상기 랜딩 패드(134)의 상면을 노출시키는 단계에서 랜딩 패드 금속층(134W) 내부에 포함되는 금속 물질이 기판(110) 또는 층간 절연막(120)의 측벽 상에 직접 부착되지 않을 수 있어, 기판(110) 또는 층간 절연막(120)에서 상기 금속 물질 오염이 방지될 수 있으므로, 궁극적으로 반도체 칩(100)이 우수한 신뢰성을 가질 수 있다.
도 18은 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 포함하는 반도체 패키지의 요부 구성을 나타내는 단면도이다.
도 18을 참조하면, 반도체 패키지(200)는 패키지 기판(210) 상에 차례로 적층된 복수의 반도체 칩(220)을 포함한다.
복수의 반도체 칩(220) 상에 제어 칩(230)이 연결될 수 있다. 복수의 반도체 칩(220)과 제어 칩(230)의 적층 구조는 패키지 기판(210) 상에서 열경화성 수지와 같은 밀봉 부재(240)로 밀봉될 수 있다. 도면에는 6개의 반도체 칩(220)이 수직으로 적층된 구조를 도시하였으나, 반도체 칩(220)의 개수 및 적층 방향이 이에 한정되는 것은 아니다. 반도체 칩(220)의 개수는 필요에 따라 더 적거나 더 많게 결정될 수 있다. 복수의 반도체 칩(220)은 패키지 기판(210) 상에 수평 방향으로 배열될 수도 있고, 수직 방향 실장 및 수평 방향 실장을 조합한 연결 구조로 배열될 수도 있다. 일부 실시예들에서, 상기 제어 칩(230)은 생략될 수 있다.
패키지 기판(210)은 연성 인쇄회로기판(flexible printed circuit board), 경성 인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 이루어질 수 있다. 상기 패키지 기판(210)은 기판 내부 배선(212) 및 접속 단자(214)를 구비한다. 상기 접속 단자(214)는 패키지 기판(210)의 일면에 형성될 수 있다. 패키지 기판(210)의 타면에는 솔더 볼(216)이 형성될 수 있다. 접속 단자(214)는 기판 내부 배선(212)을 통하여 솔더 볼(216)에 전기적으로 접속될 수 있다. 일부 실시예들에서, 솔더 볼(216)은 도전성 범프 또는 LGA(lead grid array)로 대체될 수 있다.
복수의 반도체 칩(220) 및 제어 칩(230)은 관통 전극(222, 232)을 포함할 수 있다. 관통 전극(222, 232)은 범프와 같은 연결 부재(250)에 의해 패키지 기판(210)의 접속 단자(214)에 전기적으로 연결될 수 있다. 일부 실시예들에서, 제어 칩(230)에서 관통 전극이 생략될 수 있다.
상기 복수의 반도체 칩(220) 중 적어도 하나는 도 1 내지 도 8을 참조하여 설명한 반도체 칩(100, 100A, 100B, 100C, 100D)을 포함할 수 있다. 또한, 상기 복수의 반도체 칩(220) 중 적어도 하나는 도 9 내지 도 17을 참조하여 설명한 본 발명의 기술적 사상에 따른 반도체 칩의 제조 방법으로 제조될 수 있다.
도 19는 본 발명의 기술적 사상의 실시예에 따른 반도체 칩을 포함하는 반도체 모듈을 나타내는 평면도이다.
도 19를 참조하면, 반도체 모듈(1000)은 모듈 기판(1010), 상기 모듈 기판(1010) 상에 장착된 제어 칩(1020), 및 상기 모듈 기판(1010) 상에 장착된 복수의 반도체 칩(1030)을 포함한다.
모듈 기판(1010)의 일측에는 메인 보드의 소켓에 끼워질 수 있는 복수의 입출력 단자(1050)가 배치된다. 상기 복수의 반도체 칩(1030) 중 적어도 하나는 도 1 내지 도 8을 참조하여 설명한 반도체 칩(100, 100A, 100B, 100C, 100D)을 포함할 수 있다. 또한, 상기 복수의 반도체 칩(1030) 중 적어도 하나는 도 9 내지 도 17을 참조하여 설명한 본 발명의 기술적 사상에 따른 반도체 칩의 제조 방법으로 제조될 수 있다.
도 20은 본 발명의 기술적 사상의 실시예에 따른 반도체 칩의 시스템을 나타내는 구성도이다.
도 20을 참조하면, 시스템(1100)은 제어기(1110), 입/출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다.
시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1110)는 시스템(1100)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기, 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1120)는 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1100)은 입/출력 장치(1120)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들어, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
메모리(1130)는 제어기(1110)의 동작을 위한 데이터를 저장하거나, 제어기(1110)에서 처리된 데이터를 저장할 수 있다. 상기 메모리(1130)는 도 1 내지 도 8을 참조하여 설명한 반도체 칩(100, 100A, 100B, 100C, 100D)을 포함할 수 있다. 또한, 상기 메모리(1130)는 도 9 내지 도 17을 참조하여 설명한 본 발명의 기술적 사상에 따른 반도체 칩의 제조 방법으로 제조될 수 있다.
인터페이스(1140)는 상기 시스템(1100)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1110), 입/출력 장치(1120), 메모리(1130), 및 인터페이스(1140)는 버스(1150)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100A, 100B, 100C, 100D: 반도체 칩
110: 기판 120: 층간 절연막
130: 금속간 절연막 134: 랜딩 패드
142: 제1 패드 150: 관통 전극
156: 전극 절연층 ESL: 식각 저지막

Claims (20)

  1. 기판;
    상기 기판의 상면 상에 순차적으로 배치되는 하부 층간 절연막 및 상부 층간 절연막을 포함하는 층간 절연막;
    상기 하부 층간 절연막과 상기 상부 층간 절연막의 사이에 배치되는 식각 저지막;
    상기 층간 절연막 상에 배치되는 랜딩 패드; 및
    상기 기판, 상기 층간 절연막, 및 상기 식각 저지막을 관통하여 상기 랜딩 패드와 연결되는 관통 전극;을 포함하고,
    상기 식각 저지막은 상기 랜딩 패드와 이격되어 배치되는 반도체 칩.
  2. 제1항에 있어서,
    상기 관통 전극의 측벽을 둘러싸는 전극 절연층을 더 포함하고,
    상기 전극 절연층은 상기 식각 저지막과 접촉하며, 상기 랜딩 패드와 접촉하지 않는 것을 특징으로 하는 반도체 칩.
  3. 제2항에 있어서,
    상기 관통 전극의 측벽은 상기 전극 절연층, 상기 식각 저지막, 상기 상부 층간 절연막, 및 상기 랜딩 패드와 접촉하는 것을 특징으로 하는 반도체 칩.
  4. 제2항에 있어서,
    상기 기판의 상면과 마주보는 상기 식각 저지막의 하면은 상기 전극 절연층 및 상기 하부 층간 절연막과 접촉하고,
    상기 기판의 상면과 대향하는 상기 식각 저지막의 상면은 상기 상부 층간 절연막과 접촉하며, 상기 전극 절연층 및 상기 랜딩 패드와는 접촉하지 않는 것을 특징으로 하는 반도체 칩.
  5. 제4항에 있어서,
    상기 전극 절연층의 일 측벽은 상기 관통 전극과 접촉하고,
    상기 전극 절연층의 타 측벽은 상기 기판 및 상기 하부 층간 절연막과 접촉하며,
    상기 기판의 상면과 대향하는 상기 전극 절연층의 상면은 상기 식각 저지막의 하면과 접촉하는 것을 특징으로 하는 반도체 칩.
  6. 제1항에 있어서,
    상기 식각 저지막을 구성하는 물질은 상기 하부 층간 절연막을 구성하는 물질에 대하여 식각 선택비를 가지는 것을 특징으로 하는 반도체 칩.
  7. 제1항에 있어서,
    상기 하부 층간 절연막의 두께는 상기 식각 저지막의 두께보다 더 두껍고,
    상기 식각 저지막의 두께는 상기 상부 층간 절연막의 두께와 실질적으로 동일하거나 더 두꺼운 것을 특징으로 하는 반도체 칩.
  8. 제1항에 있어서,
    상기 관통 전극의 적어도 일부는 상기 기판으로부터 멀어짐에 따라 점차 폭이 좁아지는 형상을 가지고,
    상기 랜딩 패드는 상기 기판으로부터 멀어짐에 따라 점차 폭이 넓어지는 형상을 가지는 것을 특징으로 하는 반도체 칩.
  9. 제1항에 있어서,
    상기 하부 층간 절연막과 상기 상부 층간 절연막은 서로 다른 물질로 형성되는 것을 특징으로 하는 반도체 칩.
  10. 제1항에 있어서,
    상기 식각 저지막은 복수의 서로 다른 물질막이 적층된 구조인 것을 특징으로 하는 반도체 칩.
  11. 기판의 제1 면 상에 반도체 소자를 형성하는 단계;
    상기 기판의 상기 제1 면 상에 상기 반도체 소자를 둘러싸는 하부 층간 절연막을 형성하는 단계;
    상기 하부 층간 절연막 상에 식각 저지막을 형성하는 단계;
    상기 식각 저지막 상에 상부 층간 절연막을 형성하는 단계;
    상기 상부 층간 절연막 상에 상기 식각 저지막과 이격되는 랜딩 패드를 형성하는 단계;
    상기 기판의 상기 제1 면과 대향하는 제2 면으로부터 상기 기판을 관통하여 상기 식각 저지막을 노출하도록 예비 관통 전극 홀을 형성하는 단계;
    상기 예비 관통 전극 홀의 내벽 상에 전극 절연층을 형성하여, 관통 전극 홀을 정의하는 단계;
    상기 랜딩 패드를 노출하도록, 상기 관통 전극 홀의 바닥부를 확장하는 단계; 및
    상기 관통 전극 홀을 채우는 관통 전극을 형성하는 단계;
    를 포함하는 반도체 칩의 제조 방법.
  12. 제11항에 있어서,
    상기 전극 절연층을 형성하는 것은,
    상기 전극 절연층을 상기 기판의 측벽, 상기 하부 층간 절연막의 측벽, 및 상기 식각 저지막의 노출면에 컨포멀하게 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  13. 제11항에 있어서,
    상기 관통 전극 홀의 바닥부를 확장하는 단계는,
    상기 전극 절연층의 노출면을 식각하여, 상기 식각 저지막을 노출하는 단계;
    상기 식각 저지막의 노출면을 식각하여, 상기 상부 층간 절연막을 노출하는 단계; 및
    상기 상부 층간 절연막의 노출면을 식각하여, 상기 랜딩 패드를 노출하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  14. 제13항에 있어서,
    상기 식각 저지막을 구성하는 물질은 상기 하부 층간 절연막을 구성하는 물질에 대하여 식각 선택비를 가지는 것을 특징으로 하는 반도체 칩의 제조 방법.
  15. 제11항에 있어서,
    상기 예비 관통 전극 홀을 형성하는 단계는,
    상기 식각 저지막의 노출면에서 중심부의 높이는 주변부의 높이보다 더 높은 것을 특징으로 하는 반도체 칩의 제조 방법.
  16. 제11항에 있어서,
    상기 하부 층간 절연막의 두께는 상기 식각 저지막의 두께보다 더 두껍고,
    상기 식각 저지막의 두께는 상기 상부 층간 절연막의 두께와 실질적으로 동일하거나 더 두꺼운 것을 특징으로 하는 반도체 칩의 제조 방법.
  17. 제11항에 있어서,
    상기 관통 전극의 적어도 일부는 상기 기판으로부터 멀어짐에 따라 점차 폭이 좁아지는 형상을 가지고,
    상기 랜딩 패드는 상기 기판으로부터 멀어짐에 따라 점차 폭이 넓어지는 형상을 가지는 것을 특징으로 하는 반도체 칩의 제조 방법.
  18. 제11항에 있어서,
    상기 하부 층간 절연막과 상기 상부 층간 절연막을 서로 다른 물질로 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  19. 제11항에 있어서,
    상기 식각 저지막을 형성하는 단계는,
    상기 하부 층간 절연막 상에 제1 식각 저지막을 형성하는 단계; 및
    상기 제1 식각 저지막 상에 상기 제1 식각 저지막과 다른 물질의 제2 식각 저지막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  20. 제11항에 있어서,
    상기 관통 전극을 형성하는 단계 후,
    상기 랜딩 패드 상에 범프 구조물을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
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