KR20220010852A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치, 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며 상기 제1 면으로부터 수직 방향으로 연장하는 비아 홀을 갖는 기판, 상기 기판의 상기 제1 면에 형성된 회로 패턴, 상기 비아 홀 내에 구비된 관통 전극 구조물, 상기 비아 홀 및 상기 회로 패턴 사이의 상기 기판의 상기 제1 면에 일방향으로 연장하는 제1 트렌치에 구비되며 상기 제1 트렌치의 내부를 채우면서 순차적으로 적층된 제1 산화막 패턴 및 제1 질화막 패턴을 포함하는 소자 분리 구조물, 및 상기 기판의 상기 제1 면에 형성되며 상기 회로 패턴을 커버하는 층간 절연막을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 관통 전극을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 HBM 제품 시장에서는 고속 특성을 구현할 수 있는 낮은 커패시턴스를 갖는 관통 전극(Through Silicon Via: TSV) 에 대한 개발이 요구되고 있다. 이를 위해, 상기 관통 전극 둘레에 기판과의 절연을 위해 형성된 라이너 산화막의 두께를 증가시킴으로써 낮은 커패시턴스를 제공할 수 있다. 그러나, 상기 라이너 산화막의 두께를 증가시킬수록, 상기 관통 전극 주변의 소자에 대한 영향성이 커지게 되는 문제점이 있다.
본 발명의 일 과제는 관통 전극 주변의 소자에 대한 소자 영향성을 감소시킬 수 있는 분리 구조물을 갖는 반도체 장치를 제공할 수 있다.
본 발명의 다른 과제는 상술한 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며 상기 제1 면으로부터 수직 방향으로 연장하는 비아 홀을 갖는 기판, 상기 기판의 상기 제1 면에 형성된 회로 패턴, 상기 비아 홀 내에 구비된 관통 전극 구조물, 상기 비아 홀 및 상기 회로 패턴 사이의 상기 기판의 상기 제1 면에 일방향으로 연장하는 제1 트렌치에 구비되며 상기 제1 트렌치의 내부를 채우면서 순차적으로 적층된 제1 산화막 패턴 및 제1 질화막 패턴을 포함하는 소자 분리 구조물, 및 상기 기판의 상기 제1 면에 형성되며 상기 회로 패턴을 커버하는 층간 절연막을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판, 상기 제1 영역의 상기 기판 상에 구비되는 회로 패턴, 상기 제2 영역의 상기 기판의 적어도 일부를 관통하는 관통 전극 구조물, 상기 제1 영역을 정의하도록 상기 기판에 일방향으로 연장하는 제1 트렌치에 구비되며 상기 제1 트렌치의 내면에 구비된 제1 산화막 패턴 및 상기 제1 산화막 패턴 상에 구비되어 상기 제1 트렌치의 나머지 부위를 채우는 제1 질화막 패턴을 포함하는 제1 분리 구조물, 및 상기 기판 상에 상기 회로 패턴을 커버하는 층간 절연막을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 회로 영역, 비아 영역 및 상기 회로 영역과 상기 비아 영역 사이의 완충 영역을 갖는 기판, 상기 회로 영역의 상기 기판 상에 구비되는 회로 패턴, 상기 비아 영역의 상기 기판의 적어도 일부를 관통하는 관통 전극 구조물, 상기 회로 영역을 정의하도록 상기 기판에 일방향으로 연장하는 제1 트렌치에 구비되며 상기 제1 트렌치의 내면에 구비된 제1 산화막 패턴 및 상기 제1 산화막 패턴 상에 구비되어 상기 제1 트렌치의 나머지 부위를 채우는 제1 질화막 패턴을 포함하는 소자 분리 구조물, 상기 완충 영역 내의 상기 기판에 일방향으로 연장하는 적어도 하나의 제2 트렌치에 구비되며 상기 제2 트렌치의 내면에 구비된 제2 산화막 패턴 및 상기 제2 산화막 패턴 상에 구비되어 상기 제2 트렌치의 나머지 부위를 채우는 제2 질화막 패턴을 포함하는 적어도 하나의 더미 분리 구조물, 및 상기 기판 상에 상기 회로 패턴을 커버하는 층간 절연막을 포함한다. 상기 제1 트렌치는 상기 관통 전극 구조물로부터 5㎛ 내지 15㎛의 거리만큼 이격된다.
예시적인 실시예들에 따르면, 반도체 장치는 비아 홀 및 회로 패턴 사이의 기판의 제1 면에 일방향으로 연장하는 제1 트렌치에 구비되는 소자 분리 구조물을 포함할 수 있다. 상기 소자 분리 구조물은 상기 제1 트렌치의 내면에 구비된 제1 산화막 패턴 및 상기 제1 산화막 패턴 상에 구비되어 상기 제1 트렌치의 나머지 부위를 채우는 제1 질화막 패턴을 포함할 수 있다.
따라서, 상기 비아 홀 내의 관통 전극 구조물과 상기 회로 패턴 사이의 상기 소자 분리 구조물은 산화물-질화물-산화물(O-N-O)의 단면 구조를 가지므로, 산화물이 차지하는 공간을 최소화할 수 있다. 이에 따라, 제조 공정 시 산화물의 축소(shrinkage)로 인하여 회로 소자에 미치는 관통 전극의 스트레스를 감소시켜 소자 영향성(예를 들면, 작동 전류의 변동성(△Ion))을 감소시킬 수 있다.
또한, 상기 반도체 장치는 상기 비아 홀 및 상기 제1 트렌치 사이의 완충 영역에서 일방향으로 연장하는 제2 트렌치에 구비되는 더미 분리 구조물을 포함할 수 있다. 상기 더미 분리 구조물은 상기 제2 트렌치의 내면에 구비된 제2 산화막 패턴 및 상기 제2 산화막 패턴 상에 구비되어 상기 제2 트렌치의 나머지 부위를 채우는 제2 질화막 패턴을 포함할 수 있다.
따라서, 완충 영역(II) 내의 상기 더미 분리 구조물은 산화물-질화물-산화물(O-N-O)의 단면 구조를 가지므로, 산화물이 차지하는 공간을 최소화할 수 있다. 이에 따라, 제조 공정 시 산화물의 축소로 인하여 회로 소자에 미치는 관통 전극의 스트레스를 감소시켜 소자 영향성(예를 들면, 작동 전류의 변동값(△Ion))을 감소시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 도 1의 반도체 장치의 기판 표면을 나타내는 평면도이다.
도 3 내지 도 14는 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법을 나타내는 도면들이다.
도 15는 예시적인 실시예들에 따른 반도체 장치의 기판 표면을 나타내는 평면도이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 17은 도 16의 반도체 장치의 기판 표면을 나타내는 평면도이다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 19는 도 18의 반도체 장치의 기판 표면을 나타내는 평면도이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 21은 도 20의 반도체 장치의 기판 표면을 나타내는 평면도이다.
도 22는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 23은 도 22의 A 부분을 나타내는 확대 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다. 도 2는 도 1의 반도체 장치의 기판 표면을 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 반도체 장치는 기판(110) 표면에 구비된 분리 구조물들(140, 142, 144a), 기판(110) 상에 구비되는 회로 패턴(151), 층간 절연막(150) 및 관통 전극 구조물(168)을 포함할 수 있다. 상기 반도체 장치는 상부 배선층(170)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(110)은 단결정 실리콘 기판, 단결정 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판일 수 있다.
기판(110)은 서로 대향하는 제1 면(112) 및 제2 면(113)을 포함할 수 있다. 예를 들면, 제1 면(112) 및 제2 면(113)은 각각 기판(110)의 활성 면 및 비활성 면일 수 있다.
기판(110)의 제1 면(112)과 인접한 상부에는 분리 구조물들(140, 142, 144a)이 형성될 수 있다. 예시적인 실시예들에 따르면, 분리 구조물들(140, 142, 144a)에 의해 기판(110)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)으로 구분될 수 있다.
제1 영역(I)은 상기 반도체 장치의 회로 소자가 형성되는 회로 영역이며, 제3 영역(III)은 관통 전극 구조물(168)이 형성되는 비아(via) 영역일 수 있다. 제2 영역(II)은 제1 영역(I) 및 제3 영역(II) 사이의 스트레스 전달 완화를 위한 완충 영역일 수 있다. 제2 영역(II)은 관통 전극(166a)으로부터 발생되는, 예를 들면 열팽창 계수(Coefficient of Thermal Expansion: CTE) 차이에 의해 야기되는 열적, 기계적 스트레스를 완화하기 위해 제공될 수 있다. 예를 들면, 제2 영역(II) 상에는 상기 회로 소자가 형성되지 않을 수 있으며, 제2 영역(II)은 킵-아웃 존(Keep Out Zone: KOZ)으로 제공될 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)에 형성된 제1 분리 구조물(140)은 소자 분리 구조물로서 액티브 영역(110a)을 제공할 수 있다. 제2 영역(II)에 형성된 제2 분리 구조물들(142)은 더미 분리 구조물들로서 상기 평탄화 공정의 품질을 향상시킬 수 있다. 제3 영역(III)에 형성된 제3 분리 구조물(144a)은 비아 분리 구조물로서 상기 관통 전극 구조물로부터 발생되는 스트레스를 완화하거나 흡수할 수 있다.
기판(110)의 제1 면(112)에는 제1 영역(I)을 정의하는 제1 트렌치(120)가 형성되고, 제2 영역(II)에는 제2 트렌치들(122) 및 제3 영역(III)을 정의하는 제3 트렌치(124)가 형성될 수 있다.
제1 트렌치(120)의 제1 부분은 제1 방향으로 연장할 수 있다. 또한, 제1 트렌치(120)의 제2 부분은 상기 제1 부분으로부터 상기 제1 방향과 직교하는 제2 방향으로 연장하여 제1 영역(I)을 정의할 수 있다. 제2 트렌치들(122)은 상기 제1 방향으로 연장할 수 있다. 제3 트렌치(124)는 제3 영역(III)을 정의하도록 고립된 형상을 가질 수 있다. 예를 들면, 제3 트렌치(124)는 사각 형상을 가질 수 있다.
제1 트렌치(120)는 제1 폭(W1)을 가지고, 제2 트렌치(122)는 제1 폭(W1)과 같거나 작은 제2 폭(W2)을 가지고, 제3 트렌치(124)는 제1 및 제2 폭들(W1, W2)보다 큰 제3 폭(W3)을 가질 수 있다.
제1 분리 구조물(140)은 제1 트렌치(120)의 내면에 구비된 제1 산화막 패턴(130a) 및 제1 산화막 패턴(130a) 상에 구비되어 제1 트렌치(120)의 나머지 부위를 채우는 제1 질화막 패턴(132a)을 포함할 수 있다.
제2 분리 구조물(142)은 제2 트렌치(122)의 내면에 구비된 제2 산화막 패턴(130b) 및 제2 산화막 패턴(130b) 상에 구비되어 제2 트렌치(122)의 나머지 부위를 채우는 제2 질화막 패턴(132b)을 포함할 수 있다.
제3 분리 구조물(144a)은 제3 트렌치(124)의 내면에 구비된 제3 산화막 패턴(130d), 제3 산화막 패턴(130d) 상에 구비된 제3 질화막 패턴(132d) 및 제3 질화막 패턴(132d) 상에 구비되어 제3 트렌치(124)의 나머지 부위를 채우는 제4 산화막 패턴(134d)을 포함할 수 있다.
제1, 제2, 제3 및 제4 산화막 패턴들(130a, 130b, 130d, 134d)은 실리콘 산화물을 포함할 수 있다. 제1, 제2 및 제3 질화막 패턴들(132a, 132b, 132d)은 실리콘 질화물을 포함할 수 있다. 다른 예로, 상기 제1, 제2 및 제3 질화막 패턴들은 갭 필 특성을 갖는 실리콘막 패턴들, 금속막 패턴들, 탄소막 패턴들로 대체될 수 있다.
따라서, 관통 전극 구조물(168)과 회로 패턴(151) 사이에 배치된 제1 분리 구조물(142)은 산화물-질화물-산화물(Oxide-Nitride-Oxide, O-N-O)의 단면 구조를 가질 수 있다. 완충 영역(II)에 배치되는 제2 분리 구조물(142)은 O-N-O의 단면 구조를 가질 수 있다. 비아 영역(III)에 배치되는 제3 분리 구조물(144a)은 O-N-O-N-O의 단면 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 회로 패턴(151)은 제1 분리 구조물(140)에 의해 정의된 제1 영역(I)의 기판(110)의 제1 면(112) 상에 구비될 수 있다. 예를 들면, 상기 회로 패턴은 트랜지스터를 포함할 수 있다.
구체적으로, 상기 트랜지스터는 기판(110)의 액티브 패턴(110a) 및 제1 분리 구조물(140) 상에 순차적으로 적층된 게이트 절연막 패턴(154)과 게이트 전극(156)을 포함하는 게이트 구조물(152) 및 게이트 구조물(152)과 인접한 기판(110) 상부에 형성된 불순물 영역(도시되지 않음)을 포함할 수 있다. 게이트 구조물(152)의 측벽 상에는 게이트 스페이서(157)가 더 형성될 수 있다.
게이트 절연막 패턴(154)은 실리콘 산화물 혹은 금속 산화물을 포함할 수 있다. 게이트 전극(156)은 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 및/또는 금속 실리사이드 질화물을 포함할 수 있다. 게이트 스페이서(157)는 실리콘 질화물을 포함할 수 있다.
일 실시예에 있어서, 다이오도, 커패시터, 저항기, 인덕터와 같은 전자 소자들이 상기 회로 패턴으로서 기판(110)의 제1 영역(I) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 층간 절연막(150)은 기판(110) 상에 형성되어 상기 회로 패턴을 커버할 수 있다. 층간 절연막(150)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 비에스지(Boro Silicate Glass: BSG), 피에스지(Phospho Silicate Glass: PSG), 비피에스지(Boro Phospho Silicate Glass: BPSG) 등과 같은 실리콘 산화물 계열의 물질을 포함할 수 있다.
콘택 플러그(158)는 층간 절연막(150)을 관통하여 상기 회로 패턴과 전기적으로 연결될 수 있다. 예를 들면, 콘택 플러그(158)는 상기 불순물 영역과 접촉할 수 있다. 일 실시예에 있어서, 콘택 플러그(158)는 게이트 전극(156)과도 접촉할 수 있다. 콘택 플러그(158)는 금속을 포함할 수 있다. 일 실시예에 있어서, 콘택 플러그(158)는 텅스텐(W)을 포함할 수 있다.
예시적인 실시예들에 있어서, 관통 전극 구조물(168)은 제3 영역(III)의 기판(110)의 적어도 일부를 관통할 수 있다. 또한, 관통 전극 구조물(168)은 층간 절연막(150)을 관통할 수 있다.
구체적으로, 기판(110)의 제3 영역(III) 상에 층간 절연막(150), 제3 분리 구조물(144a) 및 기판(110)의 적어도 일부를 관통하는 비아 홀(via hole)(160)이 형성될 수 있다. 예를 들면, 비아 홀(160)은 1㎛ 내지 15㎛ 범위의 직경(D)을 가질 수 있다. 관통 전극 구조물(168)은 비아 홀(160)의 내벽으로부터 순차적으로 적층된 비아 절연막 패턴(162a), 배리어막 패턴(164a) 및 관통 전극(166a)을 포함할 수 있다.
비아 절연막 패턴(162a) 및 배리어막 패턴(164a)은 비아 홀(160)의 내벽 상에 컨포멀하게 형성되어, 실질적으로 컵(cup) 형상을 가질 수 있다. 관통 전극(166a)은 배리어막 패턴(164a) 상에 형성된 원기둥 혹은 다각 기둥 형상을 가질 수 있다.
관통 전극(166a)은 금속을 포함할 수 있다. 예를 들면, 관통 전극(166a)은 구리(Cu)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 배선층(170)은 층간 절연막(150) 상에 구비된 복수 개의 배선들을 포함할 수 있다.
상부 배선층(170)은 복수 개의 서로 교대로 형성된 버퍼막들 및 절연막들을 포함할 수 있다. 예를 들면, 상기 버퍼막은 실리콘 질화물, 실리콘 탄소 질화물, SiCON 등을 포함할 수 있다. 상기 절연막은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다.
상부 배선층(170)은 내부에 복수 개의 배선들을 포함할 수 있다. 예를 들면, 상기 배선은 제1 금속 배선(172a), 제1 콘택(174a), 제2 금속 배선(172b) 및 제2 콘택(174b)을 포함할 수 있다. 상부 배선층(170)의 최외곽 절연층에는 본딩 패드(180)가 구비될 수 있다. 본딩 패드(180)는 상부 배선층(170)의 외측면을 통해 노출될 수 있다.
따라서, 본딩 패드(180)는 상기 배선들에 의해 본딩 패드(180)와 전기적으로 연결될 수 있다. 회로 패턴(151)은 콘택 플러그(158) 및 상기 배선들에 의해 본딩 패드(180)와 전기적으로 연결될 수 있다.
예를 들면, 제1 트렌치(120)는 비아 홀(160)로부터 5㎛ 내지 15㎛의 거리(L)만큼 이격될 수 있다. 비아 홀(160)은 1㎛ 내지 15㎛ 범위의 직경(D)을 가질 수 있다. 제1 및 제2 트렌치들(120, 122)의 제1 및 제2 폭들(W1, W2)은 40nm 내지 80nm의 범위 이내에 있을 수 있다. 비아 홀(160)의 직경(D)과 제1 트렌치(120)의 폭(W1)의 비(D/W1)는 50 내지 150의 범위 이내에 있을 수 있다.
상술한 바와 같이, 상기 반도체 장치는 비아 홀(160) 및 회로 패턴(151) 사이의 기판(110)의 제1 면(112)에 일방향으로 연장하는 제1 트렌치(120)에 구비되는 소자 분리 구조물(140)을 포함할 수 있다. 소자 분리 구조물(140)은 제1 트렌치(120)의 내면에 구비된 제1 산화막 패턴(130a) 및 제1 산화막 패턴(130a) 상에 구비되어 제1 트렌치(120)의 나머지 부위를 채우는 제1 질화막 패턴(132a)을 포함할 수 있다.
따라서, 비아 홀(160) 내의 관통 전극 구조물(168)과 회로 패턴(151) 사이의 소자 분리 구조물(140)은 O-N-O의 단면 구조를 가지므로, 산화물이 차지하는 공간을 최소화할 수 있다. 이에 따라, 제조 공정 시 산화물의 축소(shrinkage)로 인하여 회로 소자에 미치는 관통 전극의 스트레스를 감소시켜 소자 영향성(예를 들면, △Ion)을 감소시킬 수 있다.
또한, 상기 반도체 장치는 비아 홀(160) 및 회로 패턴(151) 사이의 완충 영역(II)에서 일방향으로 연장하는 제2 트렌치(122)에 구비되는 더미 분리 구조물(142)을 포함할 수 있다. 더미 분리 구조물(142)은 제2 트렌치(122)의 내면에 구비된 제2 산화막 패턴(130b) 및 제2 산화막 패턴(130b) 상에 구비되어 제2 트렌치(122)의 나머지 부위를 채우는 제2 질화막 패턴(132b)을 포함할 수 있다.
따라서, 완충 영역(II) 내의 더미 분리 구조물(142)은 O-N-O의 단면 구조를 가지므로, 산화물이 차지하는 공간을 최소화할 수 있다. 이에 따라, 제조 공정 시 산화물의 축소로 인하여 회로 소자에 미치는 관통 전극의 스트레스를 감소시켜 소자 영향성(예를 들면, 작동 전류의 변동값(△Ion))을 감소시킬 수 있다.
이하에서는, 도 1의 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 3 내지 도 14는 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법을 나타내는 도면들이다. 도 3 내지 도 7 및 도 9 내지 도 14는 단면도들이고, 도 8은 도 7의 기판을 나타내는 평면도이다.
도 3 내지 도 8을 참조하면, 제1 영역(I), 제2 영역(II) 및 제3 영역(III)이 구분된 기판(110) 상에 제1 분리 구조물(140), 제2 분리 구조물(142) 및 제3 분리 구조물(144)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 분리 구조물들(140, 142, 144)은 기판(110) 상부에 대해 얕은 트렌치 분리(Shallow Trench Isolation: STI) 공정을 수행하여 형성될 수 있다.
도 3에 도시된 바와 같이, 기판(110)의 제1 면(112) 상에 저지막(114), 하드 마스크막(116) 및 마스크 패턴(118)을 형성할 수 있다.
도면에 도시되지는 않았지만, 기판(110)의 제1 면(112) 상에 패드 절연막을 형성할 수 있다. 상기 패드 절연막은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 패드 절연막은 예를 들어, 원자층 증착법, 열산화법, 또는 화학기상 증착법을 통해 형성할 수 있다.
저지막(114)은 예를들어, 실리콘 질화물을 포함할 수 있다. 저지막(114)은 예를들어, 원자층 증착법, 또는 화학기상 증착법을 통해 형성할 수 있다. 저지막(114)은 실리콘 산화물의 평탄화하는 공정에서 연마 저지막 또는 식각 저지막으로 사용될 수 있다.
하드 마스크막(116)은 예를들어, 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물은 예를들어, 원자층 증착법, 또는 화학기상 증착법을 통해 형성할 수 있다. 하드 마스크막(116)은 기판을 식각하기 위한 식각 마스크로 제공될 수 있다.
마스크 패턴(118)은 액티브 패턴들이 형성되는 부위를 덮는 형상을 가질 수 있다. 마스크 패턴(118)은 사진 공정을 통해 형성된 포토레지스트 패턴을 포함할 수 있다. 이와는 달리, 상기 마스크 패턴은 이중 패터닝 기술(Dual Patterning Technology: DPT) 혹은 사중 패터닝 기술(Quadruple Patterning Technology: QPT)을 사용하여 형성할 수도 있다.
도 4에 도시된 바와 같이, 마스크 패턴(118)을 이용하여 하드 마스크막(116), 저지막(114) 및 상기 패드 절연막을 순차적으로 식각하여 패드 절연막 패턴, 저지막 패턴(114a) 및 하드 마스크(116a)를 형성한다. 이 후, 하드 마스크(116a)를 식각 마스크로 이용하여 기판(110)을 식각하여 액티브 패턴(110a)을 형성할 수 있다. 또한, 제1 영역(I)을 정의하는 제1 트렌치(120)가 형성되고, 제2 영역(II)에는 제2 트렌치들(122) 및 제3 영역(III)을 정의하는 제3 트렌치(124)가 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
제1 트렌치(120)의 제1 부분은 제1 방향으로 연장할 수 있다. 또한, 제1 트렌치(120)의 제2 부분은 상기 제1 부분으로부터 상기 제1 방향과 직교하는 제2 방향으로 연장하여 제1 영역(I)을 정의할 수 있다. 제2 트렌치들(122)은 상기 제1 방향으로 연장할 수 있다. 제3 트렌치(124)는 제3 영역(III)을 정의하도록 고립된 형상을 가질 수 있다. 예를 들면, 제3 트렌치(124)는 사각 형상을 가질 수 있다.
제1 트렌치(120)는 제1 폭(W1)을 가지고, 제2 트렌치(122)는 제1 폭(W1)과 같거나 작은 제2 폭(W2)을 가지고, 제3 트렌치(124)는 제1 및 제2 폭들(W1, W2)보다 큰 제3 폭(W3)을 가질 수 있다.
도 5에 도시된 바와 같이, 제1 내지 제3 트렌치들(120, 122, 124)의 측벽들 및 저면들 그리고 하드 마스크(116a) 상에 제1 산화막(130), 제1 질화막(132) 및 제2 산화막(134)을 형성할 수 있다.
제1 산화막(130)은 제1, 제2 및 제3 트렌치들(120, 122, 124)의 측벽들 및 저면들을 따라 컨포멀하게 형성될 수 있다. 따라서, 제1 산화막(130)은 제1, 제2 및 제3 트렌치들(120, 122, 124) 내부를 완전하게 채우지 않을 수 있다.
제1 질화막(132)은 제1 및 제2 트렌치들(120, 122) 내부를 완전히 채우면서 제1 산화막(130) 상에 형성될 수 있다. 제1 질화막(132)은 제3 트렌치(124)의 측벽 및 저면을 따라 컨포멀하게 제1 산화막(130) 상에 형성될 수 있다. 따라서, 제1 질화막(132)은 제3 트렌치(124) 내부를 완전하게 채우지 않을 수 있다.
제2 산화막(134)은 제3 트렌치(124) 내부를 완전히 채우면서 제1 질화막(132) 상에 형성될 수 있다.
제1 및 제2 산화막들(130, 134)은 실리콘 산화물을 포함할 수 있다. 제1 질화막(132)은 실리콘 질화물을 포함할 수 있다. 예를 들면, 상기 제1 및 제2 산화막들 및 상기 제1 질화막은 화학기상 증착법, 원자층 적층법 등으로 형성할 수 있다. 다른 예로, 상기 제1 질화막 대신에 갭 필 특성을 갖는 실리콘막, 금속막, 탄소막 등을 상기 제1 산화막 상에 형성할 수 있다.
도 6에 도시된 바와 같이, 저지막 패턴(104a)의 상부면이 노출되도록 상기 제2 산화막(134), 제1 질화막(132), 제1 산화막(130) 및 하드 마스크(116a)를 평탄화할 수 있다. 상기 공정을 통해, 제1 트렌치(120) 내에는 제1 산화막 패턴(130a) 및 제1 질화막 패턴(132a)을 포함하는 제1 분리 구조물(140)이 형성될 수 있다. 제2 트렌치(122) 내에는 제2 산화막 패턴(130b) 및 제2 질화막 패턴(132b)을 포함하는 제2 분리 구조물(142)이 형성되고, 제3 트렌치(124) 내에는 제3 산화막 패턴(130c), 제3 질화막 패턴(132c) 및 제4 산화막 패턴(134c)을 포함하는 제3 분리 구조물(144)이 형성될 수 있다.
상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다. 예시적인 실시예로, 저지막 패턴(114a)은 연마 저지막 또는 식각 저지막으로 제공될 수 있다.
도 7 및 도 8에 도시된 바와 같이, 저지막 패턴(114a)을 제거할 수 있다. 저지막 패턴(114a)은 예를들어 등방성 식각 공정을 통해 제거할 수 있다.
상기 패드 절연막 패턴을 제거하여 액티브 패턴(110a)의 상부면을 포함한 기판(110)의 제1 면(112)을 노출시킬 수 있다. 또한, 상기 패드 절연막 패턴을 제거하는 공정에서 제1 내지 제4 산화막 패턴들(130a, 130b, 130c, 134c) 및 제1 내지 제3 질화막 패턴들(132a, 132b, 132c)의 상부면들이 일부 두께만큼 제거될 수 있다.
기판(110)은 제1 내지 제3 분리 구조물들(140, 142, 144)에 의해 제1 영역(I), 제2 영역(II) 및 제3 영역(III)으로 구분될 수 있다. 후술하는 바와 같이, 제1 분리 구조물(140)에 의해 정의된 제1 영역(I)은 회로 영역으로 제공될 수 있다. 제3 분리 구조물(144)에 의해 정의된 제3 영역(III)은 관통 전극 구조물이 형성되는 비아 영역으로 제공될 수 있다. 제2 영역(II)은 제1 영역(I) 및 제3 영역(III) 사이에 킵-아웃 존(KOZ)으로서의 완충 영역으로 제공될 수 있다.
또한, 제1 영역(I)에 형성된 제1 분리 구조물(140)은 소자 분리 구조물로서 액티브 영역(110a)을 제공할 수 있다. 제2 영역(II)에 형성된 제2 분리 구조물들(142)은 더미 분리 구조물들로서 상기 평탄화 공정의 품질을 향상시킬 수 있다. 제3 영역(III)에 형성된 제3 분리 구조물(144)은 비아 분리 구조물로서 상기 관통 전극 구조물로부터 발생되는 스트레스를 완화하거나 흡수할 수 있다.
도 9를 참조하면, 기판(110)의 제1 영역(I) 상에 회로 패턴(151)을 형성하고, 회로 패턴(151)을 커버하는 층간 절연막(150)을 형성할 수 있다.
예시적인 실시예들에 있어서, 전공정(Front End Of Line: FEOL) 공정을 수행하여, 제1 영역(I)의 기판(110)의 제1 면(112) 상에 상기 회로 패턴을 형성할 수 있다. 예를 들면, 상기 회로 패턴은 트랜지스터를 포함할 수 있다.
구체적으로, 액티브 패턴(110a) 및 제1 분리 구조물(140) 상에 게이트 구조물(151)을 형성할 수 있다. 예를 들면, 기판(110) 및 제1 분리 구조물(140) 상에 게이트 절연막 및 게이트 전극막을 순차적으로 형성할 수 있다. 상기 게이트 절연막 및 상기 게이트 전극막을 예를 들면, 사진 식각 공정을 통해 패터닝함으로써 기판(110)의 제1 영역(I) 상에 순차적으로 적층된 게이트 절연막 패턴(154) 및 게이트 전극(156)을 형성할 수 있다. 이에 따라, 게이트 절연막 패턴(154) 및 게이트 전극(156)을 포함하는 게이트 구조물(152)이 정의될 수 있다.
상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물과 같은 산화물 계열 물질을 사용하여 형성될 수 있다. 상기 게이트 절연막은, 예를 들면, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 기상 증착 (Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 공정, 스핀 코팅(Spin Coating) 공정 등을 통해 형성될 수 있다. 일 실시예에 있어서, 상기 게이트 절연막은 기판(110)의 제1 면(112)에 대해 열산화 공정을 수행하여 형성될 수도 있다.
상기 게이트 전극막은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 및/또는 금속 실리사이드 질화물을 사용하여 형성될 수 있다. 예를 들면, 상기 게이트 전극막은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있다.
일 실시예에 있어서, 게이트 구조물(152)을 커버하는 스페이서 막을 기판(110) 및 제1 분리 구조물(140) 상에 형성하고, 상기 스페이서 막을 예를 들면, 이방성 식각 공정을 통해 식각함으로써, 게이트 구조물(150)의 측벽 상에 게이트 스페이서(157)를 더 형성할 수도 있다. 상기 스페이서막은 예를 들어 실리콘 질화물과 같은 질화물 계열 물질을 사용하여 형성할 수 있다.
이온 주입 공정을 통해 게이트 구조물(152)에 인접한 기판(110) 상부에 불순물을 도핑하여 불순물 영역(도시되지 않음)을 형성할 수 있다. 이에 따라, 기판(110)의 제1 영역(I) 상에는 게이트 구조물(150) 및 상기 불순물 영역을 포함하는 트랜지스터가 형성될 수 있다. 상기 불순물 영역)은 상기 트랜지스터의 소스/드레인(Source/Drain) 영역으로 기능할 수 있다.
도 9에서는 하나의 트랜지스터 만이 도시되었으나, 기판(110)의 제1 영역(I) 상에는 복수 개의 트랜지스터들이 형성될 수 있다. 또한, 상기 트랜지스터는 예시적인 것이며, 상기 회로 소자로서 다이오드, 커패시터, 워드 라인 및/또는 비트 라인과 같은 도전 라인들을 포함하는 다양한 전자 소자들이 형성될 수도 있다.
이후, 기판(110) 상에 상기 회로 패턴을 커버하는 층간 절연막(150)을 형성하고, 층간 절연막(150)을 관통하여 상기 불순물 영역과 접촉하는 콘택 플러그(158)를 형성할 수 있다. 일 실시예에 있어서, 콘택 플러그(158)는 게이트 전극(156)과도 접촉할 수 있다.
도 10 내지 도 13을 참조하면, 기판(110)의 제3 영역(III)에 층간 절연막(150) 및 기판(110)의 적어도 일부를 관통하는 관통 전극 구조물(168)을 형성할 수 있다.
도 10 및 도 11에 도시된 바와 같이, 층간 절연막(150) 상에 콘택 플러그(158)를 덮는 식각 저지막(159)을 형성하고, 식각 저지막(159), 층간 절연막(150), 제3 분리 구조물(144) 및 기판(110)을 관통하는 비아 홀(160)을 형성할 수 있다.
예시적인 실시예들에 따르면, 식각 저지막(159)은 실리콘 질화물 또는 실리콘 산질화물을 사용하여 예를 들면, CVD 공정을 통해 형성될 수 있다.
비아 홀(160)은 기판(110)의 제3 영역(III) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 비아 홀(160)은 제3 영역(III) 상에 형성된 식각 저지막(159), 층간 절연막(150) 및 제3 분리 구조물(144) 부분들을 관통할 수 있으며, 제3 영역(III)의 기판(110)의 일부를 관통할 수 있다. 예를 들면, 비아 홀(160)의 저면은 기판(110)의 상면 및 저면 사이에 위치할 수 있다.
예를 들면, 식각 저지막(159) 상에 포토레지스트 막을 형성한 후, 제3 영역(III) 상에 형성된 포토레지스트 막 부분을 노광 및 현상 공정을 통해 제거함으로써 포토레지스트 패턴(도시되지 않음)을 형성할 수 있다. 식각 저지막(159)은 상기 노광 공정에 수행 시, 반사 방지막으로 기능할 수 있다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 식각 저지막(159), 층간 절연막(150), 제3 분리 구조물(144) 및 기판(110) 일부를 순차적으로 식각함으로써, 비아 홀(160)을 형성할 수 있다. 예를 들면, 비아 홀(160)은 1㎛ 내지 15㎛ 범위의 직경(D)을 가질 수 있다.
비아 홀(160)을 형성한 후, 상기 포토레지스트 패턴은 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
도 12에 도시된 바와 같이, 비아 홀(160)을 매립하도록 비아 절연막(162), 배리어 막(164) 및 도전막(166)을 순차적으로 형성할 수 있다.
예를 들면, 식각 저지막(159) 상면 및 비아 홀(160)의 내벽 상에 비아 절연막(162)을 컨포멀하게 형성할 수 있다. 비아 절연막(162)은 기생 커패시턴스의 발생을 억제하기 위해 저유전 물질을 사용하여 형성될 수 있다. 예를 들면, 비아 절연막(162)은 다공성 실리콘 산화물, 실록산 또는 실세스퀴옥산 계열 물질을 사용하여 형성될 수 있다.
배리어 막(164)은 비아 절연막(146) 상에 컨포멀하게 형성될 수 있다. 배리어 막(164)은 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 루테늄, 코발트, 니켈, 니켈 붕화물, 텅스텐 질화물 등과 같은 도전성 물질을 사용하여 형성할 수 있다.
도전막(166)은 배리어 막(164) 상에 형성되어 비아 홀(160)의 나머지 부분을 채울 수 있다. 예를 들면, 도전막(166)은 금속을 사용하여 형성될 수 있다. 도전막(166)은 전기 전도성이 높고, 저저항을 갖는 구리를 사용하여 형성될 수 있다.
비아 절연막(162), 배리어 막(164) 및 도전막(166)은 예를 들면, CVD 공정, 스퍼터링 공정, PVD 공정 및 ALD 공정 중 적어도 하나의 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 도전막(166)은 배리어 막(164) 상에 예를 들면, 구리를 포함하는 씨드(seed) 막을 형성하고, 상기 씨드 막을 사용한 전해 도금법을 통해 형성될 수도 있다,
도 13에 도시된 바와 같이, 식각 저지막(159) 상면이 노출될 때까지 도전막(166), 배리어 막(164) 및 비아 절연막(162) 상부를 CMP 공정을 통해 평탄화할 수 있다. 이에 따라, 비아 홀(160)을 매립하는 관통 전극 구조물(168)이 형성될 수 있다. 관통 전극 구조물(168)은 비아 홀(160)의 내벽으로부터 순차적으로 형성된 비아 절연막 패턴(162a), 배리어막 패턴(164a) 및 관통 전극(166a)을 포함할 수 있다. 상기 CMP 공정 수행 시, 식각 저지막(159)이 연마 스토퍼(stopper)로서 기능할 수 있다.
비아 절연막 패턴(162a) 및 배리어막 패턴(164a)은 비아 홀(160)의 상기 내벽 상에 컨포멀하게 형성되어 관통 전극(166a)의 측부 및 저부를 감싸는 컵 형상을 가질 수 있다. 관통 전극(166a)은 예를 들면, 원기둥 혹은 다각형 기둥 형상을 가질 수 있다.
도 14를 참조하면, 층간 절연막(150) 상에 복수 개의 배선들을 갖는 상부 배선층(170)을 형성할 수 있다.
상부 배선층(170)은 복수 개의 서로 교대로 형성된 버퍼막들 및 절연막들을 포함할 수 있다. 예를 들면, 상기 버퍼막은 실리콘 질화물, 실리콘 탄소 질화물, SiCON 등을 포함할 수 있다. 상기 절연막은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 포함할 수 있다.
상부 배선층(170)은 내부에 복수 개의 배선들을 포함할 수 있다. 예를 들면, 상기 배선은 제1 금속 배선(172a), 제1 콘택(174a), 제2 금속 배선(172b) 및 제2 콘택(174b)을 포함할 수 있다. 상부 배선층(170)의 최외곽 절연층에는 본딩 패드(180)가 구비될 수 있다. 본딩 패드(180)는 상부 배선층(170)의 외측면을 통해 노출될 수 있다.
따라서, 본딩 패드(180)는 상기 배선들에 의해 본딩 패드(180)와 전기적으로 연결될 수 있다. 회로 패턴(151)은 콘택 플러그(158) 및 상기 배선들에 의해 본딩 패드(180)와 전기적으로 연결될 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치의 기판 표면을 나타내는 평면도이다. 상기 반도체 장치는 제3 분리 구조물의 형상을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 15를 참조하면, 반도체 장치의 제3 분리 구조물(144a)은 원형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제3 트렌치(124)는 제3 영역(III)을 정의하도록 고립된 형상을 가질 수 있다. 예를 들면, 제3 트렌치(124)는 원형 형상을 가질 수 있다.
제3 분리 구조물(144a)은 제3 트렌치(124)의 내면에 구비된 제3 산화막 패턴(130d), 제3 산화막 패턴(130d) 상에 구비된 제3 질화막 패턴(132d) 및 제3 질화막 패턴(132d) 상에 구비되어 제3 트렌치(124)의 나머지 부위를 채우는 제4 산화막 패턴(134d)을 포함할 수 있다.
상기 제3 분리 구조물의 형상은 원형 형상에 제한되지 않으며, 팔각 형상과 같은 다양한 형상을 가질 수 있음을 이해할 수 있을 것이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다. 도 17은 도 16의 반도체 장치의 기판 표면을 나타내는 평면도이다. 상기 반도체 장치는 제3 분리 구조물의 생략되는 것을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 16 및 도 17을 참조하면, 반도체 장치의 분리 구조물들은 제1 및 제2 분리 구조물들(140, 142)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 분리 구조물(140)은 제1 트렌치(120)의 내면에 구비된 제1 산화막 패턴(130a) 및 제1 산화막 패턴(130a) 상에 구비되어 제1 트렌치(120)의 나머지 부위를 채우는 제1 질화막 패턴(132a)을 포함할 수 있다.
제2 분리 구조물(142)은 제2 트렌치(122)의 내면에 구비된 제2 산화막 패턴(130b) 및 제2 산화막 패턴(130b) 상에 구비되어 제2 트렌치(122)의 나머지 부위를 채우는 제2 질화막 패턴(132b)을 포함할 수 있다.
따라서, 도 1의 제3 분리 구조물이 포함되지 않으므로, 관통 전극 구조물(168)과 회로 패턴(151) 사이의 산화물이 차지하는 공간을 감소시킬 수 있다. 이에 따라, 산화물의 축소로 인하여 회로 소자에 미치는 관통 전극의 스트레스를 감소시켜 소자 영향성(예를 들면, △Ion)을 감소시킬 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다. 도 19는 도 18의 반도체 장치의 기판 표면을 나타내는 평면도이다. 상기 반도체 장치는 제1 분리 구조물의 구조를 제외하고는 도 16 및 도 17을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 18 및 도 19를 참조하면, 반도체 장치의 분리 구조물들은 제1 및 제2 분리 구조물들(140', 142)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 분리 구조물(140')은 제1 트렌치(120)의 내면에 구비된 제1 산화막 패턴(130a), 제1 산화막 패턴(130a) 상에 구비된 제1 질화막 패턴(132a) 및 제1 질화막 패턴(132a) 상에 구비되어 제1 트렌치(120)의 나머지 부위를 채우는 제5 산화막 패턴(134a)을 포함할 수 있다.
제2 분리 구조물(142)은 제2 트렌치(122)의 내면에 구비된 제2 산화막 패턴(130b) 및 제2 산화막 패턴(130b) 상에 구비되어 제2 트렌치(122)의 나머지 부위를 채우는 제2 질화막 패턴(132b)을 포함할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다. 도 21은 도 20의 반도체 장치의 기판 표면을 나타내는 평면도이다. 상기 반도체 장치는 제2 분리 구조물이 생략되는 것을 제외하고는 도 16 및 도 17을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 20 및 도 21을 참조하면, 반도체 장치는 제1 분리 구조물(140)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 분리 구조물(140)은 제1 트렌치(120)의 내면에 구비된 제1 산화막 패턴(130a) 및 제1 산화막 패턴(130a) 상에 구비되어 제1 트렌치(120)의 나머지 부위를 채우는 제1 질화막 패턴(132a)을 포함할 수 있다.
따라서, 도 16의 제2 분리 구조물들이 포함되지 않으므로, 관통 전극 구조물(168)과 회로 패턴(151) 사이의 산화물이 차지하는 공간을 최소화할 수 있다. 이에 따라, 산화물의 축소로 인하여 회로 소자에 미치는 관통 전극의 스트레스를 감소시켜 소자 영향성(예를 들면, △Ion)을 감소시킬 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 23은 도 22의 A 부분을 나타내는 확대 단면도이다. 상기 반도체 패키지는 도 1 및 도 2를 참조로 설명한 반도체 장치를 포함할 수 있다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 22 및 도 23을 참조하면, 반도체 패키지(10)는 패키지 기판(200), 패키지 기판(200) 상에 순차적으로 적층된 제1 및 제2 반도체 칩들(100a, 100b) 및 몰딩 부재(400)를 포함할 수 있다. 또한, 반도체 패키지(10)는 도전성 범프들(310, 320) 및 외부 접속 단자들(도시되지 않음)을 더 포함할 수 있다.
패키지 기판(200)은 내부에 회로 패턴을 포함하는 인쇄회로기판(PCB)일 수 있다. 패키지 기판(200)의 상부면에는 기판 패드들이 구비되고, 패키지 기판(200)의 하부면에는 솔더 볼과 같은 외부 접속 단자들이 구비될 수 있다.
도 1에서 설명한 제1 및 제2 반도체 칩들(100a, 100b)이 수직하게 적층될 수 있다. 본 실시예에서는, 멀티-칩 패키지로서의 반도체 패키지가 2개의 적층된 반도체 칩들(100a, 100b)들을 포함하는 것으로 예시하였다. 하지만, 이에 제한되지 않으며, 예를 들면, 반도체 패키지는 4개, 8개, 12개, 16개의 적층된 반도체 칩들을 포함할 수 있다.
제1 및 제2 반도체 칩들(100a, 100b)은 각각 반도체 제조 공정들이 수행되어 완성된 집적회로 칩을 포함할 수 있다. 각각의 반도체 칩들을 예를 들어, 메모리 칩 또는 로직 칩 등을 포함할 수 있다.
제1 도전성 범프들(300)는 패키지 기판(200)과 제1 반도체 칩(100a) 사이에 개재될 수 있다. 제1 도전성 범프(310)는 패키지 기판(200)의 상기 기판 패드와 제1 반도체 칩(100a)의 제1 본딩 패드(180)를 전기적으로 연결시킬 수 있다.
제2 도전성 범프들(310)는 제1 반도체 칩(100a)과 제2 반도체 칩(100b) 사이에 개재될 수 있다. 도 22에 도시된 바와 같이, 제2 도전성 범프(310)는 제1 반도체 칩(100a)의 제2 본딩 패드(190)와 제2 반도체 칩(100b)의 제1 본딩 패드(180)를 전기적으로 연결시킬 수 있다.
이와 다르게, 상기 제2 도전성 범프들은 생략되고, 제1 반도체 칩(100a)의 제2 본딩 패드(190)와 제2 반도체 칩(100b)의 제1 본딩 패드(180)는 서로 직접 본딩될 수 있다(예를 들면, Cu-Cu Hybrid Bonding).
몰딩 부재(400)은 패키지 기판(200) 상에 제1 및 제2 반도체 칩들(100a, 100b)을 덮도록 제공될 수 있다. 몰딩 부재(400)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC) 물질을 포함할 수 있다.
이하에서는, 도 22의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
먼저, 캐리어 기판을 이용하여 도 14의 기판(110)의 제2 면(113)이 위로 향하도록 기판(110)을 뒤집을 수 있다. 이후, 기판(110)의 제2 면(113)을 연마하여 관통 전극 구조물(168)의 일부를 노출시킬 수 있다. 이에 따라, 기판(110)의 두께가 감소될 수 있다.
이어서, 기판(110)의 제2 면(113) 상에 제2 본딩 패드(192)를 갖는 절연막(190)을 형성할 수 있다.
예를 들면, 기판(110)의 제2 면(113) 상에 절연막을 형성하고, 상기 절연막을 패터닝하여 관통 전극 구조물(168)의 일단부를 노출시키는 개구부를 형성하고, 도금 공정을 수행하여 제2 본딩 패드(192)를 형성할 수 있다. 상기 절연막은 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄질화물(SiCN) 등을 이용하여 형성할 수 있다.
이에 따라, 관통 전극 구조물(168)과 전기적으로 연결되는 제1 본딩 패드(180) 및 제2 본딩 패드(192)를 갖는 제1 반도체 칩(100b)을 완성할 수 있다.
이어서, 제2 도전성 범프들(310)을 제2 반도체 칩(100b)의 제1 본딩 패드들(180) 상에 형성하고, 제2 도전성 범프들(310)을 매개로 하여 제2 반도체 칩(100b)을 제1 반도체 칩(100a) 상에 적층시킬 수 있다.
예를 들면, 제2 반도체 칩(110b)의 제1 본딩 패드(180) 상에 제2 도전성 범프(310)를 배치시킨 후, 예를 들면 리플로우(reflow) 공정을 통해 제2 반도체 칩(110b)을 제1 반도체 칩(110a) 상에 접합시킬 수 있다.
이후, 상기 캐리어 기판을 제거하고, 제1 도전성 범프들(300)를 이용하여 제2 반도체 칩(110b)이 적층된 제1 반도체 칩(100a)를 패키지 기판(200) 상에 실장시킴으로써 도 21에 도시된 반도체 패키지를 제조할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 패키지 100a, 100b: 반도체 칩
110: 기판 110a: 액티브 영역
120: 제1 트렌치 122: 제2 트렌치
124: 제3 트렌치 130a, 130b, 130c, 130d: 산화막 패턴
132a, 132b, 132c, 132d: 질화막 패턴
140, 140': 제1 분리 구조물 142: 제2 분리 구조물
144, 144a: 제3 분리 구조물 150: 층간 절연막
151; 회로 패턴 152: 게이트 구조물
160: 비아 홀 162a: 비아 절연막 패턴
164a: 배리어막 패턴 166a: 관통 전극
168: 관통 전극 구조물 170: 상부 배선층
180, 190: 본딩 패드 200: 패키지 기판
300, 310: 도전성 범프 400: 몰딩 부재

Claims (10)

  1. 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며, 상기 제1 면으로부터 수직 방향으로 연장하는 비아 홀을 갖는 기판;
    상기 기판의 상기 제1 면에 형성된 회로 패턴;
    상기 비아 홀 내에 구비된 관통 전극 구조물;
    상기 비아 홀 및 상기 회로 패턴 사이의 상기 기판의 상기 제1 면에 일방향으로 연장하는 제1 트렌치에 구비되며, 상기 제1 트렌치의 내부를 채우면서 순차적으로 적층된 제1 산화막 패턴 및 제1 질화막 패턴을 포함하는 소자 분리 구조물; 및
    상기 기판의 상기 제1 면에 형성되며 상기 회로 패턴을 커버하는 층간 절연막을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 회로 패턴은 상기 제1 트렌치에 의해 정의된 회로 영역 내의 액티브 패턴 상에 구비되는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제1 트렌치는 상기 비아 홀로부터 5㎛ 내지 15㎛의 거리만큼 이격되는 반도체 장치.
  4. 제 1 항에 있어서, 상기 비아 홀의 직경(D)과 상기 제1 트렌치의 폭(W1)의 비(D/W1)는 50 내지 150인 반도체 장치.
  5. 제 1 항에 있어서, 상기 제1 산화막 패턴은 상기 제1 트렌치의 내면에 구비되고, 상기 제1 질화막 패턴은 상기 제1 산화막 패턴 상에 구비되어 상기 제1 트렌치의 나머지 부위를 채우는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 비아 홀 및 상기 제1 트렌치 사이의 상기 기판의 상기 제1 면에 일방향으로 연장하는 적어도 하나의 제2 트렌치에 구비되며, 상기 제2 트렌치의 내부를 채우면서 순차적으로 적층된 제2 산화막 패턴 및 제2 질화막 패턴을 포함하는 적어도 하나의 더미 분리 구조물을 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제1 산화막 패턴 및 상기 제2 산화막 패턴은 서로 동일한 절연 물질을 포함하고, 상기 제2 질화막 패턴 및 상기 제2 질화막 패턴은 서로 동일한 절연 물질을 포함하는 반도체 장치.
  8. 제 6 항에 있어서, 상기 소자 분리 구조물은 상기 제2 질화막 패턴 상에 구비되어 상기 제1 트렌치의 나머지 부위를 채우는 산화막 패턴을 더 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 비아 홀 둘레의 상기 기판의 상기 제1 면에 구비된 제3 트렌치에 구비되며, 상기 제3 트렌치의 내부를 채우면서 순차적으로 적층된 제3 산화막 패턴, 제3 질화막 패턴 및 제4 산화막 패턴을 포함하는 비아 분리 구조물을 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 제1 산화막 패턴 및 상기 제3 산화막 패턴은 서로 동일한 절연 물질을 포함하고, 상기 제1 질화막 패턴 및 상기 제3 질화막 패턴은 서로 동일한 절연 물질을 포함하는 반도체 장치.
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