KR102192201B1 - 보호 패턴을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

갈바닉 부식(galvanic corrosion) 방지 패턴을 갖는 반도체 소자에 관한 것이다. 킵 아웃 존(keep out zone; KOZ)을 갖는 기판이 배치된다. 상기 기판 상의 상기 킵 아웃 존(KOZ)을 벗어난 곳에 다수의 배선들이 형성된다. 상기 킵 아웃 존(KOZ) 내에 형성되고 상기 기판을 관통하는 관통 전극(TSV)이 배치된다. 상기 관통 전극(TSV)과 전기적으로 절연되고 상기 킵 아웃 존(KOZ) 내에 형성되며 상기 관통 전극(TSV)과 다른 도전성 물질을 갖는 보호 패턴이 배치된다. 상기 보호 패턴의 하단은 상기 관통 전극(TSV)의 하단보다 높은 레벨에 형성된다.

Description

보호 패턴을 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having protection pattern and method of forming the same}
갈바닉 부식(galvanic corrosion) 방지 패턴을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 관통 전극을 구현하는 기술이 다양하게 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 관통 전극 주변의 특성 저하를 방지할 수 있는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 관통 전극 주변의 특성 저하를 방지할 수 있는 반도체 소자 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 킵 아웃 존(keep out zone; KOZ)을 갖는 기판이 제공된다. 상기 기판 상의 상기 킵 아웃 존(KOZ)을 벗어난 곳에 다수의 배선들이 형성된다. 상기 킵 아웃 존(KOZ) 내에 형성되고 상기 기판을 관통하는 관통 전극(TSV)이 배치된다. 상기 관통 전극(TSV)과 전기적으로 절연되고 상기 킵 아웃 존(KOZ) 내에 형성되며 상기 관통 전극(TSV)과 다른 도전성 물질을 갖는 보호 패턴이 배치된다. 상기 보호 패턴의 하단은 상기 관통 전극(TSV)의 하단보다 높은 레벨에 형성된다.
상기 보호 패턴은 상기 배선들과 동일한 도전성 물질을 포함할 수 있다.
상기 보호 패턴 및 상기 배선들은 W을 포함할 수 있다. 상기 관통 전극(TSV)은 Cu를 포함할 수 있다.
상기 보호 패턴은 상기 배선들 및 상기 관통 전극(TSV)보다 갈바닉 계열에서 상대적으로 활성적인(active) 위치에 있는 도전성 물질을 포함할 수 있다.
상기 보호 패턴은 상기 관통 전극(TSV)의 주변을 둘러싸도록 형성될 수 있다.
상기 보호 패턴은 상기 관통 전극(TSV) 및 상기 배선들 사이에 형성될 수 있다.
상기 보호 패턴 및 상기 배선들의 상단들은 동일한 수평 레벨에 형성될 수 있다. 상기 보호 패턴의 하단은 상기 배선들 중 적어도 하나의 하단과 동일한 수평 레벨에 형성될 수 있다.
상기 보호 패턴은 상기 기판에 접촉될 수 있다.
상기 관통 전극(TSV)의 상단은 상기 보호 패턴 및 상기 배선들보다 돌출될 수 있다. 상기 관통 전극(TSV)의 상단과 상기 배선들의 상단들 사이의 수직 편차는 20nm 이하일 수 있다.
상기 관통 전극(TSV), 상기 보호 패턴, 및 상기 배선들의 상단들은 동일한 수평 레벨에 형성될 수 있다.
상기 보호 패턴 및 상기 관통 전극(TSV) 사이는 제1 간격이고, 상기 배선들 중 가장 가까운 하나와 상기 보호 패턴 사이는 제2 간격을 이룰 수 있다. 상기 제1 간격은 상기 제2 간격보다 좁을 수 있다.
상기 배선들 사이는 제3 간격을 이룰 수 있다. 상기 제1 간격은 상기 제3 간격보다 클 수 있다.
상기 보호 패턴의 수평 폭은 상기 배선들 각각의 수평 폭보다 클 수 있다.
상기 관통 전극(TSV), 상기 보호 패턴, 및 상기 배선들 상의 상부 배선 층을 포함할 수 있다. 상기 상부 배선 층의 하부 표면은 상기 배선들, 상기 보호 패턴 및 상기 관통 전극(TSV)의 상부 표면에 직접적으로 접촉될 수 있다.
상기 상부 배선 층은 상부 절연 막 및 상기 상부 절연 막 내에 형성되고 상기 관통 전극(TSV)의 상단에 접속된 상부 배선을 포함할 수 있다. 상기 상부 절연 막은 상기 보호 패턴 및 상기 배선들의 상부 표면들에 직접적으로 접촉될 수 있다. 상기 상부 배선은 상기 상부 절연 막을 관통하여 상기 관통 전극(TSV)의 상단에 직접적으로 접촉될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 기판 상에 형성되고 제1 도전성 물질을 갖는 다수의 제1 패턴들이 배치된다. 상기 기판 상에 형성되고 상기 제1 도전성 물질과 다른 제2 도전성 물질을 갖는 제2 패턴이 배치된다. 상기 기판 상의 상기 제1 패턴들 및 상기 제2 패턴 사이에 형성되고, 상기 제2 패턴에 상대적으로 가까우며, 상기 제2 도전성 물질과 다른 제3 도전성 물질을 갖는 보호 패턴이 배치된다. 상기 제1 패턴들, 상기 제2 패턴, 및 상기 보호 패턴의 일단들은 실질적으로 동일한 수평 레벨에 노출된다. 상기 보호 패턴은 상기 제2 패턴과 전기적으로 격리된다.
상기 제3 도전성 물질은 상기 제1 도전성 물질과 동일할 수 있다.
상기 제3 도전성 물질은 상기 제1 도전성 물질 및 상기 제2 도전성 물질과 다를 수 있다. 상기 제3 도전성 물질은 상기 제1 도전성 물질 및 상기 제2 도전성 물질보다 갈바닉 계열에서 상대적으로 활성적인(active) 위치에 있는 것일 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 기판 상에 형성되고 제1 도전성 물질을 갖는 다수의 배선들이 배치된다. 상기 기판 상에 형성되고 상기 제1 도전성 물질과 다른 제2 도전성 물질을 갖는 관통 전극(TSV)이 배치된다. 상기 기판 상의 상기 배선들 및 상기 관통 전극(TSV) 사이에 형성되고 상기 제1 도전성 물질 및 상기 제2 도전성 물질과 다른 제3 도전성 물질을 갖는 보호 패턴이 배치된다. 상기 제3 도전성 물질은 상기 배선들 및 상기 관통 전극(TSV)보다 갈바닉 계열에서 상대적으로 활성적인(active) 위치에 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 다수의 배선들, 보호 패턴, 및 관통 전극(TSV)이 제공될 수 있다. 상기 보호 패턴은 킵 아웃 존(keep out zone; KOZ) 내에 형성될 수 있다. 상기 보호 패턴은 상기 배선들의 갈바닉 부식(Galvanic Corrosion)을 방지하는 역할을 할 수 있다. 상기 보호 패턴은 상기 배선들에 갈바닉 부식(Galvanic Corrosion)에 의한 부산물(by-product)이 부착되는 것을 방지하는 역할을 할 수 있다. 상기 보호 패턴은 상기 관통 전극(TSV) 및 상기 배선들의 갈바닉 부식(Galvanic Corrosion)을 방지하는 역할을 할 수 있다. 종래에 비하여 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃 이다. 도 1은 도 2의 절단선 I-I'을 따라 취해진 단면도일 수 있다.
도 3 내지 도 6은 도 1의 일부분을 상세히 보여주는 확대도 이다.
도 7 내지 도 11은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 12 내지 도 16은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃들 이다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 16의 절단선 II-II'을 따라 취해진 단면도일 수 있다.
도 18은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 19 및 도 20은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 18의 절단선 III-III'을 따라 취해진 단면도들일 수 있다.
도 21 및 도 22는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃들 이다.
도 23 내지 도 33은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 34는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도 이다.
도 35는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
도 36은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 갈바닉 계열이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도이고, 도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃 이며, 도 1은 도 2의 절단선 I-I'을 따라 취해진 단면도일 수 있다. 도 36은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 갈바닉 계열(galvanic table)이다.
도 1, 도 2 및 도 36을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자는 킵 아웃 존(keep out zone; KOZ; K)을 갖는 기판(21), 웰(well; 22), 소자 분리 막(23), 활성 영역(25), 소스/드레인 영역들(27), 게이트 유전 막(31), 게이트 전극(32), 캐핑 패턴(33), 스페이서(34), 층간 절연 막(37), 다수의 배선들(41), 보호 패턴(43), 비아 절연 막(52), 및 관통 전극(TSV; 53)을 포함할 수 있다.
상기 보호 패턴(43), 상기 비아 절연 막(52), 및 상기 관통 전극(TSV; 53)은 상기 킵 아웃 존(K) 내에 형성될 수 있다. 상기 웰(well; 22), 상기 활성 영역(25), 상기 소스/드레인 영역들(27), 상기 게이트 유전 막(31), 상기 게이트 전극(32), 상기 캐핑 패턴(33), 상기 스페이서(34), 및 상기 다수의 배선들(41)은 상기 킵 아웃 존(K)을 벗어난 곳에 형성될 수 있다.
상기 관통 전극(TSV; 53)은 상기 층간 절연 막(37) 및 상기 기판(21)을 완전히 관통할 수 있다. 상기 비아 절연 막(52)은 상기 관통 전극(TSV; 53)의 측면을 감싸도록 형성될 수 있다. 상기 보호 패턴(43)의 하단은 상기 배선들(41) 중 적어도 하나와 동일한 수평 레벨에 형성될 수 있다. 상기 보호 패턴(43)은 상기 관통 전극(TSV; 53)의 주변을 둘러싸는 사각형일 수 있다. 상기 보호 패턴(43)은 상기 관통 전극(TSV; 53) 및 상기 배선들(41) 사이에 형성될 수 있다. 상기 보호 패턴(43)은 상기 관통 전극(TSV; 53)과 떨어질 수 있다. 상기 보호 패턴(43)은 상기 관통 전극(TSV; 53)과 전기적으로 절연될 수 있다.
상기 보호 패턴(43), 상기 관통 전극(TSV; 53), 및 상기 배선들(41)의 상단들은 동시에 노출될 수 있다. 상기 보호 패턴(43), 상기 배선들(41), 및 상기 층간 절연 막(37)의 상단들은 동일 평면 상에 노출될 수 있다. 상기 보호 패턴(43), 상기 배선들(41), 및 상기 층간 절연 막(37)의 상부 표면들은 동일한 수평 레벨에 형성될 수 있다. 상기 관통 전극(TSV; 53)의 상단은 상기 보호 패턴(43), 상기 배선들(41), 및 상기 층간 절연 막(37) 보다 상부로 수직 돌출될 수 있다. 상기 관통 전극(TSV; 53)의 상단과 상기 배선들(41) 및 상기 보호 패턴(43)의 상단들 사이의 수직 편차는 20nm 이하일 수 있다.
상기 보호 패턴(43) 및 상기 관통 전극(TSV; 53) 사이는 제1 간격(d1)을 보일 수 있으며, 상기 배선들(41) 중 가장 가까운 하나와 상기 보호 패턴(43) 사이는 제2 간격(d2)을 보일 수 있고, 상기 배선들(41) 사이는 제3 간격(d3)을 보일 수 있다. 상기 제1 간격(d1)은 상기 제2 간격(d2)보다 작을 수 있다. 상기 제1 간격(d1)은 상기 제3 간격(d3)보다 클 수 있다. 상기 제1 간격(d1)은 상기 제3 간격(d3)보다 크고 상기 제2 간격(d2)보다 작을 수 있다. 상기 보호 패턴(43)의 수평 폭은 상기 배선들(41) 중 가장 가까운 하나와 동일할 수 있다. 상기 관통 전극(TSV; 53)의 수평 폭은 상기 보호 패턴(43)보다 클 수 있다.
반도체 제조공정이 수행되는 동안, 상기 보호 패턴(43), 상기 관통 전극(TSV; 53), 및 상기 배선들(41)은 세정용액, 또는 식각가스 분위기에 동시에 노출될 수 있다. 상기 보호 패턴(43)은 상기 배선들(41)의 갈바닉 부식(Galvanic Corrosion)을 방지하는 역할을 할 수 있다. 상기 보호 패턴(43)은 상기 배선들(41)에 갈바닉 부식(Galvanic Corrosion)에 의한 부산물(by-product)이 부착되는 것을 방지하는 역할을 할 수 있다.
갈바닉 부식(Galvanic Corrosion)은 서로 다른 금속이 접촉하여 한쪽 금속의 산화를 촉진시키므로 서 일어나는 현상이다. 갈바닉 부식(Galvanic Corrosion)은 도 36의 갈바닉 계열에 의존하여 예측될 수 있다. 도 36의 갈바닉 계열은 활성적인(active) 금속일수록 위쪽에 위치하고 비활성적인(less active) 금속일수록 아래쪽에 위치한다. 서로 다른 금속이 접촉할 경우 갈바닉 계열에서 상대적으로 활성적인(active) 위치에 있는 금속은 상대적으로 비활성적인(less active) 위치에 있는 금속보다 상대적으로 큰 갈바닉 부식(Galvanic Corrosion)이 야기될 수 있다. 갈바닉 계열에서 멀리 위치한 금속들 간의 접촉은 가까이 위치한 금속들 간의 접촉보다 상대적으로 큰 갈바닉 부식(Galvanic Corrosion)을 유발할 수 있다. 갈바닉 부식(Galvanic Corrosion)은 부산물(by-product) 발생을 촉발할 수 있다.
예를 들면, 상기 보호 패턴(43) 및 상기 배선들(41)은 동일한 도전성 물질을 포함하고, 상기 관통 전극(TSV; 53)은 상기 보호 패턴(43) 및 상기 배선들(41)보다 갈바닉 계열에서 상대적으로 활성적인(active) 위치에 있는 도전성 물질을 포함할 수 있다. 예를 들면, 상기 보호 패턴(43) 및 상기 배선들(41)은 W을 포함하고, 상기 관통 전극(TSV; 53)은 Cu를 포함할 수 있다. 갈바닉 계열에서 W은 Cu보다 상대적으로 비활성적인(less active) 위치에 있는 금속에 해당된다. 상기 관통 전극(TSV; 53)은 상대적으로 큰 갈바닉 부식(Galvanic Corrosion)이 야기될 수 있다. 상기 보호 패턴(43) 및 상기 관통 전극(TSV; 53) 사이의 거리는 상기 배선들(41) 및 상기 관통 전극(TSV; 53) 사이의 거리보다 가까울 수 있다. 상기 보호 패턴(43)의 존재에 기인하여 상기 배선들(41)은 갈바닉 부식(Galvanic Corrosion) 및 부산물(by-product) 부착으로부터 보호될 수 있다.
상기 보호 패턴(43) 및 상기 배선들(41)은 동일한 도전성 물질을 포함하고, 상기 관통 전극(TSV; 53)은 상기 보호 패턴(43) 및 상기 배선들(41)보다 갈바닉 계열에서 상대적으로 비활성적인(less active) 위치에 있는 도전성 물질을 포함할 수 있다. 상기 보호 패턴(43) 및 상기 관통 전극(TSV; 53) 사이의 거리는 상기 보호 패턴(43) 및 상기 배선들(41) 사이의 거리보다 가까울 수 있다. 상기 보호 패턴(43)은 상대적으로 큰 갈바닉 부식(Galvanic Corrosion)이 야기될 수 있다. 상기 보호 패턴(43)의 존재에 기인하여 상기 배선들(41) 및 상기 관통 전극(TSV; 53)은 갈바닉 부식(Galvanic Corrosion) 및 부산물(by-product) 부착으로부터 보호될 수 있다.
도 3 내지 도 6은 도 1의 일부분을 상세히 보여주는 확대도 이다.
도 3을 참조하면, 상기 보호 패턴(43)은 상기 층간 절연 막(37)을 관통하여 상기 기판(21)의 상단에 접촉될 수 있다.
도 4를 참조하면, 상기 보호 패턴(43)은 상기 층간 절연 막(37)을 관통하여 상기 기판(21)을 뚫고 들어갈 수 있다. 상기 보호 패턴(43)의 하단은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다.
도 5를 참조하면, 상기 기판(21)은 고농도 불순물 영역(81)을 포함할 수 있다. 상기 보호 패턴(43)은 상기 고농도 불순물 영역(81)에 직접적으로 접촉될 수 있다. 상기 고농도 불순물 영역(81)은 n형 불순물 또는 p형 불순물을 포함할 수 있다.
도 6을 참조하면, 상기 보호 패턴(43) 및 상기 고농도 불순물 영역(81) 사이에 금속 실리사이드 막(83)이 형성될 수 있다.
도 7 내지 도 11은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 7을 참조하면, 보호 패턴(43), 관통 전극(TSV; 53A), 배선들(41), 및 층간 절연 막(37)의 상단들은 동일 평면 상에 노출될 수 있다.
도 8을 참조하면, 상기 보호 패턴(43)은 상기 층간 절연 막(37)을 관통하여 상기 기판(21)을 뚫고 들어갈 수 있다. 상기 보호 패턴(43)의 하단은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 보호 패턴(43)의 하단은 상기 배선들(41) 중 적어도 하나의 하단과 동일한 수평 레벨에 형성될 수 있다.
도 9를 참조하면, 보호 패턴(43A)은 배선들(41)보다 큰 수평 폭을 보일 수 있다.
도 10을 참조하면, 보호 패턴(43B)은 배선들(41) 및 관통 전극(TSV; 53)과 다른 도전성 물질을 포함할 수 있다.
예를 들면, 상기 보호 패턴(43B)은 상기 배선들(41) 및 상기 관통 전극(TSV; 53)보다 갈바닉 계열에서 상대적으로 활성적인(active) 위치에 있는 도전성 물질을 포함할 수 있다. 상기 보호 패턴(43B)은 상대적으로 큰 갈바닉 부식(Galvanic Corrosion)이 야기될 수 있다. 상기 보호 패턴(43B)의 존재에 기인하여 상기 배선들(41) 및 상기 관통 전극(TSV; 53)은 갈바닉 부식(Galvanic Corrosion) 및 부산물(by-product) 부착으로부터 보호될 수 있다. 상기 보호 패턴(43B)은 희생 양극으로 해석될 수 있다.
도 11을 참조하면, 보호 패턴(43B)은 층간 절연 막(37) 내에 형성될 수 있다. 상기 보호 패턴(43B)의 하단은 배선들(41)과 다른 레벨에 형성될 수 있다. 상기 보호 패턴(43B)은 상기 기판(21)과 전기적으로 절연될 수 있다. 상기 보호 패턴(43B) 및 상기 기판(21) 사이에 상기 층간 절연 막(37)이 보존될 수 있다.
도 12 내지 도 15는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃들 이다.
도 12를 참조하면, 보호 패턴(43C)은 관통 전극(TSV; 53)을 둘러싸는 8각형일 수 있다.
도 13을 참조하면, 보호 패턴(43D)은 관통 전극(TSV; 53)을 둘러싸는 원형일 수 있다.
도 14를 참조하면, 보호 패턴(43E)은 관통 전극(TSV; 53) 및 배선들(41) 사이에 형성된 바아(bar) 모양일 수 있다.
도 15를 참조하면, 보호 패턴(43F)은 관통 전극(TSV; 53) 및 배선들(41) 사이에 서로 떨어지도록 여러 개 형성될 수 있다.
도 16은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃 이고, 도 17은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 16의 절단선 II-II'을 따라 취해진 단면도일 수 있다.
도 16 및 도 17을 참조하면, 보호 패턴(43G)은 이중사각형을 보일 수 있다.
도 18은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃 이고, 도 19 및 도 20은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위하여 도 18의 절단선 III-III'을 따라 취해진 단면도들일 수 있다.
도 18 및 도 19를 참조하면, 보호 패턴(43H)은 상부(43U) 및 하부(43L)을 포함할 수 있다. 상기 하부(43L)는 기판(21) 및 상기 상부(43U)에 접촉될 수 있다. 배선들(41A)의 각각은 플러그(41L) 및 수평 배선(41U)을 포함할 수 있다. 상기 수평 배선(41U)은 상기 플러그(41L) 상에 접촉될 수 있다. 반도체 제조공정이 수행되는 동안, 상기 상부(43U), 상기 관통 전극(TSV; 53), 및 상기 수평 배선(41U)은 세정용액, 또는 식각가스 분위기에 동시에 노출될 수 있다.
도 20을 참조하면, 상부(43U)는 하부(43L)에 연속된 구성을 보일 수 있다. 수평 배선(41U)은 플러그(41L)에 연속된 구성을 보일 수 있다.
도 21 및 도 22는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 레이아웃들 이다.
도 21을 참조하면, 상부(43U)는 관통 전극(TSV; 53)의 주변을 완전히 둘러싸도록 형성될 수 있다. 하부(43L)는 상기 관통 전극(TSV; 53)의 주변에 부분적으로 형성될 수 있다.
도 22를 참조하면, 킵 아웃 존(keep out zone; KOZ; K) 내에 다수의 관통 전극들(TSV; 53)이 형성될 수 있다. 상기 관통 전극들(TSV; 53)을 둘러싸는 보호 패턴(43)이 형성될 수 있다. 기판(21) 상의 상기 킵 아웃 존(K)을 벗어난 곳에 다수의 활성 영역들(25) 및 다수의 게이트 전극들(32)이 형성될 수 있다.
도 23 내지 도 33은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들 이다.
도 2 및 도 23을 참조하면, 킵 아웃 존(keep out zone; KOZ; K)을 갖는 기판(21)이 제공될 수 있다. 상기 기판(21)은 웰(well; 22), 활성 영역(25), 및 소스/드레인 영역들(27)을 포함할 수 있다. 상기 활성 영역(25)은 소자 분리 막(23)에 의하여 상기 웰(well; 22) 내에 한정될 수 있다. 상기 기판(21) 상에 게이트 유전 막(31), 게이트 전극(32), 캐핑 패턴(33), 스페이서(34), 및 층간 절연 막(37)이 형성될 수 있다. 상기 웰(well; 22), 상기 활성 영역(25), 상기 소스/드레인 영역들(27), 상기 게이트 유전 막(31), 상기 게이트 전극(32), 상기 캐핑 패턴(33), 및 상기 스페이서(34)는 상기 킵 아웃 존(K)을 벗어난 곳에 형성될 수 있다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 예를 들면, 상기 기판(21)은 p형 불순물들을 갖는 단결정 실리콘 웨이퍼일 수 있다. 상기 웰(well; 22)은 상기 기판(21)의 소정 영역에 n형 불순물 또는 p형 불순물을 주입하여 형성될 수 있다. 상기 소자 분리 막(23)은 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(23)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극(32)은 상기 활성 영역(25)을 가로지를 수 있다. 상기 게이트 전극(32) 및 상기 활성 영역(25) 사이에 상기 게이트 유전 막(31)이 형성될 수 있다. 상기 캐핑 패턴(33)은 상기 게이트 전극(32) 상을 덮을 수 있다. 상기 스페이서(34)는 상기 게이트 전극(32) 및 상기 캐핑 패턴(33)의 측면을 덮을 수 있다. 상기 소스/드레인 영역들(27)은 상기 게이트 전극(32)에 인접한 상기 활성 영역(25) 내에 형성될 수 있다. 상기 소스/드레인 영역들(27)은 상기 게이트 전극(32)의 외측에 정렬될 수 있다.
상기 소스/드레인 영역들(27)은 상기 활성 영역(25)과 다른 도전형의 불순물들을 포함할 수 있다. 예를 들면, 상기 활성 영역(25)은 P형 불순물들을 포함하는 단결정 실리콘을 포함할 수 있으며, 상기 소스/드레인 영역들(27)은 n형 불순물들을 포함하는 반도체 막을 포함할 수 있다. 상기 활성 영역(25)은 n형 불순물들을 포함하는 단결정 실리콘을 포함할 수 있으며, 상기 소스/드레인 영역들(27)은 p형 불순물들을 포함하는 반도체 막을 포함할 수 있다.
상기 게이트 유전 막(31)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 고-유전물(high-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극(32)은 금속, 금속질화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 캐핑 패턴(33)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 스페이서(34)는 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다.
상기 층간 절연 막(37)은 상기 기판(21)의 전면을 덮을 수 있다. 상기 층간 절연 막(37)은 단일 층 또는 멀티 층일 수 있다. 상기 층간 절연 막(37)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
도 2 및 도 24를 참조하면, 상기 층간 절연 막(37)을 관통하는 제1 홀들(38) 및 제2 홀들(39)이 형성될 수 있다. 상기 제1 홀들(38)은 상기 킵 아웃 존(K)을 벗어난 곳에 형성될 수 있으며, 상기 제2 홀들(39)은 상기 킵 아웃 존(K) 내에 형성될 수 있다. 상기 제1 홀들(38) 및 상기 제2 홀들(39)은 사진 공정 및 식각 공정을 이용하여 형성될 수 있다.
상기 제1 홀들(38) 중 선택된 하나는 상기 층간 절연 막(37) 및 상기 캐핑 패턴(33)을 차례로 관통하여 상기 게이트 전극(32)을 노출할 수 있다. 상기 제1 홀들(38) 중 선택된 몇몇은 상기 층간 절연 막(37)을 관통하여 상기 소스/드레인 영역들(27)을 노출할 수 있다. 상기 제2 홀들(39)은 상기 층간 절연 막(37)을 관통하여 상기 기판(21)을 노출할 수 있다. 상기 제2 홀들(39)의 바닥은 상기 제1 홀들(38) 중 적어도 하나와 동일한 수평 레벨에 형성될 수 있다.
다른 실시 예에서, 상기 제2 홀들(39)은 상기 층간 절연 막(37) 내에 형성될 수 있다. 상기 제2 홀들(39)의 바닥에 상기 층간 절연 막(37)이 노출될 수 있다. 상기 제2 홀들(39)은 상기 층간 절연 막(37)을 완전히 관통하고 상기 기판(21)의 내부로 뚫고 들어갈 수 있다. 상기 제2 홀들(39)의 하단은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다.
도 2 및 도 25를 참조하면, 상기 제1 홀들(38) 내에 다수의 배선들(41)이 형성될 수 있으며, 상기 제2 홀들(39) 내에 보호 패턴들(43)이 형성될 수 있다. 상기 배선들(41) 및 상기 보호 패턴들(43)을 형성하는 것은 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 층간 절연 막(37), 상기 배선들(41) 및 상기 보호 패턴들(43)의 상부 표면들은 동일 평면 상에 노출될 수 있다. 상기 보호 패턴들(43)의 하단은 상기 배선들(41) 중 적어도 하나와 동일한 수평 레벨에 형성될 수 있다.
상기 배선들(41) 및 상기 보호 패턴들(43)의 각각은 금속, 금속질화물, 금속실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 배선들(41) 및 상기 보호 패턴들(43)은 동일 물질을 포함할 수 있다. 예를 들면, 상기 배선들(41) 및 상기 보호 패턴들(43)은 W을 포함할 수 있다.
다른 실시 예에서, 상기 보호 패턴들(43)은 상기 배선들(41)과 다른 물질을 포함할 수 있다.
다른 실시 예에서, 상기 배선들(41) 및 상기 보호 패턴들(43)은 멀티 층으로 형성될 수 있다. 예를 들면, 상기 배선들(41) 및 상기 보호 패턴들(43)의 각각은 Ti/TiN/W을 포함할 수 있다.
다른 실시 예에서, 상기 보호 패턴들(43)은 상기 층간 절연 막(37) 내에 형성될 수 있다. 상기 보호 패턴들(43)의 하단은 상기 층간 절연 막(37)에 접촉될 수 있다. 상기 보호 패턴들(43)은 상기 층간 절연 막(37)을 완전히 관통하고 상기 기판(21)의 내부로 뚫고 들어갈 수 있다. 상기 보호 패턴들(43)의 하단은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다.
도 2 및 도 26을 참조하면, 상기 층간 절연 막(37), 상기 배선들(41) 및 상기 보호 패턴들(43) 상을 덮는 식각 정지 막(45)이 형성될 수 있다. 상기 식각 정지 막(45)은 상기 층간 절연 막(37)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 층간 절연 막(37)은 실리콘산화물을 포함할 수 있으며, 상기 식각 정지 막(45)은 1 nm 내지 20 nm 두께의 실리콘질화물을 포함할 수 있다. 상기 식각 정지 막(45)은 상기 기판(21)의 전면을 덮을 수 있다.
도 2 및 도 27을 참조하면, 상기 식각 정지 막(45), 상기 층간 절연 막(37), 및 상기 기판(21) 내에 비아 홀(49)이 형성될 수 있다. 상기 비아 홀(49)은 상기 킵 아웃 존(K) 내에 형성될 수 있다. 상기 비아 홀(49)은 상기 식각 정지 막(45) 및 상기 층간 절연 막(37)을 관통하고 상기 기판(21) 내부로 뚫고 들어갈 수 있다. 상기 비아 홀(49)의 바닥은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 비아 홀(49)의 바닥에 상기 기판(21)이 노출될 수 있다. 상기 비아 홀(49)은 상기 배선들(41) 및 상기 보호 패턴들(43)의 각각보다 상대적으로 큰 수평 폭을 보일 수 있다. 상기 비아 홀(49)의 형성은 패터닝 공정을 포함할 수 있다. 상기 비아 홀(49)은 상기 보호 패턴들(43)과 떨어질 수 있다. 상기 비아 홀(49)의 하단은 상기 보호 패턴들(43)의 하단들보다 낮은 레벨에 형성될 수 있다.
도 2 및 도 28을 참조하면, 상기 비아 홀(49)의 측벽을 덮고 상기 식각 정지 막(45) 상을 덮는 비아 절연 막(52)이 형성될 수 있다. 상기 비아 절연 막(52)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다.
도 2 및 도 29를 참조하면, 상기 비아 절연 막(52) 상에 상기 비아 홀(49)을 채우는 전극 막(53L)이 형성될 수 있다. 상기 전극 막(53L)은 상기 비아 홀(49)을 완전히 채우고 상기 식각 정지 막(45) 상을 덮을 수 있다. 상기 전극 막(53L)은 금속, 금속질화물, 금속실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 전극 막(53L)은 상기 배선들(41)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 배선들(41)은 W을 포함할 수 있으며, 상기 전극 막(53L)은 Cu를 포함할 수 있다.
다른 실시 예에서, 상기 전극 막(53L)은 상기 보호 패턴들(43)과 다른 물질을 포함할 수 있다.
도 2 및 도 30을 참조하면, 상기 전극 막(53L)을 부분적으로 제거하여 관통 전극(TSV; 53)이 형성될 수 있다.
예를 들면, 상기 관통 전극(TSV; 53)을 형성하는 것은 상기 식각 정지 막(45)이 노출될 때까지 상기 전극 막(53L) 및 상기 비아 절연 막(52)을 평탄화하는 공정을 포함할 수 있다. 상기 관통 전극(TSV; 53) 및 상기 식각 정지 막(45)의 상부 표면들은 동일 평면 상에 노출될 수 있다. 상기 관통 전극(TSV; 53)은 상기 비아 홀(49) 내에 보존될 수 있다. 상기 전극 막(53L) 및 상기 비아 절연 막(52)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다.
도 2 및 도 31을 참조하면, 상기 식각 정지 막(45)을 제거하여 상기 배선들(41) 및 상기 보호 패턴들(43)의 상단들이 노출될 수 있다. 상기 식각 정지 막(45)의 제거에는 에치-백(etch-back) 공정, 세정 공정, 또는 이들의 조합이 적용될 수 있다. 상기 관통 전극(TSV; 53)의 상단은 상기 배선들(41) 및 상기 보호 패턴들(43)의 상단들보다 높은 레벨에 돌출될 수 있다. 상기 관통 전극(TSV; 53)의 상단과 상기 배선들(41) 및 상기 보호 패턴들(43)의 상단들 사이의 수직 편차는 20nm 이하일 수 있다. 상기 식각 정지 막(45)을 제거하는 동안 상기 보호 패턴들(43)은 상기 배선들(41) 상에 부산물(by-product)이 부착되는 것을 방지하는 역할을 할 수 있다.
예를 들면, 상기 식각 정지 막(45)을 제거하는 동안 상기 보호 패턴들(43) 및 상기 관통 전극(TSV; 53) 사이에 갈바닉 부식(Galvanic Corrosion)이 유발될 수 있다. 갈바닉 부식(Galvanic Corrosion)은 서로 다른 금속이 접촉하여 한쪽 금속의 산화를 촉진시키므로 서 일어나는 현상이다. 갈바닉 부식(Galvanic Corrosion)은 도 36의 갈바닉 계열에 의존하여 예측될 수 있다. 도 36의 갈바닉 계열은 활성적인(active) 금속일수록 위쪽에 위치하고 비활성적인(less active) 금속일수록 아래쪽에 위치한다. 서로 다른 금속이 접촉할 경우 갈바닉 계열에서 상대적으로 활성적인(active) 위치에 있는 금속은 상대적으로 비활성적인(less active) 위치에 있는 금속보다 상대적으로 큰 갈바닉 부식(Galvanic Corrosion)이 야기될 수 있다. 갈바닉 계열에서 멀리 위치한 금속들 간의 접촉은 가까이 위치한 금속들 간의 접촉보다 상대적으로 큰 갈바닉 부식(Galvanic Corrosion)을 유발할 수 있다. 갈바닉 부식(Galvanic Corrosion)은 부산물(by-product) 발생을 촉발할 수 있다.
예를 들면, 상기 보호 패턴들(43) 및 상기 배선들(41)은 동일 물질을 포함하고, 상기 관통 전극(TSV; 53)은 상기 보호 패턴들(43) 및 상기 배선들(41)보다 갈바닉 계열에서 상대적으로 활성적인(active) 위치에 있는 금속을 포함할 수 있다. 예를 들면, 상기 보호 패턴들(43) 및 상기 배선들(41)은 W을 포함하고, 상기 관통 전극(TSV; 53)은 Cu를 포함할 수 있다. 갈바닉 계열에서 W은 Cu보다 상대적으로 비활성적인(less active) 위치에 있는 금속에 해당된다. 상기 관통 전극(TSV; 53)은 상대적으로 큰 갈바닉 부식(Galvanic Corrosion)이 야기될 수 있다. 상기 보호 패턴들(43) 및 상기 관통 전극(TSV; 53) 사이의 거리는 상기 배선들(41) 및 상기 관통 전극(TSV; 53) 사이의 거리보다 가까울 수 있다. 상기 보호 패턴들(43)의 존재에 기인하여 상기 배선들(41)은 갈바닉 부식(Galvanic Corrosion) 및 부산물(by-product) 부착으로부터 보호될 수 있다.
상기 보호 패턴들(43) 및 상기 배선들(41)은 동일 물질을 포함하고, 상기 관통 전극(TSV; 53)은 상기 보호 패턴들(43) 및 상기 배선들(41)보다 갈바닉 계열에서 상대적으로 비활성적인(less active) 위치에 있는 금속을 포함할 수 있다. 상기 보호 패턴들(43)은 상대적으로 큰 갈바닉 부식(Galvanic Corrosion)이 야기될 수 있다. 상기 보호 패턴들(43)의 존재에 기인하여 상기 배선들(41)은 갈바닉 부식(Galvanic Corrosion) 및 부산물(by-product) 부착으로부터 보호될 수 있다.
도 2 및 도 32를 참조하면, 상기 층간 절연 막(37), 상기 배선들(41), 상기 보호 패턴들(43) 및 상기 관통 전극(TSV; 53) 상에 상부 배선 층(68)이 형성될 수 있다. 상기 상부 배선 층(68)은 재배선 층(RDL)으로 지칭될 수 있다. 상기 상부 배선 층(68)은 상부 절연 막(67), 상부 배선들(61, 62, 63), 및 랜딩 패드들(65, 66)을 포함할 수 있다. 상기 보호 패턴들(43)은 상기 관통 전극(TSV; 53)과 떨어질 수 있다. 상기 보호 패턴들(43)은 상기 관통 전극(TSV; 53)과 전기적으로 절연될 수 있다. 상기 보호 패턴들(43)은 상기 상부 배선들(61, 62, 63) 및 상기 랜딩 패드들(65, 66)과 떨어질 수 있다. 상기 보호 패턴들(43)은 상기 상부 배선들(61, 62, 63) 및 상기 랜딩 패드들(65, 66)과 전기적으로 절연될 수 있다.
상기 상부 배선 층(68)의 하부 표면은 상기 층간 절연 막(37), 상기 배선들(41), 상기 보호 패턴들(43) 및 상기 관통 전극(TSV; 53)의 상부 표면에 직접적으로 접촉될 수 있다. 상기 상부 절연 막(67)은 상기 층간 절연 막(37), 상기 배선들(41), 상기 보호 패턴들(43) 및 상기 관통 전극(TSV; 53) 상을 전면적으로 덮을 수 있다. 상기 상부 절연 막(67)은 상기 보호 패턴들(43)을 완전히 덮을 수 있다. 상기 상부 절연 막(67)은 상기 보호 패턴들(43) 및 상기 배선들(41)의 상부 표면들에 직접적으로 접촉될 수 있다. 상기 상부 절연 막(67) 및 상기 랜딩 패드들(65, 66)의 상부 표면들은 동일 평면 상에 노출될 수 있다. 상기 랜딩 패드들(65, 66)은 제1 랜딩 패드(65) 및 제2 랜딩 패드(66)를 포함할 수 있다. 상기 제1 랜딩 패드(65)는 상기 상부 절연 막(67) 내에 형성된 상기 상부 배선들(61, 62, 63)을 경유하여 상기 관통 전극(TSV; 53)에 접속될 수 있다. 상기 제2 랜딩 패드(66)는 상기 배선들(41) 중 선택된 하나와 전기적으로 접속될 수 있다.
상기 상부 절연 막(67)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 상부 배선들(61, 62, 63)은 금속, 금속질화물, 금속실리사이드, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 랜딩 패드들(65, 66)은 금속, 금속질화물, 금속실리사이드, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
도 2 및 도 33을 참조하면, 상기 랜딩 패드들(65, 66) 상에 제1 단자들(73)이 형성될 수 있다. 상기 기판(21)의 후면을 부분적으로 제거하여 상기 관통 전극(TSV; 53)이 노출될 수 있다. 상기 기판(21)의 후면을 덮고 상기 관통 전극(TSV; 53)을 노출하는 후면 절연 막(71)이 형성될 수 있다. 상기 관통 전극(TSV; 53) 상에 제2 단자(75)가 형성될 수 있다.
상기 후면 절연 막(71)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 제1 단자들(73)의 각각은 솔더 볼, 도전성 범프, 도전성 탭, 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다. 상기 제2 단자(75)는 솔더 볼, 도전성 범프, 도전성 탭, 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다.
도 34는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도 이다.
도 34를 참조하면, 패키지 기판(110) 상에 제1 반도체 칩(120)이 탑재될 수 있다. 상기 제1 반도체 칩(120)은 반도체 기판(121), 층간 절연 막(137), 배선들(141), 보호 패턴들(143), 관통 전극들(153), 상부 배선 층(168), 제1 단자들(173) 및 제2 단자들(175)을 포함할 수 있다. 상기 제1 반도체 칩(120) 상에 제2 반도체 칩(221)이 탑재될 수 있다. 상기 패키지 기판(110) 상에 상기 제1 반도체 칩(120) 및 상기 제2 반도체 칩(221)을 덮는 봉지재(117)가 형성될 수 있다. 상기 패키지 기판(110)의 하부에 외부 단자들(115)이 형성될 수 있다.
상기 제1 반도체 칩(120)은 도 1 내지 도 33을 이용하여 설명된 것과 유사한 구성을 포함할 수 있다. 예를 들면, 상기 보호 패턴들(143)은 도 1의 보호 패턴들(43)과 유사한 구성을 보일 수 있다. 상기 패키지 기판(110)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid - flexible printed circuit board)을 포함할 수 있다. 상기 외부 단자들(115)의 각각은 솔더 볼, 도전성 범프, 도전성 탭, 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다. 상기 봉지재(117)는 몰딩컴파운드, 세라믹플레이트, 언더필(underfill), 경화성 폴리머, 또는 이들의 조합을 포함할 수 있다.
도 35는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
도 35를 참조하면, 도 1 내지 도 34를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 34를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
21: 기판 K: 킵 아웃 존(keep out zone; KOZ)
22: 웰(well) 23: 소자 분리 막
25: 활성 영역 27: 소스/드레인 영역
31: 게이트 유전 막 32: 게이트 전극
33: 캐핑 패턴 34: 스페이서
37: 층간 절연 막 38, 39: 홀
41: 배선
43, 43A, 43B, 43C, 43D, 43E, 43F, 43G, 43H: 보호 패턴
52: 비아 절연 막 53, 53A: 관통 전극(TSV)
67: 상부 절연 막 61, 62, 63: 상부 배선
65, 66: 랜딩 패드 68: 상부 배선 층
71: 후면 절연 막 73: 제1 단자
75: 제2 단자 81: 고농도 불순물 영역
83: 금속 실리사이드 막 110: 패키지 기판
115: 외부 단자 117: 봉지재
120: 제1 반도체 칩 121: 반도체 기판
137: 층간 절연 막 141: 배선
143: 보호 패턴 153: 관통 전극
168: 상부 배선 층 173: 제1 단자
175: 제2 단자 221: 제2 반도체 칩
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 킵 아웃 존(keep out zone; KOZ)을 갖는 기판;
    상기 기판 상의 상기 킵 아웃 존(KOZ)을 벗어난 곳에 형성된 다수의 배선들;
    상기 킵 아웃 존(KOZ) 내에 형성되고 상기 기판을 관통하는 관통 전극(TSV); 및
    상기 관통 전극(TSV)과 전기적으로 절연되고 상기 킵 아웃 존(KOZ) 내에 형성되며 상기 관통 전극(TSV)과 다른 도전성 물질을 갖는 보호 패턴을 포함하되,
    상기 보호 패턴의 하단은 상기 관통 전극(TSV)의 하단보다 높은 레벨에 형성된 반도체 소자.
  2. 제1 항에 있어서,
    상기 보호 패턴은 상기 배선들과 동일한 도전성 물질을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 보호 패턴 및 상기 배선들은 W을 포함하고,
    상기 관통 전극(TSV)은 Cu를 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 보호 패턴은 상기 배선들 및 상기 관통 전극(TSV)보다 갈바닉 계열에서 상대적으로 활성적인(active) 위치에 있는 도전성 물질을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 보호 패턴은 상기 관통 전극(TSV)의 주변을 둘러싸는 반도체 소자.
  6. 제1 항에 있어서,
    상기 보호 패턴은 상기 관통 전극(TSV) 및 상기 배선들 사이에 형성된 반도체 소자.
  7. 제1 항에 있어서,
    상기 보호 패턴 및 상기 배선들의 상단들은 동일한 수평 레벨에 형성된 반도체 소자.
  8. 제7 항에 있어서,
    상기 보호 패턴의 하단은 상기 배선들 중 적어도 하나의 하단과 동일한 수평 레벨에 형성된 반도체 소자.
  9. 기판 상에 형성되고 제1 도전성 물질을 갖는 다수의 제1 패턴들;
    상기 기판 상에 형성되고 상기 제1 도전성 물질과 다른 제2 도전성 물질을 갖는 제2 패턴; 및
    상기 기판 상의 상기 제1 패턴들 및 상기 제2 패턴 사이에 형성되고, 상기 제2 패턴에 상대적으로 가까우며, 상기 제2 도전성 물질과 다른 제3 도전성 물질을 갖는 보호 패턴을 포함하되,
    상기 제1 패턴들, 상기 제2 패턴, 및 상기 보호 패턴의 일단들은 동일한 수평 레벨에 노출되고,
    상기 보호 패턴은 상기 제2 패턴과 전기적으로 격리된 반도체 소자.
  10. 기판 상에 형성되고 제1 도전성 물질을 갖는 다수의 배선들;
    상기 기판 상에 형성되고 상기 제1 도전성 물질과 다른 제2 도전성 물질을 갖는 관통 전극(TSV); 및
    상기 기판 상의 상기 배선들 및 상기 관통 전극(TSV) 사이에 형성되고 상기 제1 도전성 물질 및 상기 제2 도전성 물질과 다른 제3 도전성 물질을 갖는 보호 패턴을 포함하되,
    상기 제3 도전성 물질은 상기 배선들 및 상기 관통 전극(TSV)보다 갈바닉 계열에서 상대적으로 활성적인(active) 위치에 있는 반도체 소자.
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