CN109560039A - 一种通过sti减弱tsv热应力的方法 - Google Patents
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Abstract
本发明公开了一种通过STI减弱TSV热应力的方法,包括在硅通孔周围的硅衬底上划分出阻止区,阻止区上不设计对应力敏感的器件,在阻止区上生长一层Si3N4和缓冲SiO2作为掩模,在掩膜上光刻出要刻蚀的沟槽图形,刻蚀掉没有被光刻胶保护的掩膜,按照沟槽图形刻蚀沟槽,对刻蚀的沟槽进行氧化硅填充,再进行化学机械抛光,使其平坦化,用热磷酸去除暴露出的Si3N4。本发明通过浅槽隔离工艺在硅通孔周围设置沟槽,既能减弱硅通孔热应力,减少硅通孔热应力对电路性能的影响,又能有效减少阻止区面积,增大有源区面积,减少了阻止区对硅衬底面积的浪费。
Description
技术领域
本发明属于三维集成电路技术领域,具体涉及一种通过STI减弱TSV热应力的方法。
背景技术
由于芯片集成度不断提高,每片上的器件单元数量急剧增加,芯片面积增大,二维芯片发展遇到瓶颈,而各种设备又对芯片面积、体积、功耗、成本及性能都有着更高的要求,于是产生三维集成新技术思路应运而生,其中最具代表性的技术就是硅通孔(ThroughSilicon Vias;TSV)垂直互连技术,但三维集成也在热问题上面临着更加严峻的挑战。由于三维集成更高的集成度会在器件中产生更大能耗,单位面积产热量大幅度提高;同时三维集成的高分子与SiO2键合层的低热导率也导致散热困难;三维集成的硅通孔TSV和键合引入了更多热力学稳定性对温度更加敏感的机械结构;硅通孔TSV制作工艺过程中,材料经历了从低温到高温再到低温的过程,硅和铜的热膨胀系数有巨大差异,也会在器件内产生严重的热应力。
热应力因会引起载流子迁移率显著改变,进而影响器件性能,而备受关注。据相关文献,100MPa的应力可使MOSFET中载流子的迁移率改变7%,而较大的硅通孔TSV可能会产生1GPa量级的热应力。
由于在工艺过程中,解决方法是在硅通孔TSV周围划分一定的面积阻止区(keep-out zone;KOZ)。在设计KOZ的时候,通过数值仿真或实验,估算载流子迁移率改变的幅度,在器件设计时预留一定的空间,不设计对应力敏感的器件,以此规避热应力的负面影响,但同时也造成了衬底面积的浪费。
发明内容
本发明的目的是提供一种通过STI减弱TSV热应力的方法,解决现有为减弱硅通孔热应力设置的阻止区KOZ占用面积过大,对衬底面积浪费严重的问题。
本发明采用的技术方案是,一种通过STI减弱TSV热应力的方法,具体包括以下步骤:
步骤1,在硅通孔周围的硅衬底上划分阻止区KOZ,所述组织区KOZ上不设计对应力敏感的器件;
步骤2,在所述阻止区上生长一层Si3N4和缓冲SiO2,作为掩模;
步骤3,在步骤2的掩膜上光刻出要刻蚀的沟槽图形;
步骤4,刻蚀掉没有被光刻胶保护的掩膜;
步骤5,按照步骤3的沟槽图形刻蚀沟槽;
步骤6,对步骤5刻蚀的沟槽进行氧化硅填充;
步骤7,对步骤6填充后的沟槽进行化学机械抛光,使其平坦化;
步骤8,用热磷酸去除暴露出的Si3N4。
本发明的技术特征还在于,
其中,步骤5中,刻蚀的沟槽具有一定深度和侧墙角度,沟槽底部与侧壁为圆角。
步骤5中,刻蚀的沟槽底部优选圆形。
步骤6中,对填充后的硅衬底进行退火处理。
步骤8中,在去除暴露出的Si3N4后,在硅衬底表面生长一层牺牲氧化层并漂掉,以进一步去除硅衬底表面的缺陷及损伤。
步骤3中的沟槽图形优选为圆环形。
步骤3中的沟槽图形优选为方环形。
步骤3中的沟槽图形优选为花瓣状环形。
本发明的有益效果是,通过浅槽隔离(Shallow Trench Isolation;STI)工艺在硅通孔周围设置沟槽,既能减弱硅通孔热应力,减少硅通孔热应力对电路性能的影响,又能有效减少阻止区面积,增大有源区面积,减少了阻止区对硅衬底面积的浪费,更利于三维高集成电路的研发。
附图说明
图1是本发明实施例1中圆环形沟槽的平面结构示意图;
图2是本发明实施例1中部分圆环形沟槽的立体结构示意图;
图3是本发明实施例2中方环形沟槽的结构示意图;
图4是本发明实施例3中花瓣状环形沟槽的结构示意图;
图5是本发明实施例3中沟槽底部的结构示意图。
图中,1.硅衬底,2.硅通孔,3.圆环形沟槽,4.方环形沟槽,5.花瓣状环形沟槽。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步的详细说明,但本发明并不局限于该具体实施方式
本发明一种通过STI减弱TSV热应力的方法,具体包括以下步骤:
步骤1,在硅通孔2周围的硅衬底1上划分一定面积的阻止区,所述组织区上不设计对应力敏感的器件,以规避硅通孔2的热应力对电路性能的负面影响;
步骤2,在步骤1的阻止区上生长一层Si3N4和缓冲SiO2,作为掩模;
步骤3,在步骤2的掩膜上光刻出要刻蚀的沟槽图形;
步骤4,用离子和强腐蚀性的化学试剂刻蚀掉没有被光刻胶保护的掩膜;
步骤5,按照步骤3的沟槽图形刻蚀出具有一定深度和侧墙角度的沟槽,沟槽底部与侧壁为圆角,或沟槽底部为圆形;因为沟槽底部与侧壁构成直角时,应变时的应力分布较集中,会影响沟槽表面应力分布,沟槽底部与侧壁为圆角时,或沟槽底部为圆形时,减弱应力的效果将进一步提升;
步骤6,对步骤5刻蚀的沟槽进行氧化硅填充,再进行退火处理;
步骤7,对步骤6填充后的沟槽进行化学机械抛光,使其平坦化;
步骤8,用热磷酸去除暴露出的Si3N4,然后在硅衬底1表面生长一层牺牲氧化层并漂掉,以进一步去除硅衬底表面的缺陷及损伤,为栅氧化和多晶硅栅的形成作好准备。
STI(Shallow Trench Isolation),即浅槽隔离,利用氮化硅掩膜经过沉淀、图形化、刻蚀硅后形成槽,并在槽中填充沉积氧化物,用于与硅隔离。
实施例1
参照图1,在硅通孔周围的硅衬底上刻蚀圆环形的沟槽,来减弱硅通孔(STI)的热应力,具体包括以下步骤:
步骤1,在硅通孔周围的硅衬底上划分阻止区,所述阻止区上不设计对应力敏感的器件;
步骤2,在步骤1的阻止区上依次形成一层缓冲SiO2和Si3N4,作为掩模;
步骤3,在步骤2的掩膜上光刻出圆环形沟槽3图形;
步骤4,用离子和强腐蚀性的化学试剂刻蚀掉没有被光刻胶保护的掩膜;
步骤5,按照步骤3的沟槽图形刻蚀出具有一定深度和侧墙角度的圆环形沟槽,沟槽底部与侧壁为圆角(见图2);
步骤6,对步骤5刻蚀的沟槽进行氧化硅填充,再进行400℃退火处理;
步骤7,对步骤6填充后的沟槽进行化学机械抛光,使其平坦化;
步骤8,用热磷酸去除暴露出的Si3N4,然后在硅衬底表面生长一层牺牲氧化层并漂掉,以进一步去除硅衬底表面的缺陷及损伤,为栅氧化和多晶硅栅的形成作好准备。
圆环形的沟槽能更有效的减弱硅通孔的热应力,使阻止区面积相应减小,进而增大了有源区面积,使硅衬底得到更有效的利用。
实施例2
参照图3,在硅通孔2周围的硅衬底1上刻蚀方环形沟槽4,来减弱硅通孔(STI)2的热应力,具体包括以下步骤:
步骤1,在硅通孔周围的硅衬底上划分阻止区,所述阻止区上不设计对应力敏感的器件;
步骤2,在步骤1的阻止区上依次形成一层缓冲SiO2和Si3N4,作为掩模;
步骤3,在步骤2的掩膜上光刻出方环形沟槽图形;
步骤4,用离子和强腐蚀性的化学试剂刻蚀掉没有被光刻胶保护的掩膜;
步骤5,按照步骤3的沟槽图形刻蚀出具有一定深度和侧墙角度的方环形沟槽,沟槽底部为圆形;
步骤6,对步骤5刻蚀的沟槽进行氧化硅填充,再进行400℃退火处理;
步骤7,对步骤6填充后的沟槽进行化学机械抛光,使其平坦化;
步骤8,用热磷酸去除暴露出的Si3N4,然后在硅衬底表面生长一层牺牲氧化层并漂掉,以进一步去除硅衬底表面的缺陷及损伤,为栅氧化和多晶硅栅的形成作好准备。
方环形的沟槽,刻蚀工艺相比圆环形沟槽的简单,可操行强,能有效的减弱硅通孔的热应力,使阻止区面积相应减小,进而增大了有源区面积,使硅衬底得到更有效的利用。
实施例3
参照图4,在硅通孔周围的硅衬底上刻蚀花瓣状环形沟槽5,来减弱硅通孔STI的热应力,具体包括以下步骤:
步骤1,在硅通孔2周围的硅衬底上1划分出阻止区,所述阻止区上不设计对应力敏感的器件;
步骤2,在步骤1的阻止区上依次形成一层缓冲SiO2和Si3N4,作为掩模;
步骤3,在步骤2的掩膜上光刻出花瓣状环形沟槽图案;
步骤4,用离子和强腐蚀性的化学试剂刻蚀掉没有被光刻胶保护的掩膜;
步骤5,按照步骤3的沟槽图形刻蚀出具有一定深度和侧墙角度的方环形沟槽,沟槽底部为圆形(见图5);
步骤6,对步骤5刻蚀的沟槽进行氧化硅填充,再进行400℃退火处理;
步骤7,对步骤6填充后的沟槽进行化学机械抛光,使其平坦化;
步骤8,用热磷酸去除暴露出的Si3N4,然后在硅衬底表面生长一层牺牲氧化层并漂掉,以进一步去除硅衬底表面的缺陷及损伤,为栅氧化和多晶硅栅的形成作好准备。
硅衬底的横向为[100]晶向,纵向为[010]晶向。按照各向异性,硅衬底的[100]晶向与[010]晶向应力较大,其它方向应力较小,故采用花瓣状环形沟槽,对硅通孔的热应力减弱效果更好。而且,花瓣状环形沟槽,相比圆环形和方环形沟槽,使阻止区占用硅衬底的面积更小,有效的减弱硅通孔热应力的同时,更能减少硅衬底面积浪费,使硅衬底得到更有效的利用。
Claims (8)
1.一种通过STI减弱TSV热应力的方法,其特征在于,包括以下步骤:
步骤1,在硅通孔(2)周围的硅衬底(1)上划分出阻止区,所述组织区上不设计对应力敏感的器件;
步骤2,在所述阻止区上生长一层Si3N4和缓冲SiO2,作为掩模;
步骤3,在步骤2的掩膜上光刻出要刻蚀的沟槽图形;
步骤4,刻蚀掉没有被光刻胶保护的掩膜;
步骤5,按照步骤3的沟槽图形刻蚀沟槽;
步骤6,对步骤5刻蚀的沟槽进行氧化硅填充;
步骤7,对步骤6填充后的沟槽进行化学机械抛光,使其平坦化;
步骤8,用热磷酸去除暴露出的Si3N4。
2.根据权利要求1所述的一种通过STI减弱TSV热应力的方法,其特征在于,所述步骤5中,刻蚀的沟槽具有一定深度和侧墙角度,沟槽底部与侧壁为圆角。
3.根据权利要求1所述的一种通过STI减弱TSV热应力的方法,其特征在于,所述步骤5中,刻蚀的沟槽底部优选圆形。
4.根据权利要求1所述的一种通过STI减弱TSV热应力的方法,其特征在于,所述步骤6中,对填充后的硅衬底(1)进行退火处理。
5.根据权利要求1所述的一种通过STI减弱TSV热应力的方法,其特征在于,所述步骤8中,在去除暴露出的Si3N4后,在硅衬底(1)表面生长一层牺牲氧化层并漂掉,以进一步去除硅衬底表面的缺陷及损伤。
6.根据权利要求1所述的一种通过STI减弱TSV热应力的方法,其特征在于,所述步骤3中的沟槽图形优选为圆环形。
7.根据权利要求1所述的一种通过STI减弱TSV热应力的方法,其特征在于,所述步骤3中的沟槽图形优选为方环形。
8.根据权利要求1所述的一种通过STI减弱TSV热应力的方法,其特征在于,所述步骤3中的沟槽图形优选为花瓣状环形。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3937236A1 (en) * | 2020-07-09 | 2022-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd | Layout design of integrated circuit with through-substrate via |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120292746A1 (en) * | 2011-05-17 | 2012-11-22 | Samsung Electronics Co., Ltd. | Semiconductor devices including stress relief structures |
CN103378028A (zh) * | 2012-04-13 | 2013-10-30 | 南亚科技股份有限公司 | 具有应力保护结构的半导体结构与其形成方法 |
CN103824758A (zh) * | 2014-03-13 | 2014-05-28 | 华进半导体封装先导技术研发中心有限公司 | 一种减小硅通孔周围区域应力的方法 |
US20150340314A1 (en) * | 2014-05-20 | 2015-11-26 | Samsung Electronics Co., Ltd. | Semiconductor devices including protection patterns and methods of forming the same |
CN107611081A (zh) * | 2016-07-12 | 2018-01-19 | 蔡佳勋 | 半导体结构与其制造方法 |
US20180174906A1 (en) * | 2016-12-16 | 2018-06-21 | Fujitsu Limited | Semiconductor device and method of manufacturing the same, and stacked semiconductor device |
-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120292746A1 (en) * | 2011-05-17 | 2012-11-22 | Samsung Electronics Co., Ltd. | Semiconductor devices including stress relief structures |
CN103378028A (zh) * | 2012-04-13 | 2013-10-30 | 南亚科技股份有限公司 | 具有应力保护结构的半导体结构与其形成方法 |
CN103824758A (zh) * | 2014-03-13 | 2014-05-28 | 华进半导体封装先导技术研发中心有限公司 | 一种减小硅通孔周围区域应力的方法 |
US20150340314A1 (en) * | 2014-05-20 | 2015-11-26 | Samsung Electronics Co., Ltd. | Semiconductor devices including protection patterns and methods of forming the same |
CN107611081A (zh) * | 2016-07-12 | 2018-01-19 | 蔡佳勋 | 半导体结构与其制造方法 |
US20180174906A1 (en) * | 2016-12-16 | 2018-06-21 | Fujitsu Limited | Semiconductor device and method of manufacturing the same, and stacked semiconductor device |
Non-Patent Citations (1)
Title |
---|
FENGJUAN WANG 等: "An Effective Approach of Reducing the Keep-Out-Zone Induced by Coaxial", 《IEEE TRANSACTIONS ON ELECRON DEVICES》 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3937236A1 (en) * | 2020-07-09 | 2022-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd | Layout design of integrated circuit with through-substrate via |
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