CN108389787A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。具体而言，外延槽形成在半导体衬底中，其中半导体衬底的矩阵区段横向地分隔外延槽并且包括第一半导体材料。晶体的第二半导体材料的外延区域在外延槽中形成，其中第二半导体材料与第一半导体材料的不同之处在于孔隙率和杂质含量中的至少一种。由外延区域形成半导体器件的半导体主体的至少主要主体部分。

Description

半导体器件及其制造方法
技术领域
本发明涉及利用外延工艺(epitaxy)制造半导体器件的方法和具有侧部结构的半导体器件。
背景技术
形成半导体器件，例如包含功率半导体二极管、IGFET(绝缘栅场效应晶体管)以及IGBT(绝缘栅双极型晶体管)的功率半导体器件，包括在半导体晶片中形成半导体元件，然后通过分离工艺(例如分割、蚀刻、锯切或断裂)将半导体器件的单个半导体管芯从晶片分离。分离工艺可能对沿着通过分离工艺暴露的半导体管芯的侧部表面的半导体晶格产生不利影响。诸如剥落停止器(chipping stopper)、玻璃框架以及钝化层之类的边缘结构通常保护半导体管芯以避免剥落，避免从侧部表面延展的晶体损伤，例如在高温处理中扩展的解理面，并且避免杂质通过侧部表面进入半导体主体。此外或或者，包括半导体管芯的终端区域中的导电、电介质和/或半导电区域的终端结构旨在使侧部表面没有电场，从而使得沿着侧部表面存在的晶格缺陷和杂质对器件特性没有影响或仅有低的影响。
期望以低水平的努力减小分割和边缘效应对半导体器件的电特性的影响。
发明内容
该目的是通过独立权利要求的主题来实现的。从属权利要求涉及进一步的实施例。
涉及制造半导体器件的方法的本公开内容包括在半导体衬底中形成外延槽，其中半导体衬底的矩阵区段(matrix section)横向地分隔外延槽。矩阵区段包括第一半导体材料。第二半导体材料的晶体外延区域在外延沟槽中形成，其中第二半导体材料与第一半导体材料的不同之处在于孔隙率和杂质含量以及缺陷密度中的至少一种。由外延区域形成半导体器件的半导体主体的至少主要主体部分。
本公开内容还涉及在半导体主体中包括掺杂主要结构的半导体器件。掺杂主要结构在由半导体主体的第一表面限定的前侧处形成与阳极/主体阱的第一pn结。掺杂主要结构还包括直接邻接与第一表面相对的第二表面的掺杂电极层。侧部结构直接邻接主要结构和连接第一和第二表面的侧部表面。在侧部结构的至少一部分中，至少一种杂质的浓度随着到侧部表面的距离的增加而减小。所述侧部表面与所述至少一种杂质的等浓度表面之间的距离是均匀的或者随着到所述第一表面的距离的增加而增加不超过20微米。
本领域技术人员在阅读以下详细描述且观察附图之后将认识到附加的特征和优点。
附图说明
附图被包括以提供对实施例的进一步理解，并且附图被结合在本说明书中并构成本说明书的一部分。附图示出了本公开内容的实施例，并与说明书一起用于解释实施例的原理。其他实施例和预期的优点将易于理解，因为通过参考以下详细描述它们会变得更好理解。
图1A是在形成外延槽之后的半导体衬底的一部分的示意性透视图，用于说明根据实施例的通过在半导体衬底的外延槽中形成半导体器件的半导体主体来制造半导体器件的方法。
图1B是在外延槽中形成外延区域之后的图1A的半导体衬底部分的示意性透视图。
图1C是在由外延区域形成半导体器件的半导体主体之后的图1B的半导体衬底部分的示意性透视图。
图1D是通过从图1C的半导体衬底部分分割而获得的半导体主体的示意性透视图。
图2A是在形成蚀刻掩模之后的半导体衬底的示意性平面图，用于说明使用用于形成外延槽的各向异性湿法蚀刻的根据实施例的制造半导体器件的方法。
图2B是图2A的半导体衬底部分的沿B-B线的示意性垂直横截面图。
图2C是在形成外延槽之后的图2A的半导体衬底部分的示意性平面图。
图2D是图2C的半导体衬底部分的沿D-D线的示意性垂直横截面图。
图2E是在去除蚀刻掩模的底切区段之后的图2C的半导体衬底部分的示意性平面图。
图2F是图2E的半导体衬底部分的沿F-F线的示意性垂直横截面图。
图2G是在外延槽中的外延工艺之后的图2E的半导体衬底部分的示意性平面图。
图2H是图2的半导体衬底部分的沿H-H线的示意性垂直横截面图。
图2I是在去除刻蚀掩模之后的图2G的半导体衬底部分的示意性平面图。
图2J是图2I的半导体衬底部分的沿J-J线的示意性垂直横截面图。
图2K是在平坦化通过外延工艺沉积的材料之后的图2J的半导体衬底部分的示意性垂直横截面图。
图2L是图2K的半导体衬底部分中的分割道(dicing street)的示意性平面图。
图3A是在生长超过(overgrow)蚀刻掩模之后的包括外延槽的外延溢出的根据实施例的半导体衬底部分的示意性平面图。
图3B是图3A的半导体衬底部分的沿B-B线的示意性垂直横截面图。
图3C是在使用蚀刻掩模作为蚀刻停止层而进行的平坦化工艺之后的图3A的半导体衬底部分的示意性平面图。
图3D是图3C的半导体衬底部分的沿D-D线的示意性垂直横截面图。
图4A是在形成外延槽之后的半导体衬底的一部分的示意性垂直横截面图，用于说明根据实施例的制造半导体器件的方法，该方法涉及杂质向外延区域的侧部边缘区段中的横向扩散。
图4B是在杂质扩散到外延区域的侧部边缘区段中之后的图4A的半导体衬底部分的示意性垂直横截面图。
图5A是在注入杂质之后的半导体衬底的一部分的示意性垂直横截面图，用于说明根据实施例的制造半导体器件的方法，该实施例包括将杂质注入到半导体衬底的矩阵区段的肋侧壁区段中。
图5B是在杂质扩散到外延区域的侧部边缘区段中之后的图5A的半导体衬底部分的示意性垂直横截面图。
图6A是半导体衬底的一部分的示意性垂直横截面图，用于说明根据实施例的制造半导体器件的方法，该实施例包括将掺杂物从矩阵区段扩散到外延区域中。
图6B是在将半导体器件的半导体主体形成在外延区域中之后的图6A的半导体衬底部分的示意性垂直横截面图。
图6C是从图6B的半导体衬底通过去除整个矩阵区段的分离工艺而获得的半导体主体的示意性垂直横截面图。
图6D是从图6B的半导体衬底通过选择性去除矩阵区段的中心部分的分离工艺而获得的半导体主体的示意性垂直横截面图。
图7A是半导体衬底的一部分的示意性垂直横截面图，用于说明根据实施例的制造半导体器件的方法，该实施例包括在矩阵区段的肋侧壁区段中形成半导体器件的侧部主体部分。
图7B是在形成包括主要主体部分和侧部主体部分的外延区域之后的图7A的半导体衬底部分的示意性垂直横截面图。
图8A是半导体衬底的一部分的示意性垂直横截面图，用于说明根据实施例的制造半导体器件的方法，该方法包括增加半导体衬底的矩阵区段中的孔隙率。
图8B是通过选择性地去除多孔矩阵区段而获得的半导体主体的示意性垂直横截面图。
图9A是在穿过外延槽的底部注入杂质之后的半导体衬底部分的示意性平面图，用于说明通过使用用于分离工艺的矩阵区段中的增加的孔隙率来制造半导体器件的方法。
图9B是图9A的半导体衬底部分的示意性垂直横截面图。
图9C是在增加矩阵区段的孔隙率之后的图9B的半导体衬底部分的示意性垂直横截面图。
图9D是在外延工艺之后的图9C的半导体衬底部分的示意性垂直横截面图。
图9E是在形成前侧金属化层之后的图9D的半导体衬底部分的示意性垂直横截面图。
图9F是在将研磨带附接在半导体衬底的前侧之后的图9E的半导体衬底部分的示意性垂直横截面图。
图9G是在从后面减薄半导体衬底之后的图9F的半导体衬底部分的示意性垂直横截面图。
图9H是从图9G的半导体衬底部分通过选择性地去除矩阵区段而获得的半导体管芯复合物的示意性垂直横截面图。
图9I是在将第二金属化层形成在后侧之后的图9H的半导体管芯复合物的示意性垂直横截面图。
图9J是在去除牺牲材料之后的图9I的半导体管芯复合物的示意性垂直横截面图。
图10A是在增加孔隙率之后的半导体衬底部分的示意性垂直横截面图，用于说明根据实施例的制造半导体器件的方法，该方法在肋侧壁区段中选择性地增加孔隙率。
图10B是在外延工艺之后的图10A的半导体衬底部分的示意性垂直横截面图。
图11A是在将多孔层形成在外延槽下方之后的半导体衬底部分的示意性垂直横截面图，用于说明根据实施例的制造半导体器件的方法，该方法利用用于从连续的基底衬底分离半导体主体的增加的孔隙率。
图11B是在通过外延工艺将外延区域形成在外延槽中之后的图11A的半导体衬底部分的示意性垂直横截面图。
图12A是在将水平n型区域形成在外延沟槽下方之后的半导体衬底的示意性垂直横截面图，用于说明根据使用电化学蚀刻的实施例的制造半导体器件的方法。
图12B是在将外延区域形成在外延槽中之后的图12A的半导体衬底的示意性垂直横截面图。
图12C是在形成后侧掩模之后的图12B的半导体衬底的示意性垂直横截面图。
图12D是在使用后侧掩模作为蚀刻掩模的电化学蚀刻期间的图12C的半导体衬底的示意性垂直横截面图。
图13A是在选择性地去除半导体衬底的多孔矩阵区段之后的半导体管芯复合物的示意性垂直横截面图，用于说明根据涉及DBG(分割在研磨之前)工艺的实施例的制造半导体器件的方法。
图13B是在将研磨带附接在前侧之后的图13A的半导体管芯复合物的示意性垂直横截面图。
图13C是在将第二金属化层形成在背面上之后的图13B的半导体管芯复合物的示意性垂直横截面图。
图13D是在去除牺牲材料之后的图13C的半导体管芯复合物的示意性垂直横截面图。
图14A是半导体衬底部分的示意性平面图，用于说明根据实施例的制造半导体器件的方法，该方法涉及形成外延槽和栅格状(grid-like)的分离沟槽。
图14B是图14A的半导体衬底部分的示意性垂直横截面图。
图14C是在掩蔽分离沟槽之后的图14B的半导体衬底部分的示意性垂直横截面图。
图14D是在外延工艺之后的图14C的半导体衬底部分的示意性垂直横截面图。
图14E是在形成第一金属化层之后的图14D的半导体衬底部分的示意性垂直横截面图。
图14F是在分割之后的图14E的半导体衬底部分的示意性垂直横截面图。
图15A是在形成沟道停止层之后的半导体衬底的一部分的示意性垂直横截面图，用于说明根据实施例的制造半导体器件的方法，该方法包括阳极/主体阱的外延生长。
图15B是在形成外延槽和分割凹槽之后的图15A的半导体衬底部分的示意性垂直横截面图。
图15C是在将外延区域形成在外延槽中之后的图15B的半导体衬底部分的示意性垂直横截面图。
图15D是从图15C的半导体衬底部分获得的半导体器件的半导体主体的示意性垂直横截面图。
图16A是根据实施例的包括均匀宽度的侧部结构的半导体器件的示意性垂直横截面图。
图16B是根据实施例的包括宽度随着到前侧的距离的增加而增加的侧部结构的半导体器件的示意性垂直横截面图。
图17A是根据涉及在后侧倒角的半导体主体的实施例的具有均匀宽度的侧部结构的半导体器件的示意性垂直横截面图。
图17B是根据涉及在后侧倒角的半导体主体的另一实施例的半导体器件的示意性垂直横截面图，该半导体器件具有宽度随着到第一表面的距离的增加而增加的侧部结构。
图18A是根据实施例的功率半导体二极管的示意性垂直横截面图，该功率半导体二极管具有均匀宽度的侧部结构并且包含非掺杂杂质。
图18B是根据另一实施例的功率半导体二极管的示意性垂直横截面图，该功率半导体二极管具有宽度随着到前侧的距离的增加而增加的并且包含非掺杂杂质的侧部结构。
图19A是根据实施例的IGFET的示意性垂直横截面图，该IGFET具有均匀宽度的且包含掺杂物的侧部结构。
图19B是根据另一实施例的IGFET的示意性垂直横截面图，该IGFET具有宽度随着到前侧的距离的增加而增加并且包含掺杂物的侧部结构。
图20A是根据实施例的IGBT的示意性垂直横截面图，该IGBT具有均匀宽度的且包含掺杂物的侧部结构。
图20B是根据另一实施例的具有侧部结构的IGBT的示意性垂直横截面图，所述侧部结构的宽度随着到前侧的距离的增加而增加并且包含掺杂物。
图21A是根据实施例的晶闸管的示意性垂直横截面图，该晶闸管具有均匀宽度的且包含掺杂物的侧部结构。
图21B是根据另一实施例的晶闸管的示意性垂直横截面图，该晶闸管具有宽度随着到前侧的距离的增加而增加并且包含掺杂物的侧部结构。
具体实施方式
在下面的具体实施方式部分中，参考附图，附图构成具体实施方式的一部分，并且其中通过图示的方式示出了可以实现实施例的具体实施例。应该理解的是，在不脱离本公开内容的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑改变。例如，针对一个实施例示出或描述的特征可以用在其他实施例上或与其他实施例结合使用，以产生又一个实施例。意图是本公开内容包括这样的修改和变化。使用具体的语言来描述示例，其不应被解释为限制所附权利要求的范围。附图没有按比例缩放，仅用于说明目的。如果没有另外说明，相应的元件在不同附图中用相同的附图标记表示。
术语“具有”、“含有”、“包含”、“包括”等是开放的，并且这些术语表示存在所述的结构、元件或特征，但是不排除存在附加的元件或特征。除非上下文另外明确指出，否则冠词“一”，“一个”和“该”旨在包括复数以及单数。
术语“电连接”描述了电连接元件之间的永久的低欧姆连接，例如，相关元件之间的直接接触或通过金属和/或重掺杂半导体的低欧姆连接。术语“电耦合”包括可以在电耦合的元件之间提供适于信号传输的一个或多个中间元件，例如可控制以临时提供处于第一状态的低欧姆连接和处于第二状态的高欧姆电去耦的元件。
附图通过在掺杂类型“n”或“p”旁边标明“-”或“+”来说明相对掺杂浓度。例如，“n-”是指掺杂浓度低于“n”掺杂区域的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。
图1A至图1D示出了外延槽705中的半导体器件的整个半导体主体或半导体主体的至少主要部分的形成，外延槽705是形成在平坦半导体衬底700的处理表面701中的腔室。平行于处理表面701的方向是水平方向。处理表面701的法线定义了垂直方向。
半导体衬底700可以是例如通过从单晶锭锯切而获得的切片。例如，半导体衬底700是由诸如硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)或AIIIBV半导体的晶体材料形成的半导体晶片。半导体衬底700可具有150mm、200mm、300mm或450mm的直径以及从400μm至800μm范围内的厚度。根据实施例，半导体衬底700是由从来自非单晶源材料的棒的熔化区拉制的晶棒获得的Fz：Si(浮区熔化硅)晶片，通过对在切克劳斯基(Czochralski)工艺中从熔炉中的熔体拉制的单晶锭进行锯切而获得的Cz：Si(切克劳斯基硅)晶片，或通过由磁场支撑的切克劳斯基工艺获得的m-Cz：Si(MCZ)晶片，或者碳化硅晶片。典型地，用于形成晶体硅的各种工艺显示出特征性的杂质特征(signature)。例如，Cz：Si晶片所包含的氧和碳比Fz：Si晶片多。
通过使用利用光刻法构图的掩模，形成外延槽705，该外延槽705从半导体衬底700的前侧处的处理表面701延伸到半导体衬底700中，其中外延槽705是具有处于相同数量级的两个正交水平尺寸的腔室。
形成外延槽705可以包括主蚀刻工艺和一个或多个辅助工艺。主蚀刻工艺可以是：干法蚀刻，例如Bosch工艺或TCP(变压器耦合等离子体)工艺；或湿法蚀刻工艺，例如各向同性或各向异性蚀刻。例如，各向异性湿法蚀刻使用包含碱性离子的溶液，诸如氢氧化钠(NaOH)水溶液或氢氧化钾(KOH)水溶液，其可以包含其它的添加剂。
形成外延槽705还可以包括用于在主蚀刻之后对外延槽705的侧壁表面平滑化的辅助工艺。辅助工艺可以包括：在包含氢气(H2)或氨气(NH3)的气氛中的加热处理，以便沿着主晶面重新布置在侧壁处暴露的半导体原子；或者在含氧气的气氛中的加热处理，以便生长在辅助蚀刻中去除的牺牲氧化物。
图1A示出从处理表面701延伸到半导体衬底700中的多个外延槽705。外延槽705之间的未蚀刻的半导体衬底700的肋形成矩阵区段710，该矩阵区段710在平行于处理表面701的水平方向上将外延槽705彼此分隔开。半导体衬底700的未构图的连续基底部分720从外延槽705的底部706延伸到半导体衬底700的背面上的支撑表面，其中支撑表面平行于处理表面701。
矩阵区段710可以形成具有以行和列布置的矩形外延槽705的规则正交栅格。根据其它实施例，相邻行的外延槽705可以彼此移位。
平行于处理表面701的外延槽705的水平横截面积可以在0.2mm2至4cm2的范围内，例如在0.5mm2至4cm2的范围内，或者例如在0.8mm2到2cm2的范围内。水平面内的槽长度l1可以在0.5mm至2cm的范围内，水平面内且与槽长度l1正交的槽宽度w1可以在0.5mm至2cm的范围内。与处理表面701正交的垂直方向上的槽深度v1可以在5μm至200μm的范围内，例如在40μm至140μm的范围内。
对于平行于槽长度l1延伸的第一肋和对于平行于槽宽度w1延伸的第二肋而言，矩阵区段710的肋的肋宽度w3可以是相同的。肋宽度w3在30μm至500μm的范围内，例如在50μm至200μm的范围内。
矩阵区段710的肋侧壁711可以是完全垂直的。在各向异性湿法蚀刻之后，肋侧壁711可以具有倾斜角α≥90°，使得外延槽705随着到处理表面701的距离的增加而逐渐变小，其中倾斜角α可以小于95°，例如小于92°。Bosch工艺可能导致倾斜角α<90°，其中倾斜角α可以是α>85°，例如α>88°。
根据另一实施例，直接邻接处理表面701的肋侧壁711的第一区段可以是垂直的，并且直接邻接外延槽705的底部706的第二区段可以具有倾斜角α>90°，使得沿着底部706的外延槽705的边缘被倒角。
晶体的第一半导体材料形成整个矩阵区段710或从处理表面701到外延槽705的底部706沿着肋侧壁711延伸的至少肋侧壁区段。第一半导体材料由形成晶格的原子、晶格点处杂质的类型和浓度、间隙杂质的类型和浓度以及晶格的孔隙率的程度来限定。形成晶体的原子可以包括硅、碳化硅和/或锗原子。晶格点处的杂质可以是典型的掺杂物原子，例如硼、镓、铝、砷、磷、硒和/或硫原子。其他杂质如氧、氮、碳和/或重金属原子可以是替代的、间隙的或两者。孔隙率由晶格中空隙总体积占晶格总体积的比例来限定，并且具有0％和95％之间的值。
第一半导体材料可以是半导体衬底700的初始材料。例如，第一半导体材料是具有Cz：Si或MCZ材料的典型杂质特征且孔隙率小于0.1％的Cz：Si。根据其它实施例，第一半导体材料通过在形成外延槽705之前或之后对初始材料进行预处理来限定。例如，杂质可以在形成外延槽705之后沿着肋侧壁711扩散或注入到至少肋侧壁区段中。
晶体的第二半导体材料的外延区域760形成在图1A的外延槽705中，其中第二半导体材料的基底材料的晶格与基底区段720和第一半导体材料的基底材料的晶格匹配，使得晶体的第二半导体材料与晶体的基底区段720和第一半导体材料配准(in registry)生长。
例如，外延工艺提供沉积在底部706和肋侧壁711上的第二半导体材料的原子，其中第二半导体材料的原子接续并延续基底区段720的晶格。沉积的第二半导体材料可以被均匀地掺杂(例如，轻n掺杂)，可以具有沿垂直方向的掺杂梯度，或者可以具有有着不同的平均掺杂浓度的水平层的分层结构。
可以通过外延掩模抑制在矩阵区段710的肋的顶部上的第二半导体材料的沉积，该外延掩模可以由限定图1A的外延槽705的蚀刻掩模形成。形成外延区域760可以进一步包括抛光工艺，该抛光工艺在外延区域760的前侧处留下平坦表面761，并且可以停止在外延掩模的顶部或者靠近外延掩模的顶部，在矩阵区段710的肋的顶部与外延掩模的顶部之间，在矩阵区段710的顶部上或在外延掩模下方。
在图1B中，外延区域760完全填充图1A的外延槽705。
形成外延区域760的晶体的第二半导体材料与至少形成矩阵区段710的侧壁区段的第一半导体材料的差异在于仅包含在第一半导体材料和第二半导体材料中的一个中的至少一种杂质，和/或在于在第一半导体材料和第二半导体材料两者中所包含的至少一种杂质类型的平均浓度相差至少2倍、或甚至5倍或甚至10倍或甚至100倍或甚至1000倍，或者在于孔隙率相差至少5％，例如至少10％或至少50％，例如至少90％。对于碳化硅材料的情况，第二材料的缺陷密度可以不同，所述缺陷例如基面位错、螺旋刃型位错或堆垛层错。
第一半导体材料和第二半导体材料具有一种或多种相同的主要成分。例如，第一半导体材料和第二半导体材料两者都包含作为仅有的主要成分的硅(Si)或锗(Ge)。根据另一实施例，第一半导体材料和第二半导体材料两者都包含作为仅有的主要成分的硅(Si)和碳(C)，其中硅和碳原子形成SiC晶格，例如六方晶格。
例如，矩阵区段710和外延区域760包含相同类型但浓度相差至少一个或两个数量级的掺杂物。可选地或另外地，矩阵区段710中的某些杂质(例如氧、氮、碳或重金属原子)的平均浓度可以与外延区域760中的相同杂质的平均浓度相差至少一个数量级，例如，相差两个数量级。可选地或另外地，矩阵区段710或矩阵区段710的至少部分的孔隙率可以明显较高。例如，第二半导体材料的孔隙率为至多0.1％，第一半导体材料的孔隙率为至少5％、至少20％或至少50％。
在每个外延区域760中，形成半导体器件的整个半导体主体100或者半导体主体100的至少主要部分。用于形成半导体主体100的工艺取决于从半导体衬底700获得的目标半导体器件的类型。半导体器件可以是功率半导体器件，例如功率半导体二极管、晶闸管、IGFET，例如，功率MOSFET或IGBT，其中IGFET和IGBT包括并联电连接的多个相同的晶体管单元。举例来说，半导体器件可以进一步包括LV(低电压)部分，其包括用于短路保护的接口逻辑单元和控制电路。半导体主体100的形成可以包括一系列沉积、蚀刻、注入和构图工艺。
图1C以举例的方式示出了其中形成垂直功率半导体器件的半导体主体100的至少主要部分的外延区域760，其中在垂直功率半导体器件中，负载电流从前侧流向后侧或反之亦然。每个半导体主体100包括有源区域610，该有源区域610可以包含半导体二极管的阳极区域或IGFET、功率MOSFET或IGBT中的有源晶体管单元TC。阳极/主体阱120形成与轻掺杂漂移区131的第一pn结pn1，并且可以形成半导体二极管的阳极区域或晶体管单元TC的主体区域。边缘区域690横向地包围有源区域610，其中边缘区域690可以包含诸如场环、场板和横向掺杂的变化的结终端。外延区域760的平坦表面761在半导体主体100的前侧形成第一表面101。
然后，沿着与矩阵区段710的肋平行延伸的分割道730，通过分割或分离工艺将半导体主体100与半导体衬底700分离。在分割道730中，可以包括锯切、切割、蚀刻或其任何组合的分离工艺消耗半导体衬底700的材料。分割道730的切口宽度w4可以窄于、等于或宽于肋宽度w3。
分离工艺可以包括机械地锯切穿过矩阵区段710的肋，通过使用激光束垂直切割穿过肋，蚀刻矩阵区段710的整个肋，或者蚀刻矩阵区段710的直接邻接半导体主体100的至少侧壁区段。蚀刻工艺可以利用第一半导体材料和第二半导体材料的不同材料特性。例如，第二半导体材料的较高孔隙率可用于相对于半导体主体100选择性地去除矩阵区段710的肋和/或沿着多孔的肋使半导体衬底700断裂。分离工艺还可以包括在形成分割道730之前或之后去除基底区段720，其中半导体主体100的第二表面102被暴露。在去除基底区段720之后，可以将注入、沉积和构图以及激光退火工艺施加到暴露的第二表面102以形成掺杂的水平电极/发射极层139，这可以实现背侧发射极或漏极区域。
图1D示出了通过分离工艺从图1C的半导体衬底700获得的半导体主体100中的一个。可以是背侧发射极或漏极区的掺杂电极/发射极层139可以在第二表面102暴露之后沿着第二表面102形成。侧部表面103连接第一表面101和第二表面102。半导体主体100可以排他性地包括图1C的外延区域760的至少一部分，或者至多包括整个半导体主体100，或者除了外延区域760之外，包括基底区段720的邻接区段和/或作为边缘区域690的一部分的图1C的矩阵区段710的肋的邻接区段。器件长度l2可以等于图1A的槽长度l1，或者可以超过槽长度l1至多50％，例如至多10％。器件宽度w2可以等于图1A的槽宽度w1，或者可以超过槽宽度w1至多50％，例如至多10％。半导体主体100的垂直延伸v2可以等于图1A的槽深度v1，或超过槽深度v1至多50％。
半导体衬底700可以是相对成本划算的衬底。例如，Cz：Si晶片比具有相同直径的Fz：Si晶片便宜，其代价为较高的诸如氧、氮和/或碳的杂质的含量。相比之下，第二半导体材料具有相对较高的质量，例如具有显着较低的诸如氧、氮和/或碳的杂质的含量。因此，该方法便于将半导体器件的半导体材料的质量与衬底的半导体材料的质量解除关联。直径为200mm、300mm或以上的Cz：Si晶片可以用来以有效的方式制造具有比Cz：Si材料低的氧和碳含量的半导体器件。
另外，外延区域760和矩阵区段710中的晶体的第一半导体材料和第二半导体材料的杂质含量和/或孔隙率的差异可用于沿着半导体主体100的整个垂直延伸修改边缘区域690，而无需复杂的掩蔽，并且无需前侧和/或后侧上的长扩散工艺。可替代地或另外地，半导体主体100与半导体衬底700的分离可以以较低的工艺复杂度并且以对半导体主体100的晶体质量的减小的影响来执行。
图2A到图2L涉及根据实施例的图1A至图1D的工艺的细节，该实施例使用各向异性湿法蚀刻工艺，以在半导体衬底中形成外延槽。
掩模层被沉积在半导体衬底700的处理表面701上并且被通过光刻法构图以形成具有掩模开口415的蚀刻掩模410。
图2A和图2B示出了半导体衬底700的处理表面701上的蚀刻掩模410。半导体衬底700可以是Fz：Si晶片或Cz：Si晶片，其中处理表面701可以是{001}晶面。
蚀刻掩模410可以包括一个单层，或者可以是包括两个或更多个层的层叠置体，所述两个或更多个层例如热氧化物层，由LPCVD(低压化学气相沉积)形成的氮化硅层，a-C：H(无定形碳氢)，DLC(类金刚石碳)或SiC(碳化硅)。
掩模开口415可以是矩形，例如正方形，其中掩模开口415的凹形拐角可以包括凹形拐角补偿特征412。掩模开口415的侧壁可以平行于<010>晶体方向并且平行于<0-10>晶体方向。如下列的图1A和图2D所示，选择掩模开口415的开口长度l5和开口宽度w5以及蚀刻掩模410的肋部分411的掩模肋宽度w6以实现目标槽长度l1和目标槽宽度w1。
蚀刻工艺可以包括利用各向同性成分的湿法蚀刻，该湿法蚀刻以特定程度对蚀刻掩模410进行底切。高度各向同性的蚀刻可以对蚀刻掩模底切约槽深度v1的一半，使得l5超过l1达v1，并且w5超过w1达v1。
根据实施例，蚀刻工艺包括以不同的速率使不同的晶面凹陷的各向异性、取决于晶体取向的湿法蚀刻。例如，可以通过掩模开口415使碱性溶液(例如NaOH碱性水溶液或KOH碱性水溶液)与半导体衬底700接触，其中选择碱性溶液的温度和浓度以实现垂直侧壁。例如，在75℃的温度下施加浓度为25重量％的KOH碱性溶液。
图2C和图2D示出了从各向异性湿法蚀刻获得的外延槽705。在足够高的浓度和足够低的温度下，湿法蚀刻暴露垂直于处理表面701的{100}晶面。在处理表面701处于{001}晶面中的情况下，合适的匹配拐角补偿特征412可在一定程度上抑制在外延槽705的拐角中的{111}晶面的形成。
根据其他实施例，可以控制蚀刻使得外延槽705的上部第一区段是垂直{100}晶面，而下部第二区段是相对于外延槽705的底部706具有倾斜角度α>90°(例如约135°)的{110}晶面。{111}晶面可以形成在下部第二区段的拐角处并且可以连接相邻的{110}晶面。为了形成拐角中的{111}晶面，可以省略拐角补偿特征412。
蚀刻掩模410的被外延槽705底切的部分，例如拐角补偿特征412可被去除。例如，进一步的湿法蚀刻可以相对于半导体衬底700选择性地去除蚀刻掩模410的底切材料以形成外延掩模420。
图2E和图2F示出了外延掩模420，其没有被外延沟槽705底切的部分而具有肋421，该肋421可以具有与图2A的肋部分411相同的宽度。在湿法蚀刻底切外延掩模420的情况下，肋421可以比图2A的肋部分411窄。根据另一实施例，可以完全去除蚀刻掩模410。
在外延槽705之间的半导体衬底700的肋形成矩阵区段710，而半导体衬底700的在外延槽705下面的部分形成半导体衬底700的基底部分720。矩阵区段710的至少肋侧壁区段的第一半导体材料由半导体衬底700的基底材料(例如Cz：Si)来限定或通过改变至少肋侧壁区段的孔隙率和/或至少一种杂质的浓度的预处理来限定。
在图2G和图2H中，包括肋421的外延掩模420抑制了在图2F的外延槽705填充晶体的第二半导体材料750的外延工艺期间在矩阵区段710的肋的顶部上沉积第二半导体材料750。第二半导体材料750的晶格与半导体衬底700的晶格配准生长，并与矩阵区段710的肋中的第一半导体材料在以下方面相互区别：诸如受主、施主、氧、氮、碳和/或重金属等杂质的存在或浓度，和/或在孔隙率方面相互区别。
所得到的第二半导体材料750的外延表面751在去除外延掩模420之后被平坦化，或者在图2H的外延掩模420仍然存在于矩阵区段710上的情况下被平坦化。在所示实施例中，在对外延表面751进行平坦化之前，例如通过选择性湿法蚀刻工艺去除外延掩模420。
图2I和图2J示出半导体衬底700，其中第二半导体材料750的区段由半导体衬底700的暴露的矩阵区段710的肋分隔开。
研磨和/或CMP(化学机械抛光)将外延表面751至少平坦化到在矩阵区段710的肋的顶部上的处理表面701。
图2K示出了平坦化的半导体衬底700，其中在矩阵区段710的肋之间的第二半导体材料750的区段形成具有平坦表面761的外延区域760。在外延区域760中，通过一系列注入、蚀刻、沉积和构图工艺形成半导体器件的半导电、绝缘和导电结构。
分离工艺沿着分割道730将完全形成或主要形成在图2K的外延区域760中的半导体主体100与半导体衬底700分离。
图2L示出了在矩阵区段710的肋内延伸的分割道730。分离工艺包括对半导体衬底700的基底区段720进行减薄或将基底区段720的至少一部剥离的工艺。在示出的示例中，每个半导体主体100包括一个外延区域760以及矩阵区段710的直接邻接的肋侧壁区段712。
图3A至图3D涉及使用外延掩模420来控制外延表面751的平坦化工艺的实施例。
从如图2E和图2F所示的外延掩模420开始，控制外延工艺，使得第二半导体材料750至少部分地生长超过外延掩模420，并且使得外延表面751在外延掩模420的上边缘之上。
图3A和图3B示出了填充图2F的外延槽705并将外延掩模420嵌入的外延第二半导体材料750。研磨和/或抛光工艺可使用外延掩模420的暴露来控制研磨和抛光工艺的结束。
如图3C和图3D所示，外延掩模420的暴露的肋421可以改善整个半导体衬底700上的外延区域760的平坦表面761的整体平坦度和均匀性。
可以使用矩阵区段的肋中的晶体的第一半导体材料与通过外延工艺而在外延槽中生长的第二半导体材料之间的有关杂质含量和形态(例如孔隙率)的差异，来沿着横跨侧部表面的整个垂直延伸的侧部表面对半导体主体的区段进行构图。例如，可以使用第一半导体材料和第二半导体材料中的特定杂质的浓度差来将杂质从矩阵区段的肋穿过侧部表面扩散到外延区域中或者反之亦然，其中杂质局部地改变电特性，例如直接邻接矩阵区段的肋的外延区域的外边缘区段的或在直接邻接外延区域的矩阵区段的肋的侧部部分中的净掺杂浓度、导电类型或电荷载流子寿命和/或机械强度，其中肋的侧部部分或侧部部分的至少一部分可以获得其余部分包括外延区域的半导体主体的部分。
图4A和图4B涉及杂质从矩阵区段710的至少肋向外扩散到外延区域760中。如上所述，在半导体衬底700中形成外延槽705。
图4A示出了包含杂质的第一半导体材料的矩阵区段710的肋，其中肋将相邻的外延槽705分隔开。矩阵区段710的第一半导体材料可以与基底区段720的材料相同。例如，半导体衬底700是具有相对高氧含量、高氮含量和/或高碳含量的Cz：Si晶片。
在与处理表面701平行的横向横截面中，杂质的第一水平浓度分布(profile)771例如显示出在矩阵区段710的肋内具有平均值N1的近似均匀的分布(distribution)。或者，对于杂质已经被注入并向内扩散到肋的侧壁中的情况而言分布可以是类高斯分布，或者对于杂质已经从气相被向内扩散到侧壁中的情况而言分布可以表现出类余误差函数(erfc(x))分布。
第二半导体材料通过外延工艺在图4A的外延槽705中生长，并且被平坦化以形成外延区域760。在沉积的第二半导体材料中，杂质的平均浓度N2明显比矩阵区段710中低，例如低至少一个或至少两个数量级。
在外延生长期间和/或在外延生长之后施加的加热处理期间，杂质水平地从矩阵区段710的肋向外扩散到外延区域760的侧部边缘区段769中。加热处理可以是排他地目的在于使杂质从矩阵区段710的肋向外扩散到侧部边缘区段769中的专用加热处理，或者可以是在外延区域760中的半导体器件的半导体主体的形成期间使用的加热处理。在加热处理之后，杂质的第二水平浓度分布772包括例如以矩阵区段710的肋为中心并横向地扩展到侧部边缘区段769中的高斯分布。除了在外延工艺期间发生的扩散之外，水平掺杂物分布沿着外延区域760的整个垂直延伸、在外延区域760的平坦表面761与底部表面762之间基本相同。
杂质也可以从基底区段720穿过外延区域760的底部表面762扩散。穿过底部表面762的扩散可以通过底部表面762的钝化，例如通过在图4A的外延槽的底部706处的钝化层的选择性形成来抑制。直接邻接底部表面762并且包含向内扩散的杂质的外延区域760的下部可以成为从其余的外延区域760获得的半导体主体的一部分。或者，从后面进行的研磨工艺可去除外延区域760的受穿过外延区域760的底部表面762的扩散影响的部分。
矩阵区段710的肋中的第一半导体材料与外延槽705中形成的第二半导体材料之间的杂质含量的差异可能源于原始半导体衬底700的特性或者至少矩阵区段710的预处理。预处理可以包括通过从气相向外扩散或通过一个或多个注入、从来自沿着矩阵区段710的至少肋侧壁711临时沉积的固体杂质源的杂质向外扩散。
图5A至图5B涉及将例如施主、受主、氧、碳、氮或重金属原子的杂质引入矩阵区段710的肋侧壁区段712中。
例如，在外延掩模420覆盖矩阵区段710的肋的顶表面的情况下注入杂质，其中注入束向垂直方向倾斜并且杂质被选择性地注入到矩阵区段710的肋侧壁区段712中。所注入杂质的第三水平浓度分布773包括在肋侧壁711处或附近的最大值。在每个肋内，注入的肋侧壁区段712可以彼此分隔开。
在第二半导体材料的外延生长期间和/或之后，所注入的杂质从肋侧壁区段712向外扩散到外延区域760的侧部边缘区段769中。例如，半导体衬底700可以是Fz：Si晶片，其中氧浓度相对低，且注入的杂质是氧原子。
图5B示出了包含从矩阵区段710扩散出来的杂质的侧部边缘区段769。扩散的杂质的第四水平浓度分布774可以示出矩阵区段710的每个肋的两个交叠的高斯分布。
图6A至图6D涉及在半导体器件的半导体主体的边缘区域中形成垂直p掺杂区域。
根据图6A，如上所述的半导体衬底700的至少一个矩阵区段710包括显著的含量的掺杂物，例如受主原子。受主含量可以由用作半导体衬底700的初始材料给出，所述初始材料可以是重掺杂的p型Cz：Si晶片，或者可以在预处理中增加，例如通过在形成外延槽705之前或之后注入受主离子。
外延工艺在图6A的外延槽705中形成轻掺杂的n型外延区域760。然后形成半导体器件的半导体主体100，其中通过一系列的注入、蚀刻、沉积和构图工艺，主要地或完全地在外延区域760中的一个中形成每个半导体主体100。
如图6B所示，半导体主体100的形成可以包括在外延区域760的平坦表面761与由最初沉积的外延材料形成的轻掺杂的n型漂移区131之间形成p型阳极/主体阱120。阳极/主体阱120可以形成IGBT的晶体管单元的主体区域，或者在半导体主体100是晶闸管的半导体主体的情况下，阳极/主体阱120可以将另外的n型阱110与漂移区131分开。与阳极/主体阱120间隔开的p型边缘区域129可以沿着平坦表面761包围阳极/主体阱120。
在外延工艺期间或在外延工艺之后施加的加热处理期间，受主原子从矩阵区段710向外穿过外延区域760的侧部表面763扩散出去。另外，受主原子可以从半导体衬底700的基底区段720穿过外延区域760的底部表面762扩散到外延区域760内。
穿过侧部表面763扩散的受主原子可以沿着侧部表面763形成垂直p型区域134。穿过外延区域760的底部表面762扩散的受主原子可以形成水平电极/发射极层139，或者可以至少有助于形成水平电极/发射极层139。
在去除基底区段720之后，可以将进一步的工艺应用于主要或完全由外延区域760形成的半导体主体100的后侧。例如，从后面进一步注入可以增加水平电极/发射极层139中的掺杂浓度。
分离工艺可以限定半导体主体100，使得半导体主体100排他性地包括沉积在图6A的外延槽705中的第二半导体材料，或者使得半导体主体100还包括半导体衬底700的基底区段720的邻接部分、矩阵区段710的肋侧壁区段712，或两者。
在图6C中，半导体主体100排他性地包括图6B的外延区域760。垂直p型区域134沿着侧部表面103将周边p型边缘区域129与水平电极/发射极层139连接，该侧部表面103与图6B的外延区域760的侧部表面763重合。垂直p型区域134例如能够实现具有反向阻断能力的IGBT。
在图6D中，分离工艺留下半导体主体100，其包括基于矩阵区段710的第一半导体材料的侧部主体部分109以及基底区段720的基底部分104。主要主体部分105对应于一个外延区域760。
水平电极/发射极层139可以排他性地由基底部分104形成，可以排他性地通过从基底区段720向内扩散形成(如图6C所示)，或者可以是如图6D所示的两者的组合。在水平电极/发射极层139由基底部分104形成的情况下，电极/发射极层139中的氧浓度超过主要主体部分105中的氧浓度至少一个或两个数量级。
垂直p型区域134可以排他性地由矩阵区段的肋部侧壁区段形成，可以排他性地由穿过外延区域760的侧部表面763的扩散形成(如图6C所示)，或者可以是如图6D所示的两者的组合。在垂直p型区域134由矩阵区段的肋侧壁区段形成的情况下，垂直p型区域134中的氧浓度超过主要主体部分105中的氧浓度至少一个或两个数量级。
图7A和图7B涉及侧部n型场停止部的形成。
图7A中所示的半导体衬底700可以是Cz：Si晶片，其可以是近似本征的、n型的或p型的。如上所述，形成外延槽705。
施主原子，例如砷、磷、硫或硒原子至少被注入到矩阵区段710的肋侧壁区段712中，其中矩阵区段710的顶表面可以被暴露或可以被限定外延槽705的蚀刻掩膜的残余物覆盖。在倾斜注入的情况下，外延槽705的底部706可以被矩阵区段710的肋遮蔽。根据其他实施例，施主原子也穿过外延槽705的底部706来注入。没有注入的施主原子的中央肋区段715可将注入的肋侧壁区段712分隔开。
外延工艺在图7A的外延槽705中形成包括轻n型漂移区131的外延区760，其中先前注入到矩阵区段710中的n型掺杂物可以穿过外延区域760的侧部表面763部分地扩散到外延区域760的侧部边缘区段769内。
将半导体主体100与半导体衬底700分离的分离工艺限定半导体主体100的侧部表面103。
图7B涉及实施例，其中分离工艺仅去除矩阵区段710的中央肋区段715，并且每个半导体主体100包括基于第一半导体材料的周边侧部主体部分109，其中侧部主体部分109包围来自第二半导体材料的矩形(例如正方形)主要主体部分105。垂直场停止部135包括形成在图7A的肋侧壁区段712中的第一部分，并且可以包括通过向外扩散到外延区域760的侧部边缘区段769中而形成的第二部分。
根据另一实施例，分离工艺可以去除整个矩阵区段710，使得半导体主体100的侧部表面103与外延区域760的侧部表面763重合，并且垂直场停止部135排他性地通过从图7A的肋侧壁区段712向外扩散而形成。在由半导体主体100获得的半导体器件的操作中，垂直场停止部135阻止横向电场到达半导体主体100的侧部表面103。
在也有效地实现了穿过外延槽705的底部706的注入的情况下，水平场停止层的一部分可以形成在基底区段720中，或者通过从包括注入的掺杂物的牺牲层向外扩散形成。如果衬底具有足够高的施主浓度，那么这些施主原子也可以用于横向地向外扩散到半导体衬底700中，由此在矩阵区段710中的该向外扩散的n型层以及可选地还有施主原子可以用作侧部沟道停止器(stopper)。
图8A到图8B涉及将孔隙率增加的区域用于分离工艺的实施例。
在如上所述形成外延槽705之后和在外延槽705中的外延工艺之前，在晶格中产生纳米级或微米级腔室的工艺增加了矩阵区段710的至少部分中的孔隙率。例如，含有氟(F)的溶液用于执行硅或碳化硅的阳极氧化。根据实施方案，溶液可以含有氢氟酸(HF)以及乙醇和乙酸中的至少一种。根据其他实施例，该溶液可以包括HF和二甲基甲酰胺，氢氟酸和乙腈的混合物。增加孔隙率的工艺可以包括用辐射(例如光)照射半导体衬底700以引起光化学反应，该光化学反应在p型半导体材料中选择性地增加孔隙率并且使n型半导体材料相当地不受影响。掩模层可覆盖半导体衬底700的水平部分，使得增加孔隙率的工艺仅在矩阵区段710中有效。
增加孔隙率的工艺产生多个腔室，例如台面孔和/或纳米孔，其中纳米孔的最大直径低于2nm，台面孔的直径在2nm和100nm之间。孔隙率是与矩阵区段710的整个体积相比的所有孔中的自由空间的分数，并且是0％和100％之间的值。虽然含有孔，但多孔晶体层仍然是晶体的并且适合作为用于外延生长的基底。
在图8A中，形成矩阵区段710的至少部分的第二半导体材料由至少5％，例如至少20％，例如至少50％的孔隙率限定。可选地，在外延沉积步骤之前将在含氢气氛中应用退火步骤。由于对矩阵的多孔侧壁的表面的平滑化，该退火可以促进外延工艺。
如上所述，外延区域760形成在图8A的外延槽705中。可以在去除图8A的半导体衬底700的基底区段720之前或之后施加分离工艺，该分离工艺相对于外延区域760的非多孔固体第二半导体材料选择性地去除矩阵区段710的多孔第一半导体材料。分离工艺可消耗分割道730中的半导体衬底700的材料。分割道730的横向宽度可以等于矩阵区段710的肋的肋宽度。分离工艺可以包括：选择性蚀刻，因为多孔硅可以被蚀刻得比非多孔硅快；或者结合热处理的利用氢的处理。将氢引入到多孔半导体中沿着平面重新分配(reallocate)孔，使得两个相邻半导体主体100之间的连接断裂或者可以容易地机械断裂而不影响沿着从半导体衬底700获得的半导体主体100的侧部表面103的晶体质量。
图9A至图9J涉及分离工艺的细节，该分离工艺使用多孔矩阵区段，以简化半导体主体与半导体衬底的分离，其中工艺通过选择性地仅对一种导电类型(例如，p型半导体材料)有效的光化学反应局部地增加半导体材料的孔隙率。
如上所述，外延槽705形成在半导体衬底700的处理表面701中。
图9A示出了从处理表面701延伸到半导体衬底700中的外延槽705。半导体衬底700可以是p掺杂的。外延槽705被布置成行和列，并且被半导体衬底700的矩阵区段710的肋分隔开。外延槽705的底部706暴露矩阵区段710的肋从其突出出来的连续的基底区段720的部分。外延掩模420可以覆盖形成矩阵区段710的肋的顶表面的处理表面701。
垂直注入可以穿过外延槽705的底部706在基底区段720的暴露部分中引入施主原子。注入局部地将导电类型从p型改变为n型，并形成与基底区段720的其余部分形成pn结的钝化区729。
图9B示出了沿着外延槽705的底部706的具有与矩阵区段710的导电类型相反的导电类型的钝化区域729。应用增加半导体晶格中的孔隙率的工艺。例如，应用包括HF的溶液来填充外延槽705。
如图9C所示，溶液选择性地在p型矩阵区段710中形成直径达200nm的孔707，并且使钝化区域729不受影响。钝化区域729是多孔的但是晶体的，使得沉积在外延槽705中的第二半导体材料750在底部706上和肋侧壁711上以高晶体质量生长。
图9D示出了部分地生长超过外延掩模420的第二半导体材料750。平坦化工艺使第二半导体材料750的外延表面751平坦化，以在图9C的每个外延槽705中形成具有平坦表面761的一个外延区域760。在每个外延区域760中，如上所述形成半导体器件的一个半导体主体100或一个半导体主体100的至少主要主体部分，其中平坦表面761限定半导体主体100的第一表面101。可以在半导体主体100的前侧形成层间电介质和通过层间电介质而与半导体主体100部分分离的第一金属化层360。
图9E示意性地示出了由半导体主体100的第一表面101限定的前侧处的第一金属化层360。举例来说，半导体主体100可以包括形成与主要结构130、晶体管单元和补偿结构形成第一pn结pn1的阳极/主体阱120。例如通过粘附在第一金属化层360上，刚性载体构件810(例如，研磨带)可逆地附接在半导体主体100的前侧。
在图9F中，载体构件810可以是玻璃载体。根据实施例，载体构件810包括刚性非拉伸膜，例如包括PET/LCP(聚对苯二甲酸乙二醇酯/液晶聚合物)基底膜812和可逆地将基底膜812粘附到第一金属化层360的辐射或热释放粘合膜811的临时结合粘合带。
从与载体构件810相对的半导体衬底700的背面开始，研磨工艺可去除基底区段720的一部分。例如，研磨轮从背面研磨半导体衬底700。
在检测到钝化区域729底部的pn结之后，研磨工艺可以停止。根据其他实施例，在用于钝化区域729的注入之前、之后或替代用于钝化区域729的注入，可以穿过外延槽705的底部706注入辅助材料(例如氧)，以形成用作研磨停止层的具有增大的机械强度的层。
图9G示出了通过研磨而暴露的钝化区域729。可以应用后侧处理，例如通过去除暴露的钝化区域729的一部分或者通过完全去除钝化区域729，来限定半导体主体100的与第一表面101相对的第二表面102。在钝化区域729中或在半导体主体100的通过外延区域760的底部可达到的部分中，另外的工艺可以形成另外的掺杂区域。
例如，可以通过相对于低孔隙率的半导体材料选择性地去除高孔隙率的半导体材料的蚀刻工艺来去除矩阵区段710的多孔第一半导体材料。或者，可以在矩阵区段710中的孔重新布置的合适温度下将氢引入到矩阵区段710中，并且矩阵区段710的肋的机械强度急剧下降。
图9H示出了在载体构件810上以行和列的矩阵状布置的半导体管芯590的复合物。每个半导体管芯590包括具有第一金属化层360的一个半导体主体100。钝化区域729的至少部分可以形成半导体主体100(例如，场停止层)或者如图所示的重掺杂电极/发射极139的掺杂区域。以这种方式，半导体管芯590通过不损害半导体主体100的侧部表面103的工艺来物理地分离。矩阵区段710的肋的去除留下暴露半导主体100的侧部表面103的分割凹槽735。分割凹槽735可以例如通过模版印刷工艺而被填充以牺牲材料820，第二金属化层371可以形成在半导体管芯590的背面上。
图9I示出覆盖牺牲材料820和半导体主体100的第二表面102的第二金属化层371。
构图工艺可以从第二金属化层371形成在半导体主体100上的包括第二电极结构的第二金属化层370。牺牲材料820以及如果适用，外延掩模420的残余物被去除。
图9J示出了包括附接在载体构件810上的隔离的半导体管芯590的半导体管芯复合物599。可拉伸的拾取带可以附接到第二金属化层370并且载体构件810可以从前侧去除。
在图10A中，替代增加矩阵区段710的肋的整个横截面中的孔隙率，预处理仅在肋侧壁区段712中沿着肋侧壁711增加孔隙率，其中中央肋区段715保持不受影响并且可具有与基底区段720相同的孔隙率。
图10B示出了可以部分地生长超过外延掩模420的第二半导体材料750。该工艺可以如图9E至图9J所示进行，其中中央肋区段715可在牺牲材料820填充图9H的分割凹槽735之前或之后被去除。
图11A至图11B涉及不仅在矩阵区段710中而且在基底区段720的处于外延槽705正下方的部分中增加孔隙率的方法。
图11A示出了在基底区段720的与外延槽705直接邻接的区段中形成的水平多孔层725。除了孔707之外，多孔层725和矩阵区段710中的半导体材料的晶格是完好的，并且晶体的第二半导体材料750以高晶体质量在外延槽705的底部706上生长。处理可以如针对图9E和图9F所描述的那样进行。
然后，半导体衬底700的包括矩阵区段710和半导体主体100的第一部分沿着多孔层725与基底区段720分离。例如，可以在孔重新布置的温度下应用氢。例如，氢束被引导到多孔层725。多孔层725中的孔707沿着多孔层725内的平面重新布置，使得半导体衬底700的包括矩阵区段710和半导体主体100的第一部分从多孔层725下方的基底区段720的第二部分剥离，如图11B所示。
在图12A到图12D中所示的方法使用n型掺杂层728作为用于p型基底区段720的电化学蚀刻的蚀刻停止部。
如上所述，在半导体衬底700中形成外延槽705。在(例如通过去除蚀刻掩模的底切部分)形成外延掩模420之后，施主原子被穿过外延槽705的底部706注入。
图12A示出了在外延槽705的垂直投影中包括施主的注入区域728a。具有平面表面761的外延区域760如上所述形成在外延槽705中。在每个外延区域760中，通过一系列注入、沉积、蚀刻和构图工艺来形成半导体器件的半导体主体100。
图12B示出了在外延区域760中形成的半导体主体100，其中半导体主体100可以包括与主要结构形成第一pn结pn1的阳极/主体阱120，该主要结构可以包括轻掺杂漂移区131。注入区域728a可以扩散到一定程度并且可以形成连续的水平掺杂层728。
可以在半导体衬底700的处理表面701上沉积金属电极831，该金属电极831可以是未构图的第一金属化层，从该未构图的第一金属化层形成在半导体主体100的前侧处的第一金属化层。硬掩模层被沉积在半导体衬底700的与处理表面701相对的支撑表面702上。硬掩模层可以通过光刻来构图以形成具有在半导体衬底700的中央区段的垂直投影中的开口491的后侧掩模490，其中中央区段包括半导体主体100。
图12C示出了可直接邻接半导体衬底700的外表面703的后侧掩模490。
半导体衬底700浸入包含阴极832的处理室839中的电化学溶液835中。阴极832布置在半导体衬底700的与金属电极831相对的后侧。金属电极831与正电位电连接，并且用作阳极。阴极832电连接到负电位。在后侧掩模490中的开口491的垂直投影中的基底区段720的电化学蚀刻停止在形成于p型基底区段720与水平n型掺杂层728之间的pn结处。
如图12D所示，半导体主体100可以包括水平n型掺杂层728的至少一部分，作为具有比漂移区131高的掺杂浓度的水平场停止层或作为电极/发射极层139。
图13A至图13D涉及DBG(研磨之前分割)工艺，该工艺通过形成分离相邻的半导体主体100的分割凹槽735而首先不完全分割晶片，然后通过从后面研磨半导体衬底700以暴露分割凹槽735，来完全分离半导体主体100。
举例来说，半导体器件的半导体主体100形成在通过填充外延槽而获得的外延区域中，如参照图9A至图9E所述。在前侧形成第一金属化层360之后，外延掩模420以及矩阵区段710的肋被去除以形成分割凹槽735。
图13A示出了分离相邻的半导体主体100并暴露半导体主体100的侧部表面103的分割凹槽735。
根据图13B，刚性载体构件810在前侧上被应用在第一金属化层360上，如参考图9F所描述的。研磨或抛光工艺去除基底区段720并暴露分割凹槽735。分割凹槽735可填充有牺牲材料820，例如聚合物。或者，薄侧壁钝化部可以在应用到半导体主体100的后侧的工艺(例如金属层的注入和沉积)期间，保护半导体主体100的暴露的侧部表面103。
图13C示出了填充图13B的分割凹槽735的牺牲材料820。连续的第二金属化层371覆盖半导体主体100的背面上的第二表面102，该半导体主体100可以包括图13B的钝化区域729的至少部分，例如作为电极/发射极层139。后侧上的第二金属化层371可以被构图，并且牺牲材料820可以被去除。
图13D示出了在载体构件810上以行和列布置的隔离的半导体管芯590。每个半导体管芯590包括半导体主体100，该半导体主体100前侧上具有第一金属化层360，后侧上具有第二金属化层370。
图14A至图14F涉及将外延槽705的形成与在矩阵区段710中的栅格状的分离沟槽735的形成相结合的实施例。
如图14A所示，分离沟槽735和外延槽705可以通过相同的蚀刻掩模410限定。分离沟槽735形成具有矩形网目(mesh)的规则栅格，其中每个网目包括外延槽705。
根据图14B，分离沟槽735的垂直延伸与外延槽705的垂直延伸大致相同。根据其他实施例，分离沟槽735可以比外延槽705浅或深。在外延槽705中进行外延工艺之前，分离沟槽735被掩蔽以防止外延生长。根据实施例，在包含氢气的气氛中的热处理可以选择性地闭合分离沟槽735并且可以使外延槽705基本不受影响。根据另一实施例，可以形成辅助层，该辅助层选择性地覆盖分离沟槽735的开口且使外延槽705保持开放。
图14C涉及利用牺牲材料820的插塞结构临时填充分离沟槽735。牺牲材料820的插塞结构可以例如通过紧跟着各向同性蚀刻的保形沉积来形成，该各向同性蚀刻去除牺牲材料820的沉积在分离沟槽735之外的部分。
图14C示出在分离沟槽735中形成插塞结构的牺牲材料820。牺牲材料820可以是相对于矩阵区段710的材料具有足够的蚀刻选择性并具有合适的沉积性质的任何材料。例如，牺牲材料820可以是氧化硅、碳、抗蚀剂材料或不同层的组合。
图14D示出了外延工艺之后的半导体衬底700，其中外延掩模420可以包括图14B的蚀刻掩模410的区段和分离沟槽735中的牺牲材料820。外延工艺生长与半导体衬底700的晶格配准的第二半导体材料750。该工艺可以继续进行第二半导体材料750的平坦化以及在从第二半导体材料750和矩阵区段710的残余部分获得的半导体主体100中的半导体元件的形成，如上所述。
图14E示出了在前侧形成第一金属化层360之后的多个半导体主体100。刚性载体构件810可以在衬底700从与第一金属化层360相对的一侧减薄之前附接到第一金属化层360。进一步的工艺可以应用于暴露的后侧。
图14F示出了例如通过注入形成的电极/发射极层139。在形成第二金属化层370之前或之后，去除牺牲材料820以分离隔离的半导体管芯590。每个半导体管芯590的半导体主体100包括来自第二半导体材料的主要主体部分105和来自图14D的矩阵区段710的残余部分的侧部主体部分109，其中侧部主体部分109在所有侧上均水平地包围主要主体部分105。
图15A至图15D涉及在外延槽中使用外延生长的侧部沟道停止器的形成，其中外延槽用于形成与沟道停止器形成侧部pn结的阳极/主体阱。
半导体衬底700可以基于重掺杂基底部分721形成，该重掺杂基底部分721可以是在任意掺杂的基底衬底上生长的重掺杂n型衬底或重掺杂外延层。在重掺杂n型基底部分721上形成轻掺杂的n型漂移部分722。掺杂浓度超过漂移部分722中的平均净掺杂浓度至少十倍的n型沟道停止部分717生长在漂移部分722上。
图15A示出了夹在n型沟道停止部分717和重掺杂n型基底部分721之间的轻掺杂n型漂移部分722。沟道停止部分717来自晶体第一半导体材料，其可以是施主浓度高于漂移部分722的n掺杂的硅晶体。外延槽705被蚀刻到沟道停止部分717中。另外，分割凹槽735可以被蚀刻到沟道停止部分717的处理表面701中，其中分割凹槽735形成栅格，其中外延槽705布置在栅格的网目中。
根据图15B，外延槽705延伸穿过图15A的沟道停止部分717，并且暴露漂移部分722。分割凹槽735切割穿过沟道停止部分717、穿过漂移部分722并且可以延伸到重掺杂基底部分721中。在栅格的每个网目中，沟道停止部分717的残余部分分别形成包围外延槽705的矩阵区段710。
可以形成外延掩模，该外延掩模抑制至少分割凹槽735中的，并且如果适用，沟道停止部分717的残余部分上的外延生长。外延掩模可以包括限定外延槽705的蚀刻掩模的残余物。然后，如上所述，晶体的第二半导体材料750被沉积，其在外延槽705中形成外延层。
图15C示出了形成在图15B的外延槽705中的第二半导体材料750。晶体的第二半导体材料750具有晶体的第一半导体材料的互补导电类型。一系列注入、蚀刻、沉积和构图工艺可以在限定在由分割凹槽735形成的栅格的网目中的半导体主体100中形成半导体器件的进一步的结构。
分离工艺可以包括在分割凹槽735中沉积牺牲材料，并且在由半导体衬底700的处理表面701限定的前侧处附接载体构件。研磨工艺从与处理表面701相对的支撑表面开始去除重掺杂的基底部分721的材料。可以在暴露分割凹槽735之后停止研磨。可以去除临时填充分割凹槽735的牺牲材料，以获得包括半导体器件的半导体主体100的隔离的半导体管芯590。
图15D示出包括半导体主体100的半导体管芯590，半导体主体100具有由处理表面701限定的第一表面101以及与第一表面101相对并通过研磨处理而暴露的第二表面102。连接第一表面101和第二表面102的侧部表面103由图15C的分割凹槽735的侧壁限定。
重掺杂电极/发射极层139可能由图15C的重掺杂基底部分721的残余物得到。图15A的漂移部分722的区段形成漂移区131，该漂移区131可以与来自图15C的第二半导体材料750的阳极/主体阱120形成第一pn结pn1。沿着侧部表面103的沟道停止部分717的残余物形成侧部沟道停止器128，该侧部沟道停止器128与阳极/主体阱120形成侧部pn结pn4。
图16A和图16B涉及半导体器件500，包括由诸如硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)或任何AIIIBV半导体的晶体的半导体材料构成的半导体主体100。半导体主体100具有在前侧的平坦的第一表面101和在背面上的平行于第一表面101的第二表面102。半导体主体100包括掺杂的主要结构130，该主要结构130与形成在第一表面101和主要结构130之间的阳极/主体阱120形成第一pn结pn1。主要结构130包括直接邻接第二表面102的掺杂的电极/发射极层139。侧部表面103连接第一表面101和第二表面102。侧部表面103可以是垂直的，或者可以至少包括直接邻接第一表面101的垂直部分。
平行于第一表面101的方向是水平方向，并且第一表面101的法线限定垂直方向。半导体主体100的水平横截面积在0.5mm2至2cm2的范围内，例如在1mm2至1cm2的范围内。半导体主体100的垂直延伸v2可以在从5μm到300μm的范围内，例如在从40μm到200μm或到140μm的范围内。
半导体器件500可以是在第一表面101和第二表面102之间具有垂直导通态或正向电流的功率半导体器件。例如，半导体器件500是功率半导体二极管、IGFET、IGBT、晶闸管、功率MOSFET或如下半导体器件，该半导体器件除了包括垂直功率半导体二极管、IGFET、IGBT或晶闸管的HV(高压)区段以外，还包括LV(低压)电路，例如短路检测电路或温度控制电路。
作为示例，阳极/主体阱120可以形成功率半导体二极管的阳极区域或者并联电连接的晶体管单元的主体区域，其中主体区域与第一表面101和阳极/主体阱120之间的源极区形成第二pn结。阳极/主体阱120可以在前侧电连接到第一电极。
掺杂的电极/发射极层139与直接邻接背面上的第二表面102的第二电极形成欧姆接触。
掺杂的主要结构130可以包括轻掺杂漂移区，超结结构，在轻掺杂漂移区和掺杂电极/发射极层139之间的场停止或缓冲层，以及反掺杂区域，例如CIBH(背面孔的受控注入)结构。
侧部结构108直接邻接侧部表面103和主要结构130。侧部结构108包括至少一种杂质，在距第一表面101相同的距离y处该至少一种杂质不包含在主要结构130中，或者在距第一表面101相同的距离y处的主要结构130中的该至少一种杂质的浓度例如比侧部结构108中的最大值低至少一个或两个数量级。
在侧部结构108的至少一部分内，至少一种杂质的浓度随着距离侧部表面103的距离x的增加而稳定地降低。侧部结构108在水平方向上包围主要结构130。至少一种杂质的均等浓度表面以距侧部表面103相等的距离延伸，如图16A中所示。
至少一种杂质的浓度在整个侧部结构108中可以稳定地降低。例如，在杂质从侧壁向内扩散的情况下，所涉及的杂质的横向浓度分布等于S形函数，例如近似余误差函数erfc(x)。在通过侧壁注入杂质的情况下，所涉及的杂质的横向浓度分布可以近似高斯分布。
在图16B中，侧部表面103与均等杂质浓度表面之间的距离x1随着距第一表面101的距离y的增加而轻微增加，其中斜率Δx1/Δy取决于杂质的扩散性质和外延工艺的工艺参数。例如，在第二表面102处或靠近第二表面102，与在第一表面101处或靠近第一表面101的情况相比，均等杂质浓度表面到侧部表面103的距离可以大至多20μm，例如至多10μm。
限定侧部结构108的杂质可以是诸如碳、氧、氮和/或重金属原子的非掺杂杂质和/或诸如硼、磷、砷、硒和/或硫的掺杂物。侧部表面103可以从第一表面101到第二表面102完全垂直。
图17A和图17B中的实施例基于形成在<010>晶向上配准的外延槽的各向异性湿法蚀刻。湿法蚀刻可以形成具有第一区段103a和第二区段103b的侧部表面103，该第一区段103a例如从{100}晶面形成并直接邻接第一表面101，而该第二区段103b由{110}晶面形成并直接邻接第二表面102。
第二表面102与侧部表面103的第二区段103b之间的倾斜角α可以是大约135°。第一区段103a可以横跨半导体主体100的总垂直延伸v2的至少50％，例如至少80％或至少90％，例如100％延伸。在第一区段103a和第二区段103b中，垂直于侧部表面103测量侧部表面103与杂质的均等浓度表面之间的距离，使得均匀掺杂浓度表面在距第一表面101的垂直距离y1处弯曲，垂直距离y1由侧部表面103的第一区段103a和第二区段103b之间的边缘限定。
金属层325可以覆盖第二表面102和侧部表面103的第二区段103b的至少一部分。在半导体器件500被后侧向下焊接到芯片载体上的情况下，多余的焊料可以积聚在芯片载体和侧部表面103的第二区段103b之间的自由空间中，并且不会涂覆侧部表面103的第一区段103a，除了第二区段103b以外，侧部表面103的其它部分不被金属层或层叠置体覆盖。图18A和图18B示出了根据涉及半导体二极管501的实施例的在侧部结构108中具有较高浓度的非掺杂杂质(例如氧、氮、碳和/或重金属原子)的半导体器件。
阳极/主体阱120形成p型阳极，并且主要结构130形成n型阴极。阳极/主体阱120与直接邻接第一表面101的第一电极结构310形成欧姆接触，其中第一电极结构310可以是或可以电连接或耦合到阳极端子A。掺杂电极/发射极层139直接邻接第二电极结构320并与第二电极结构320形成欧姆接触，该第二电极结构320形成阴极端子K，或者电连接或耦合到阴极端子K。
主要结构130可以进一步包括与阳极/主体阱120形成第一pn结pn1的轻掺杂n型漂移区131。水平场停止层138可以被夹在漂移区131和掺杂的电极/发射极层139之间，其中水平场停止层138中的平均掺杂浓度至少三倍于或至少五倍于漂移区131中的平均掺杂浓度，并且其中掺杂的电极/发射极层139中的最大掺杂浓度比水平场停止层138中的高至少一个数量级。
为了描述侧部结构108，参考图16A至图16B的描述。在侧部结构108中，氧、氮和/或碳的最大掺杂浓度比在侧部结构108外侧的半导体主体100的部分中的高至少一个，例如两个数量级。附加的杂质可以局部硬化半导体主体100的晶格。硬化的侧部结构108较不易于存在由例如应力引起的缺陷，所述应力由退火步骤或将半导体主体100与半导体衬底分离的分离工艺引起，其中举例来说，分离工艺可以包括诸如锯切的机械处理。例如，通过在侧部结构108中并入氧或氮原子可以显着地阻碍滑移线的穿透。侧部结构108可以通过从含有例如氧、氮和/或碳的杂质材料的矩阵材料的扩散而形成，或可以包括矩阵材料的一部分。
举例来说，如图18A和图18B所示的侧部结构108也可以形成在IGFET、IGBT、MOSFET和晶闸管的半导体主体中。
图19A和图19B示出了根据关于IGFET 502的实施例的具有形成沿着侧部表面103延伸的掺杂区域的侧部结构108的半导体器件。
IGFET 502包括在前侧的晶体管单元TC，其中阳极/主体阱120形成晶体管单元TC的主体区。主体区与在第一表面101和阳极/主体阱120之间形成的源极区形成第二pn结，并且将源极区与主要结构130分离。晶体管单元TC可以是具有平行于第一表面101形成的可控沟道、并具有在第一表面101上形成的栅电极的平面晶体管单元，或者是具有垂直于第一表面101延伸的可控沟道、并具有从第一表面101延伸到半导体主体100中的沟槽栅极结构的垂直晶体管单元。半导体主体100可以进一步包括诸如延伸到主要结构130中的漂移区131中的场电极的补偿结构。
阳极/主体阱120以及晶体管单元TC的源极区电连接到第一电极结构310，该第一电极结构310可以形成源极端子S或者可以电耦合到源极端子S。晶体管单元TC的栅极电极电连接到控制电极结构330，该控制电极结构330形成栅极端子G，或可以电连接或耦合到栅极端子G。背面上的第二电极结构320可以形成漏极端子D，或可以电连接到漏极端子D。
侧部结构108从第一表面101延伸到第二表面102。侧部结构108由第一掺杂物(例如磷或砷原子)的类型和/或浓度限定。侧部结构108叠加漂移区131、场停止层138以及掺杂的电极/发射极层139，其可以排他性地包含不同于第一掺杂物的第二掺杂物，或者也可以包含第一掺杂物，其中该叠加导致侧部结构108的掺杂浓度叠加到漂移区131、场停止层138以及电极/发射极层139中的掺杂浓度中。
在每种情况下，在侧部结构108中，第一掺杂物的浓度随着到侧部表面103的距离的增加而降低。
在主要结构130中不包含第一掺杂物的情况下，侧部表面103与第一掺杂物的均等浓度表面之间的距离是均匀的(如图19A所示)，或者随着到第一表面101的距离的增加而增加不超过20μm，例如至多10μm。
在主要结构130不包括第一掺杂物的情况下，在侧部结构108中，侧部表面103与在侧部结构108中的第一掺杂物的相对于参考浓度的均等的过高浓度的表面之间的距离是均匀的，或者随着距第一表面101的距离的增加而增加，其中所述参考浓度是在距离第一表面101相同距离y处、位于半导体主体100的中央的主要结构130的部分中的第一掺杂物的参考浓度。
掺杂的侧部结构108将电极/发射极层139与在第一表面101的结构连接，使得侧部表面103没有电场。场电极可以形成在侧部结构108上方的前侧。侧部结构108可以形成垂直场停止部135或侧部沟道停止器。
图20A至图20B示出了基于IGBT 503的形成垂直p型区域134的p型侧部结构108的形成。
除了在图19A和图19B的实施例中之外，第一电极结构310形成发射极端子E或电连接到发射极端子E。掺杂的电极/发射极层139是p型的，并且第二电极结构320将掺杂的电极/发射极层139与集电极端子C电连接。侧部结构108包括受主原子(例如硼)，并形成周边垂直p型区域134，该周边垂直p型区域134将从第一表面101延伸到半导体主体100中的掺杂的边缘区域129与p型电极/发射极层139连接。关于侧部结构108的细节，参考图19A至图19B的描述。
图21A和图21B示出了具有如上所述的侧部结构108的晶闸管504。
尽管在此已经示出和描述了具体的实施例，但是本领域的普通技术人员应该理解的是，各种替代和/或等同的实施方式可以替代所示出和描述的具体实施例，而不脱离本发明的范围。本申请旨在覆盖在此讨论的具体实施例的任何修改或变化。因此，本发明意图仅由权利要求及其等同物限制。

Claims (31)

1.一种制造半导体器件的方法，所述方法包括：
在半导体衬底中形成外延槽，其中所述半导体衬底的矩阵区段横向地分隔所述外延槽并且包括第一半导体材料；
在所述外延槽中形成第二半导体材料的晶体外延区域，其中所述第二半导体材料在孔隙率、杂质含量以及缺陷密度中的至少一个方面与所述第一半导体材料不同；以及
由所述外延区域形成所述半导体器件的半导体主体的至少主要主体部分。
2.根据权利要求1所述的方法，其中，
所述第一半导体材料和所述第二半导体材料具有一种或多种相同的主要成分。
3.根据权利要求2所述的方法，其中，
所述相同的主要成分是硅，或者所述相同的主要成分是碳化硅。
4.根据权利要求1至3中任一项所述的方法，其中，
形成至少所述主要主体部分包括：在每个主要主体部分中形成阳极/主体阱，所述阳极/主体阱与所述半导体主体中的主要结构形成第一pn结。
5.根据权利要求1至4中任一项所述的方法，其中，
形成至少所述主要主体部分包括：在每个主要主体部分中形成电气地串联布置的多个晶体管单元。
6.根据权利要求1至5中任一项所述的方法，还包括：
将杂质从所述矩阵区段扩散到所述外延区域中。
7.根据权利要求6所述的方法，其中，
所述杂质包括非掺杂的杂质。
8.根据权利要求6所述的方法，其中，
所述杂质包括氧原子。
9.根据权利要求6至8中任一项所述的方法，其中，
所述杂质包括掺杂物。
10.根据权利要求1至9中任一项所述的方法，其中，
所述外延区域的导电类型与所述矩阵区段的导电类型互补。
11.根据权利要求1至10中任一项所述的方法，还包括：
预处理所述矩阵区段的至少肋侧壁区段以形成所述第一半导体材料。
12.根据权利要求1至11中任一项所述的方法，还包括：
在形成所述外延槽之后，在所述半导体衬底中形成水平多孔层。
13.根据权利要求1至12中任一项所述的方法，还包括：
将在所述矩阵区段的至少肋侧壁区段中的孔隙率增加至少10％以形成所述第一半导体材料。
14.根据权利要求13所述的方法，还包括：
通过去除所述矩阵区段的至少多孔的肋侧壁区段，将所述半导体主体与所述半导体衬底分离。
15.根据权利要求1至14中任一项所述的方法，还包括：
沿着在所述矩阵区段的肋中延伸的分割道，将所述半导体主体与所述半导体衬底分离。
16.根据权利要求1至15中任一项所述的方法，其中，
所述半导体主体包括由所述第一半导体材料形成的侧部主体部分，其中所述侧部主体部分包围所述主要主体部分。
17.根据权利要求1至16中任一项所述的方法，其中，
所述半导体主体包括来自所述半导体衬底的基底部分。
18.根据权利要求1至15中任一项所述的方法，其中，
所述半导体主体由所述外延区域形成。
19.一种半导体器件，包括：
在半导体主体中的掺杂的主要结构，所述掺杂的主要结构在由所述半导体主体的第一表面限定的前侧处与阳极/主体阱形成主要pn结，并且所述掺杂的主要结构包括掺杂的电极/发射极层，所述掺杂的电极/发射极层直接邻接与所述第一表面相对的第二表面；以及
直接邻接所述主要结构的侧部结构以及连接所述第一表面和所述第二表面的侧部表面，其中在所述侧部结构的至少一部分中，至少一种杂质的浓度随着到所述侧部表面的距离的增加而减小，所述侧部表面和所述至少一种杂质的均等浓度表面之间的距离是均匀的或者随着到所述第一表面的距离的增加而增加，且增加不超过20μm。
20.根据权利要求19所述的半导体器件，其中，
在所述侧部结构的整个垂直延伸范围内，所述侧部表面与所述杂质的均等浓度表面之间的距离是相等的。
21.根据权利要求19和20中任一项所述的半导体器件，其中，
所述至少一种杂质是非掺杂的杂质。
22.根据权利要求19至21中任一项所述的半导体器件，其中，
在整个侧部结构中，所述至少一种杂质的浓度随着到所述侧部表面的距离的增加而稳定地减小。
23.根据权利要求19至21中任一项所述的半导体器件，其中，
在所述侧部结构中，所述至少一种杂质的浓度具有最大值。
24.根据权利要求19至23中任一项所述的半导体器件，其中，
所述至少一种杂质是氧和氮中的至少一种。
25.根据权利要求19至24中任一项所述的半导体器件，其中，
所述侧部结构从所述第一表面延伸到所述第二表面。
26.根据权利要求19至24中任一项所述的半导体器件，其中，
所述至少一种杂质是掺杂物。
27.根据权利要求26所述的半导体器件，还包括：
从所述第一表面延伸到所述半导体主体中并且与所述侧部结构形成单极结的边缘区域，其中所述掺杂的电极/发射极层与所述侧部结构形成另一单极结，其中所述边缘区域横向地包围所述半导体主体的中央部分。
28.根据权利要求26至27中任一项所述的半导体器件，其中，
在所述侧部结构中，所述至少一种杂质的横向浓度分布等于高斯分布。
29.根据权利要求26至27中任一项所述的半导体器件，其中，
在所述侧部结构中，所述至少一种杂质的横向浓度分布等于S形函数。
30.根据权利要求19至29中任一项所述的半导体器件，其中，
所述电极/发射极层中的氧浓度超过所述阳极/主体阱中的氧浓度至少一个数量级。
31.根据权利要求19至30中任一项所述的半导体器件，其中，
所述主要结构包括氧浓度超过所述阳极/主体阱中的氧浓度至少一个数量级的水平场停止层。
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