CN1577891A - 半导体装置以及其制造方法 - Google Patents

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Abstract

本发明提供一种采用碳化硅衬底，沟道层表面被平滑化、载流子的迁移率高的半导体装置以及其制造方法。双重注入型MISFET包括：在SiC衬底(1)上设置的高电阻SiC层(2)；p阱区(3)；p+接触区(4)；源区(6)；横跨源区(6)、p阱区(3)以及高电阻SiC层(2)形成的沟道层(5x)；栅绝缘膜(7)；栅极(10)；源极(8)；漏极(9)。高电阻SiC层(2)和p阱区(3)以及源区(6)的表面在堆积碳膜的状态下，通过杂质的活化退火或MCP成为平滑的状态，其后外延生长的沟道层(5x)的表面被进一步平滑化。

Description

半导体装置以及其制造方法
技术领域
本发明涉及利用了高耐压、大电流用的碳化硅衬底(SiC衬底)的功率器件。
背景技术
一直以来，由于功率器件是在高耐压下流动大电流的半导体元件，所以期望其具有低损耗。以往，采用硅(Si)衬底的功率器件是主流，但是近年，采用Si和C以1∶1的成分比结合而成的半导体材料SiC(碳化硅)衬底的功率器件引起关注，对其不断开发。SiC与硅相比，由于材料自身的绝缘击穿电压高1数量级，所以在pn结合部或肖特基结合部即使耗尽层较薄也能够维持高的逆向耐压。因此，如果采用SiC衬底，器件的厚度较薄，另外，由于能够提高掺杂浓度，所以SiC衬底有望作为接通电阻较低，高耐压、低损耗的功率器件的衬底材料。这里，在SiC衬底上，与SiC不同的材料构成的衬底上，还包含将SiC结晶层进行外延生长的部分。由[SiC]表示的碳化硅与由[Si:C]表示的包含微量(百分之几以下)C的硅是物理、化学性质不同的材料。
但是，采用SiC衬底的MISFET，与采用硅衬底的MISFET相比，存在在沟道区载流子的迁移率低的缺点。这是因为硅的热氧化膜是纯氧化硅，而SiC衬底上的热氧化膜其内部残留了碳，在热氧化膜和SiC层(半导体层)的界面上界面电平较多。
因此最近为了克服这个缺点，作为采用SiC衬底的MISFET，并非采用通常的反转型MISFET，而是提出采用累积型的MISFET的方案。例如，在专利文献1中，记载了作为采用这样的SiC衬底的累积型MISFET，将表面的沟道层进行外延生长的双重注入MISFET。
图14是表示以往的采用SiC衬底的累积型MISFET并且双重注入型的MISFET的构造的剖面图。
如图14所示，此双重注入型MISFET包括：SiC衬底131、在SiC衬底131上设置的高电阻SiC层132、在高电阻SiC层132表面的一部分注入p型杂质离子形成的p阱区133、在p阱区133以及高电阻SiC层132的表面形成的包含n型杂质的沟道层135、在沟道层135以及p阱区133的一部分注入n型杂质离子形成的源区136、由在沟道层135的表面上设置的由热氧化膜形成的栅绝缘膜137、在栅绝缘膜137上设置的栅极110、在穿透源区136到达p阱区133的槽的侧面上设置的、能与p阱区133以及源区137接触那样设置的源极138、在SiC衬底131的背面欧姆接触那样形成的漏极139。
所谓各个n型半导体层的源区136和高电阻SiC层132是指经由n型半导体层的沟道层135处于电连接的状态。沟道层135中，位于源区上方的部分的一部分被除去。源极138和源区136以及p阱区133被热处理以便互相之间欧姆接触。SiC衬底131和漏极139之间互相欧姆接触。
图15(a)～(e)以及图16(a)～(e)是表示以往的双重注入型MISFET的制造工序的图。
首先在图15(a)所示的工序中，在低电阻的SiC衬底131上，将比SiC衬底131高电阻的(掺杂剂浓度低)高电阻SiC层132进行外延生长。
接着在图15(b)所示的工序中，在高电阻SiC层132的表面的一部分进行选择性的p型杂质的离子注入，形成p阱区133。
在图15(c)所示的工序中，为了活化至此为止注入的杂质，进行退火。此时，p阱区域133的表面粗糙。
在图15(d)所示的工序中，在p阱区133以及高电阻SiC层132的表面上，将包含n型杂质的沟道层135进行外延生长。
在图15(e)所示的工序中，通过向沟道层135以及p阱区133的一部分进行高浓度的n型杂质的离子，形成穿透沟道层135到达p阱区133的内部的源区136。此时，各个n型半导体层的源区136和高电阻SiC层132是指经由n型半导体层的沟道层135处于电连接的状态。
在图16(a)所示的工序中，为了活化向源区136注入的杂质，进行退火。此时，沟道层135以及源区136的表面粗糙。
在图16(b)所示的工序中，形成穿透源区136到达p阱区域133的上部的槽134之后，对沟道层135、源区136以及p阱区133露出的表面部分进行热氧化，形成由热氧化膜构成的栅绝缘膜137。
在图16(c)所示的工序中，除去栅绝缘膜137中槽134的壁面上的部分和槽134的周围部分。
在图16(d)所示的工序中，除去源区136中的栅绝缘膜137，在露出的部分上形成源极138。在SiC衬底131的背面上形成漏极139。
在图16(e)所示的工序中，在栅绝缘膜137上形成栅极110。源极138和源区137以及p阱区133欧姆接触、SiC衬底131和漏极139欧姆接触地进行热处理。
这种以往的采用SiC衬底的MISFET，由于沟道层135是和源区136、高电阻SiC层132相同的n型半导体层，不是利用沟道层的反转的反转型MISFET(一般的MISFET)，而是利用沟道层的累积状态的累积型MISFET。具有这种沟道层的累积型MISFET与反转型MISFET相比，由于与MIS界面相隔较远的深区为止有电流流动，较难受到界面电平较多的MIS界面附近区域的影响，所以能提高沟道迁移率(载流子的迁移率)。
通常作为这样的半导体装置所使用的SiC衬底，采用其主平面由所谓的结晶面(例如(0001)面等)倾斜的倾斜衬底。其原因为，将高电阻SiC层32外延生长时，如果采用倾斜衬底，因为高电阻SiC层步进流动生长，所以能提高高电阻SiC层32的结晶性。
专利文献1：特开2001-144288号公报(第3-7页、第5图-第10图)；
非专利文献1：材料科学论坛第389-393卷、831页-834页；
(Materials Science Forum Vols.389-393，pp831-834)
非专利文献2：材料科学论坛第389-393卷、1211页-1214页；
(Materials Science Forum Vols.389-393，ppl211-1214)
但是，根据专利文献1，采用这样的倾斜衬底时，如果将MISFET的沟道层与衬底的主平面平行地设置，那么沟道层中载流子的迁移率降低，如果在与主平面倾斜的方向垂直地设置，沟道层中载流子的迁移率提高。其原因是因为倾斜衬底的表面上存在阶跃，如果在此阶跃横切的方向上设定沟道，电流的流动变得困难。即由于表面的凸凹迁移率降低。
进一步，熟知SiC层表面的凸凹由于离子注入后的高温活化的退火会进一步增大。如果充分地活化由于能得到高载流子密度和载流子的迁移率，活化温度有必要在1700℃以上的高温，但高温越高SiC层表面的粗糙度越增大，还有退火时间越长粗糙度越大。例如退火前平均表面粗糙度Ra在1nm以下，经过1700℃、30分钟的活化退火，平均表面粗糙度Ra大约为10nm，变为活化退火之前1数量级以上较大的表面粗糙度(例如非参考专利文献1)。大阶跃的段差在50nm以上，增大，因此最大表面粗糙度Rmax也在50nm以上。
例如通过向图15(d)所示的阱区133注入离子之后的活化退火，在阱区133露出的表面上引起阶跃聚集，形成大块，表面的粗糙度增大。在图15(e)所示的工序中，因为是在此表面粗糙度很大、平滑性很差的阱区133的表面上沟道层135外延生长，所以沟道层135的表面也是粗糙度很大、平滑性很差。沟道层135表面的平均表面粗糙度Ra也在10nm左右，最大表面粗糙度Rmax在50nm以上。然后在沟道层135的堆积之后，在图15(f)所示的工序中进行源区136的离子注入，因为在图16(a)所示的工序中进行了活化退火，沟道层135的表面粗糙度进一步增大，平滑性进一步恶化。这样，随着表面粗糙度的增大，在MISFET的沟道层载流子的迁移率进一步降低。
本发明的发明者们提出了作为这样累积性的MISFET的沟道层，将有意地不进行掺杂的第1半导体层和高浓度掺杂的极薄的第2半导体层(δ掺杂层)相互迭层的构造(多重δ掺杂层构造)，由这样的多重δ掺杂层构成的具有沟道层的MISFET，已被证实具有极高的载流子迁移率(非专利文献2)。在这样的多重δ掺杂层中，因为第2半导体层(δ掺杂层)的厚度有必要作成10nm左右非常薄，所以沟道层表面的平均表面粗糙度也有必要与其对应非常小。即沟道层的表面粗糙度有必要至少在第2半导体层的厚度之下，至少必须在10nm以下。而且实际上为了发挥采用宽隙半导体的高性能，优选沟道层的表面粗糙度在1nm以下。
这里，平均表面粗糙度Ra是指中心线平均粗糙度，在JIS标准中，如下定义：
“从粗糙度曲线沿其中心线的方向上取出测定长度L的部分，将其取出部分的中心线方向作为X轴，纵向倍率的方向(与X轴垂直的方向)作为Y轴，粗糙度曲线为
Y＝F(X)时，Ra为由公式Ra＝(1/L)·∫(X＝0～L){|F(X)|dX}赋予的值。
另外发明者发现，当在沟道层的表面上有阶跃聚集等大的段差时，作为MISFET栅绝缘膜的热氧化膜段差部分变薄，在这部分的氧化膜的绝缘耐压降低。
图17是表示和非专利文献2中所记载的器件具有大致相同构造的累积型双重注入MISFET的沟道层附近的构造的SEM照片。
在图17中，在作为沟道层的n外延层(SiC)上，有意不进行掺杂的厚度10nm的非掺杂层和n型掺杂浓度为5×1017cm-3厚度为40nm的掺杂层交互的每3层迭层，最表面部分是厚度为40nm的非掺杂层。热氧化膜是通过1180℃、3小时的干氧化而形成的。在图17中未表示，在n外延层的下方设置的p阱区通过Al的离子注入，包含浓度为1×1018cm-3的杂质，厚度大约为800nm，离子注入后，在1750℃、30分钟的条件下进行活化退火。在p阱的表面由此活化退火产生高度为50nm以上的段差。通过AFM评价，得到其平均表面粗糙度Ra在10nm以上，最大表面粗糙度Rmax在50nm以上。因此沟道层的表面粗糙度也是同样程度的段差。段差并不是垂直地直立，而是平坦的斜坡。热氧化膜的厚度在沟道层平坦的部分上约为56nm，在段差的部分上约为30nm，只有平坦部分上厚度的一半。我们认为这是因为在平坦部分和段差部分上，露出面在结晶学上的面方位不同，热氧化膜的生长速度不同。此段差的斜坡部分的热氧化膜薄的部分有漏电流流动，所以此MISFET其栅绝缘耐压在10V以下，由于在栅极不能充分地施加电压，所以不能得到足够的电流。
以上以纵型MISFET为例说明了以往的功率器件的问题，但同样的问题对于横型MISFET、MESFET、横型肖特基二极管也同样存在。这是因为这些功率器件具有在与SiC衬底的主平面平行的方向上有载流子流动的构造。
发明内容
本发明的目的在于利用SiC衬底，提供一种在沟道层中载流子的迁移率较高的半导体装置以及其制造方法。
本发明的半导体装置是在包含高浓度杂质扩散区的碳化硅层上，设置外延生长层，在外延生长层的一部分设置了上面比上述碳化硅层上面还要平滑的沟道层。
由此，由于沟道层的表面变得平滑，所以在沟道层上保持较高的载流子迁移率。另外即使碳化硅层由于阶跃聚集有大的阶跃等，由于沟道层的表面变平滑，所以漏电流少，耐压也可以保持为较高。
通过进一步设置贯通外延生长层并达到高浓度杂质区域上的电极，可以很容易获得具有高驱动力的半导体装置。
碳化硅层的表面通过抛光变得平滑，这样外延生长层的表面也就是沟道层的表面也变得平滑。
碳化硅层的表面通过覆盖碳膜的热处理平滑化，不需要抛光等的处理，在实用化上更加容易。
沟道层和高浓度杂质扩散区的重叠区域的横向尺寸比沟道层的厚度大，这样能够保证由高浓度杂质扩散区域向沟道层提供载流子的能力。
优选和碳化硅层的沟道层接触的面的平均表面粗糙度在2nm以下。
更优选沟道层表面的平均表面粗糙度在1nm以下。
通过沟道层具有多重δ掺杂，能够得到载流子迁移率极高的半导体装置。
采用本构造的纵型MISFET、横型MISFET、横型MESFET能够发挥高电流驱动能力。
本发明的半导体装置的制造方法是，为了活化在衬底的碳化硅层的一部分形成的高浓度杂质扩散区中注入的杂质而进行的退火之后，通过CMP、机械化学抛光、干腐蚀等，将包含高浓度杂质扩散层的碳化硅层露出的面平滑化之后，在包含高浓度杂质扩散区的碳化硅层上，形成沟道层的方法。
通过此方法，经过离子注入、由于活化的退火，包含高浓度杂质扩散区的碳化硅层的表面变粗糙，因为是在其后的处理中平滑化的表面上形成沟道层，所以沟道层的表面也变得平滑。即能够得到沟道层中载流子的迁移率高的半导体装置。
根据本发明，采用SiC衬底的MISFET、MESFET等的半导体装置中，因为设置了表面平滑化的沟道层，所以能有望提供载流子的迁移率高的半导体装置以及其制造方法。
附图说明
图1是表示本发明的第1实施方式的双重注入型MISFET的构造的剖面图。
图2(a)～(f)是表示第1实施方式的双重注入型MISFET的制造工序中的前半部分的图。
图3(a)～(e)是表示第1实施方式的双重注入型MISFET的制造工序中的后半部分的图。
图4(a)、(b)按顺序分别是表示采用SiC衬底的以往的MISFET和本发明的MISFET中源区和沟道层的重叠的不同的剖面图。
图5(a)～(f)是表示第2实施方式的双重注入型MISFET的制造工序中的前半部分的图。
图6(a)～(f)是表示第3实施方式的双重注入型MISFET的制造工序中的前半部分的图。
图7是表示第4实施方式中横型晶体管MESFET的构造的剖面图。
图8(a)～(e)是表示第4实施方式的双重注入型MISFET的制造工序中的前半部分的图。
图9(a)～(c)是表示第4实施方式的双重注入型MISFET的制造工序中的后半部分的图。
图10是表示第5实施方式中的横型晶体管MESFET的构造的剖面图。
图11(a)、(b)按顺序分别是表示参考例的纵型MISFET以及本实施方式的纵型MISFET的I-V特性的图。
图12是表示本实施方式的纵型MISFET的I-V特性的图。
图13(a)、(b)分别按顺序表示参考例的横型MISFET以及本实施方式的横型MISFET的阀值电压的分布状态的图。
图14是表示以往的采用SiC衬底的累积型MISFET且双重注入型MISFET的构造的剖面图。
图15(a)～(e)是表示以往的双重注入型MISFET的制造工序中的前半部分的图。
图16(a)～(e)是表示以往的双重注入型MISFET的制造工序中的后半部分的图。
图17是表示和非专利文献2中所记载的器件具有大致相同构造的累积型双重注入MISFET的沟道层附近的构造的SEM照片。
图18是表示第2实施方式中的双重注入型MISFET的制造工序中，外延生长前的衬底层的平均表面粗糙度Ra和外延生长层的平均表面粗糙度Ra之间的相互关系的图。
图中：1-SiC衬底，2-高电阻SiC层，3-p阱区，4-p+接触区，5-外延生长层，5x-沟道层，5a-第1半导体层，5b-第2半导体层，6-源区，7-栅绝缘膜，8-源极，9-漏极，10-栅极，20-接触孔，21-硅氧化膜，22-侧壁，41-SiC衬底，42-高电阻SiC层，43-硅氧化膜，44-源区，45-漏区，46-外延生长层，46x-沟道层，46a-第1半导体层，46b-第2半导体层，47-接触孔，48-金属薄膜，49-源极，50-漏极，51-肖特基栅极。
具体实施方式
(第1实施方式)
在本实施方式中，对于关于采用大块SiC衬底的累积型的双重注入MISFET的第1实施方式进行说明。图1是表示本发明的第1实施方式的双重注入型MISFET的构造的剖面图。在图1中只表示了部分的剖面构造，MISFET的平面构造和例如在国际专利PCT/JP01/07810号的图2或者图10中表示的构造相同。
如图1所示，此双重注入型MISFET包括：包含浓度在1×1018cm-3以上的n型杂质(掺杂剂)的低电阻的SiC衬底1；在SiC衬底的主平面上设置的、浓度为1×1015cm-3～1×1016cm-3左右的n型杂质掺杂而成的高电阻SiC层2；在高电阻SiC层2的表面的一部分掺杂浓度为1×1016cm-3～1×1018cm-3的p型杂质形成的p阱区3；在p阱区3的一部分掺杂浓度约为5×1019cm-3的p型杂质而形成的p+接触区4；在p阱区3的一部分掺杂浓度约为1×1019cm-3的n型杂质而形成的源区6；在横跨源区6、p阱区3以及高电阻SiC层2而形成的外延生长层5的一部分设置的包含叠层掺杂层的沟道层5x；在沟道层5x表面上设置的由热氧化膜形成的栅绝缘膜7；在栅绝缘膜7上设置的由Al合金膜形成的栅极10；在沟道层5x侧面、与源区6以及p+接触区4的表面接触设置的由Ni合金膜构成的源极8；在SiC衬底1的背面上欧姆接触形成的由Ni合金膜构成的漏极9。在本实施方式以及后叙的各实施方式中，所谓沟道层是指对于MISFET，在外延生长层中，位于栅极的下方的区域；对于MESFET是指位于源区和漏区之间的区域。
在MESFET工作时，在源极8-漏极9之间施加规定的电压的状态下，如果在栅极10上施加阀值电压以上的偏压电压，从源极8经由源区6向沟道层5x注入载流子，从沟道层5x经由高电阻SiC层2、SiC衬底1至漏极8载流子过渡。
高电阻SiC层2和阱区3以及源区6的表面经过平滑化处理，在其上外延生长沟道层5x。沟道层5x具有将作为载流子过渡区域发挥功能的第1半导体层5a和比第1半导体层5a膜厚还要薄的、可能向第1半导体膜5a提供载流子的、包含高浓度n型杂质的第2半导体膜5b相互迭层而形成的多重δ掺杂层。例如，第1半导体膜5a中杂质的浓度在1×1016cm-3以下，其厚度为40nm左右；第2半导体膜5b中杂质的浓度在1×1017cm-3～1×1018cm-3左右，其厚度为10nm左右。例如将沟道层5x的最底层作为第1半导体层5a，第1半导体层5a和第2半导体层5b交互地3次堆积，在其最表层进一步将第1半导体层5a叠层的构造。此时，如果第1半导体层5a的厚度为40nm，第2半导体层5b的厚度为10nm，沟道层5x的厚度为190nm。
另外，作为多重δ掺杂层，也可以使用将不有意进行掺杂的第1半导体层和高浓度掺杂的极薄的第2半导体层(δ掺杂层)相互迭层而形成的多重δ掺杂层(多重δ掺杂层结构)。
作为各个n型半导体层的源区6和高电阻SiC层2，经由n型半导体层的沟道层5x处于电道通的状态。沟道层5x中位于源区6的一部分以及p+接触区4的上方的部分，经过热处理被Ni合金化变为源极8。源极8与源极区7以及p+接触区4欧姆接触，漏极9与SiC衬底1欧姆接触。
图2(a)～(f)以及图3(a)～(e)是表示第一实施方式的双重注入型MISFET的制造工序的图。
首先，在图2(a)所示的工序中，在作为从4H-SiC的(0001)面倾斜8度倾斜角的倾斜衬底SiC衬底1的主平面上，通过热CVD等，将包含比SiC衬底1更低浓度的n型杂质的高电阻SiC层2进行外延生长。此时，例如分别作为原料气体采用硅烷(SiH4)和丙烷(C3H8)、作为载流子气体采用氢(H2)，作为掺杂剂气体采用氮(N2)。例如制造耐压600V的MISFET时，优选其高电阻SiC层2的杂质浓度为1×1015cm-3～1×1016cm-3，优选其厚度在10μm以上。
接着，在图2(b)所示的工序中，在外延生长的高电阻SiC层2的一部分将p型杂质(铝、硼等)通过离子注入进行掺杂，形成p阱区3。在形成p阱区3时，首先将作为注入掩模的厚度在3μm左右的硅氧化膜在高电阻SiC层2的表面堆积，通过光刻以及干腐蚀，只在硅氧化膜中形成p阱区3的部分上设置开口。其后，为了降低注入缺陷，保持衬底温度在500℃以上的高温进行铝或者硼的离子注入，离子注入后，将作为掩模使用的硅氧化膜用氟酸除去。P阱区3中p型杂质的浓度通常在1×1017cm-3左右至1×1018cm-3，p阱区域3的深度不进行夹断在1μm左右。
在图2(c)所示的工序中，为了使p阱区3和后面形成的源极相接触，在p阱区3的表面部的一部分将高浓度的p型杂质通过离子注入进行掺杂，形成p+接触区4。p+接触区4的厚度在300nm左右，杂质的浓度大约在5×1019cm-3以上。此时，离子注入的方法和p阱区3的形成相同。因为活化退火和此后的源区的离子注入之后一起进行，所以在图2(c)所示工序和图2(d)所示工序之间不进行。
在图2(d)所示的工序中，在p阱区3的表面的一部分将高浓度的n型杂质通过离子注入进行掺杂，形成源区6。此时，在衬底上，堆积作为注入掩模的厚度为1μm左右的硅氧化膜，通过光刻或者干腐蚀，只在硅氧化膜之中形成源区6的部分上设置开口。其后，为了降低注入缺陷，保持衬底温度在500℃以上的高温进行氮或者磷的离子注入，离子注入后，将作为掩模使用的硅氧化膜用氟酸除去。源区6中杂质的浓度在1×1019cm-3左右，比p+接触区4的杂质浓度低。当源区6中杂质的浓度和p+接触区4的杂质浓度相同时，有必要将用于形成源区6的注入掩模覆盖在p+接触区4上。源区6的深度比p+接触区4的深度要浅，例如在300nm左右。
在图2(e)所示的工序中，为了活化在图2(b)～(d)所示的工序中注入的杂质，在氩等的惰性气体气氛中，进行1700℃、30分钟的活化退火。此时，在高电阻SiC层2、p阱区3、p+接触区4以及源区6露出的表面上，产生高10nm～100nm左右的大的阶跃和大块，表面粗糙度增大，表面的平滑性恶化。
然后，在图2(f)所示的工序中，例如通过机械化学抛光(MCP)，将高电阻SiC层2、p阱区3、p+接触区4以及源区6露出的表面平滑化。此时，表面的平均表面粗糙度Ra在2nm以下，直到达到所期望的1nm以下进行平滑化处理。进行MCP时，例如采用氧化铬作为抛光粒子。为了除去因为抛光的破坏在表面产生的改质层，进行反应性离子腐蚀和牺牲氧化处理。或者也可以同时进行反应性的离子腐蚀和牺牲氧化处理。反应性离子腐蚀例如采用CF4和O2的混合气体，为了不产生由于离子冲击造成的损坏，样品偏压尽可能在低电压下进行。例如如果采用诱导结合型等离子体的ICP-RIE，样品偏压电压也可以控制在1V以下。作为腐蚀的深度在不损坏掺杂过程的程度下，表面极浅，例如深度0.1μm以下的区域为止进行腐蚀。牺牲氧化能够，例如在石英管内部放置衬底，干燥氧以1(l/min)左右的流量流动的同时，保持1180℃90分钟，在表面形成厚度约为40nm左右的热氧化膜。此后，用氟酸除去形成的热氧化膜。在此工序中，除去表面数10nm左右的深度为止的SiC层。通过改变热氧化的条件，能够控制除去的SiC层的深度。
在图3(a)所示的工序中，例如通过热CVD，在高电阻SiC层2、p阱区3、源区6以及p+接触区4的表面将包含沟道层5x的外延生长层5外延生长。外延生长层5(沟道层5x)中的第2半导体层5b(参照图1)形成时，例如原料气体采用硅烷(SiH4)和丙烷(C3H8)、作为载流子气体采用氢(H2)，作为掺杂剂气体采用氮(N2)。外延生长层5(沟道层5x)中的第1半导体层5a(参照图1)形成时，不提供掺杂剂气体，分别提供原料气体硅烷(SiH4)和丙烷C3H8)、载流子气体氢(H2)。通过交互的重复此热CVD，能够实现图1所示的叠层掺杂层的构造。
在图3(b)所示的工序中，通过将外延生长层5(沟道层5x)(多重δ掺杂层)的表面进行热氧化，形成硅氧化膜。此时，例如在石英管内部设置SiC衬底，将起泡后的氧以2.5(l/min)的流量导入石英管中，保持衬底温度在1180℃的状态下，通过进行2.5小时的热氧化，形成厚度约为60nm作为热氧化膜的硅氧化膜。
接着在SiC衬底1的背面，通过蒸镀法形成厚度200nm的由镍膜构成的漏极9。漏极9的热处理在后面形成源极之后进行。
通过光刻，在硅氧化膜上形成开口要形成源极的区域的抗蚀剂膜Re之后，通过氟酸腐蚀，将硅氧化膜图案化，形成包围了将要形成源极的区域的栅绝缘膜7。
在图3(c)所示的工序中，在抗蚀剂膜Re残留的状态下，通过真空蒸镀等在衬底上堆积厚度200nm的镍膜(Ni膜)之后，通过分离，保留作为源极的镍膜8x。
在图3(d)所示的工序中，对镍膜8x例如在氮等的惰性气体的气氛中在温度1000℃、2分钟的条件下进行热处理。此热处理时，镍(Ni)以及碳化硅(SiC)之间产生相互扩散和反应，穿透外延生长层5到达源区6以及p+接触区4，形成主要由镍硅化物构成的源极8。通过此热处理，漏极9与SiC衬底1欧姆接触，用于实现源极8以及漏极9的欧姆接触的热处理也可以同时进行，也可以分别进行。
在图3(e)所示的工序中，在栅绝缘膜7上在与源极8分离的位置上形成栅极10。此时通过蒸空蒸镀等，堆积厚度为200nm左右的铝膜等之后，通过通常的光刻和腐蚀，将铝膜图案化，形成栅极10。
其后的工序图中未表示，作为覆盖源极8以及栅极10的层间绝缘膜，堆积厚度为1μm左右的硅氧化膜，通过RIE等，形成贯穿层间绝缘膜到达源极8以及栅极10的通孔之后，利用真空蒸镀等堆积厚度为2μm左右的铝膜，通过通常的光刻、腐蚀进行图案化，形成电极焊盘或布线。
这样完成双重注入型MISFET。对此MISFET的沟道部分的剖面用TEM进行评价的话，沟道层的下面以及表面上只能看见平均表面粗糙度Ra在1nm以下的凸凹，实现了良好的平滑性。栅绝缘膜7的膜厚为50nm～65nm，在10％上下的范围是均一的。栅绝缘膜7的耐压维持在40V以上。此MISFET的沟道迁移率在较高的100cm2/Vsec以上，截断耐压600V，接通电阻在10mΩ·cm2以下。
因此，根据本实施方式，形成包含沟道层5x的外延生长层5之前，将其衬底层(本实施方式中，高电阻SiC层2以及P阱区3)的表面平滑化，由于将外延生长层5外延生长，所以在沟道层5x中能降低阻止载流子过渡的凸凹，能够维持较高的载流子的迁移率。特别是因为沟道层5x的上面以及下面是平坦的，所以载流子过渡时不会散乱，能使沟道迁移率高，具有的接通电阻低。
能够抑制由于在表面上存在大的阶跃等原因引起的经过栅绝缘膜7的漏电流的增大，也能维持高的栅击耐压。
特别是当沟道层5x具有δ掺杂构造时，如果沟道层5x的凸凹比δ掺杂层(图1所示的第2半导体层5b)的厚度还要大，就会对载流子的过渡带来不好的影响。在本实施方式中，因为能很容易地得到比δ掺杂层(第2半导体层)的厚度10nm凸凹(表面粗糙度)还要小的沟道层5x，通过具有多重δ掺杂层，所以确实能够发挥高驱动力、高耐压这样的效果。
另外，因为源区6配置在沟道层5x的下方，所以没有沟道层5x堆积后的活化退火，能够维持堆积后的表面平滑性。
由于以往是在堆积沟道层之后形成源区，所以在进行外延生长工序的前后有必要每次都进行一次活化退火。在本发明中，因为是在沟道层5x的下方形成源区6，所以能够将离子注入区的活化退火一起只进行一次。即还具有简化制造工序的优点。
与以往的在包含沟道层5x的外延生长层5的堆积之后通过离子注入形成源区6的过程相比，根据本实施方式的制造工序，通过采用源区6和沟道层5x重叠的构造，因为能够增大两者的接触面积，所以能够降低接触电阻。
图4(a)、(b)按顺序分别是表示采用SiC衬底的以往的MISFET和本发明的MISFET中源区和沟道层的重叠的不同的剖面图。
如图4(a)所示，在以往的MISFET中，由于源区136穿透沟道层135，在此剖面中源区136和沟道层135接触的长度不能达到沟道层135的厚度t(200nm左右)以上。与此相对，如图4(b)所示，在本实施方式中，由于源区6的上面和沟道层5x的下面相接触，在此剖面中，沟道层5x和源区6接触的长度A能够比较自由地设定。MISFET工作时，因为载流子由源电极8经过源区6流向沟道层5x，所以沟道层5x和源区6的接触面积越大，就能够越有效地注入载流子。即在此剖面中，优选接触的长度A在沟道层5x的厚度以上。例如，优选接触长度A在1μm以上。
在本实施方式中，沟道层5x采用具有浓度不同的第1半导体层5a和第2半导体层5b迭层的叠层掺杂层的构造，但也可以是沟道层全体包含大致平均浓度的n型杂质。此时，优选n型杂质的浓度在1×1016cm-3～5×1017cm-3左右，其厚度为200nm左右。也可以不设置叠层掺杂层，而是在纵深方向上n型杂质的浓度变化那样的具有浓度分布的沟道层。
对外延生长层5不进行腐蚀，而是通过在外延生长层5的表面上堆积的金属膜(本实施方式中是Ni膜)和SiC的化学反应，形成穿透外延生长层5到达源区6的源极8，所以制造工序大幅度地简化，能获得制造成本的降低，实用化容易。
本实施方式中，作为由于离子注入后的退火产生的表面的凸凹的平滑处理，采用了机械化学抛光(MCP)，但也可以进行例如通过包含氟等的卤元素气体在等离子气氛中进行的各向同性的干腐蚀。MCP方法抛光粒子直接与表面接触，因为还使用了药液，所以容易引起杂质污染，有必要清洗。与此相对，采用自由基的干腐蚀的情况下，因为是干加工法，所以具有较难产生杂质污染的优点。作为各向同性的干腐蚀，例如从等离子产生室将样品分离，只将中性活化种(自由基)送至样品，通过活化种和样品表面的化学反应进行腐蚀。进行所谓垂直层流腐蚀即可。或者，即使是将样品放置在等离子室中进行腐蚀，如ICP那样通过能够和等离子产生用偏压分别独立地设定样品偏压的腐蚀方式，尽量较低地设定样品偏压，如果将离子能量尽量降低的话，就能够使杂质污染较难产生。作为等离子采用CF4和O2的混合气体等或者包含卤元素的气体。
在本发明中，栅绝缘膜并非必须是热氧化膜，通过CVD等堆积的硅氧化膜也可以。或者栅绝缘膜是具有热氧化膜和堆积膜的叠层构造也可以。栅绝缘膜并非必须是硅氧化膜，也可以是硅氮化膜、硅氧氮化膜、氧化钽膜、氧化铪膜等的金属氧化物膜。
(第2实施方式)
关于本发明的第2实施方式的半导体装置，因为和第1实施方式中的图1所示的双重注入型MISFET从外观上看具有相同的构造，所以省略了MISFET构造的图示。本实施方式的MISFET中，高电阻SiC层2和阱区域3以及源区6的表面未经平滑化处理，通过在覆盖碳膜的状态下进行的活化退火，在维持表面的平滑这点上和第1实施方式有很大的不同。在高电阻SiC层2和阱区域3以及源区6上将包含沟道层5x的外延生长层5外延生长。沟道层5x(外延生长层5)的内部构造如第1实施方式的图1所示，具有如第1实施方式所说明的叠层掺杂层。
图5(a)～(f)是表示关于第2实施方式的双重注入型MISFET的制造工序的剖面图。
首先在图5(a)～(d)所示的工序中，进行和第1实施方式中的图2(a)～(d)相同的工序，在SiC衬底1的主平面上，将高电阻SiC层2外延生长后，分别采用硬掩膜的离子注入掩模，在外延生长的高电阻SiC层2的一部分，将p型杂质(铝、硼等)通过离子注入进行掺杂，形成p阱区3，然后在p阱区3表面的一部分通过离子注入高浓度的n型杂质进行掺杂，形成源区6。
在图5(e)所示的工序中，除去离子注入掩模之后，在高电阻SiC层2和阱区3以及源区6上面堆积碳膜9。碳膜9的堆积按照以下的顺序。首先将SiC衬底设置在溅射蒸镀装置(图中未表示)的衬底安装部，通过气体排气系统将室内抽真空。此时的真空度大约在10-4Pa左右。通过气体排气系统将室内抽真空之后，送入Ar气体，在10-2Pa左右的压力下，在碳板的对电极上施加13.56MHz，100W的高频电力，进行溅射蒸镀。经过约20分钟的蒸镀，形成膜厚50nm的碳膜9。此时，碳膜97中所包含的氢等碳以外的成分少，已经确认碳膜9的成分99％以上是碳。
将由碳膜9覆盖的SiC衬底放置在退火装置上(图中未表示)，由气体提供装置提供退火气氛用气体。作为退火气氛气体选择了氩气。氩气的流量为0.5升/分。室内的压力为固定的91kPa。其后，将衬底温度升温至1750℃，保持此温度的状态下，将向高电阻SiC层2和阱区3以及源区6注入的杂质的活化退火进行30分钟。在提供氩气的状态下，停止向线圈施加高频电力结束加热，冷却衬底。
在图5(f)所示的工序中，通过硫酸和过氧化氢水3∶1的混合液的处理，将碳膜9均匀地溶解除去。此种情况下，上述混合溶液几乎不溶解SiC层，所以只除去了碳膜。
接着，为了完全除去碳膜9，在热氧化室内设置SiC衬底，提供流量为5升/分的氧并加热至800℃。经过30分钟的加热，表面的碳膜9几乎被完全除去，在本实施方式中，加热了60分钟。其结果在本实施方式中，铝的活化率在90％以上，能实现充分的活化率。
此处在本实施方式中，除去碳膜9之后的高电阻SiC层2和阱区3以及源区6的平均表面粗糙度Ra大约在2nm以下，例如可以得到约0.9nm～1.3nm这样的数据。也就是说，伴随活化退火也抑制了表面的粗糙度。
因为用由溅射法形成的碳膜9覆盖离子注入的区域，所以由于离子注入的区域物质的升华引起的表面粗糙被抑制。也就是说，因为由溅射法形成的碳膜精密，同时在1600℃以上的高温下很安定，所以几乎不产生碳膜的组成、构造、膜厚的变化。即退火前的离子注入层的表面平滑的情况下，退火后的离子注入层的表面也能够维持其平滑度。
在除去碳膜9后的高电阻SiC层2和阱区3以及源区6上，将包含沟道层5x的外延生长层5外延生长。此时的条件和第1实施方式中的图3(a)所示的工序所说明的一样。
这里外延生长刚过后的沟道层5x的平均表面粗糙度Ra能得到例如约为0.08nm～0.8nm这样的值。这样，发明者们发现了外延生长层的表面粗糙度比衬底层的表面粗糙度要小。
图18是表示外延生长前的衬底层的平均表面粗糙度Ra和在其上进行外延生长了的外延生长层的平均表面粗糙度Ra之间的相互关系的图。由同图得到衬底层的平均表面粗糙度Ra在7nm以上时，其上外延生长了的外延生长层的表面粗糙度Ra比衬底层的平均表面粗糙度Ra增大。与此相对，衬底层的平均表面粗糙度Ra在2nm以下时，其上外延生长了的外延生长层的平均表面粗糙度Ra至1nm以下平滑化。
具体地说外延生长前(覆盖了碳膜的退火后)的高电阻SiC层2和阱区3以及源区6的表面粗糙度Ra为1.3nm时，外延生长刚过后的沟道层5x的平均表面粗糙度Ra为0.78nm，外延生长前(覆盖了碳膜的退火后)的高电阻SiC层2和阱区3以及源区6的表面粗糙度Ra为0.9nm时，外延生长刚过后的沟道层5x的平均表面粗糙度Ra为0.08nm，得到这样的数据。
这样，在为形成沟道层的外延生长的衬底层上，具有源区(横型MISFET以及MESFET中，源区/漏区)，与衬底层的表面粗糙度相比，外延生长后的沟道层的表面粗糙度小。即在更加平滑化这点上，是本发明的纵型MISFET和后述各实施方式的MESFET以及横型MISFET的构造上的特征。
其后的工序如第1实施方式中图3(b)～(e)所示，所以省略其图示和说明。
按照本实施方式的制造方法，除了具有第1实施方式的效果之外，还能够发挥以下的效果。通过在堆积碳膜的状态下的杂质活化处理，使外延生长的衬底层(在本实施方式中，高电阻SiC层2、阱区3以及源区6)的平均表面粗糙度Ra在2nm以下，这样外延生长刚过后的沟道层5x的平均表面粗糙度Ra能进一步减小。这样的外延生长中的平滑现象在衬底层的平均表面粗糙度在约1.5nm以下时显著。只是，衬底层的平均表面粗糙度Ra不一定必须在1.5nm以下。其结果发现本实施方式的MISFET能够发挥特别高的电流驱动能力。
图11(a)、(b)按顺序分别是表示参考例的纵型MISFET以及本实施方式的纵型MISFET的I-V特性的图。只是，图11(a)所示数据不是图14所示的以往的MISFET的构造，其基本的形状和图14所示的构造基本相同。为形成源区136的离子注入后覆盖碳膜，进行杂质活化的退火，沟道层135的平均表面粗糙度Ra约为1nm。另一方面，图11(b)所示的本实施方式的MISFET中沟道层5x的平均表面粗糙度Ra约为0.1nm。各MISFET中栅长为3μm，阱跨距为3μm。如图11(a)、(b)所示，以共同的栅偏压比较的话，与参考例的纵型MISFET相比，可以看出本实施方式的纵型MISFET的电流驱动能力提高。因为参考例的纵型MISFET的电流驱动能力具有比图14所示以往的纵型MISFET的电流驱动能力更高的电流驱动能力，所以本实施方式的纵型MISFET具有比以往的纵型MISFET极高的电流驱动能力。
图12是表示本实施方式的纵型MISFET的I-V特性的图。同图中所示的数据是关于包含9单元的纵型MISFET(实际的纵型MISFET包含1000单元左右的较多)的数据。单元的构造和具有图11(a)、(b)所示的数据的样品相同。如果从图12所示的I-V特性计算接通电阻，能得到12mΩ·cm2的值。因为采用Si衬底的纵型MISFET中，接通电阻为100mΩ·cm2左右，所以本实施方式的纵型MISFET具有高电流驱动能力、小接通电阻。
通过后述的横型MISFET的数据显示的那样，本实施方式的纵型MISFET具有高载流子迁移率70cm2/Vs)和小的阀值电压偏差。
如第1实施方式中图2(f)所示的工序那样，即使对高电阻SiC层2和阱区3以及源区6的表面通过MCP平滑化后进行外延生长，也能对外延生长刚过后的沟道层5x的表面进行进一步的平滑化。只是根据MCP的平滑处理，因为如果进行长时间的处理就需要较深的腐蚀量，所以与第1实施方式的制造方法相比，本实施方式的制造方法在降低制造成本这点上是有利的。
(第3实施方式)
图6(a)～(f)是表示第3实施方式的双重注入型MISFET的制造工序的图。
首先在图6(a)所示工序中，进行与第1实施方式中图2(a)所示的工序相同的处理，在具有由4H-SiC的(0001)面倾斜8度的倾斜角的倾斜衬底SiC衬底1的主平面上，将高电阻SiC层2外延生长。
在图6(b)所示工序中，进行与第1实施方式中图2(c)所示的工序相同的处理，为了与后面形成的p阱区和源极相接触，在高电阻SiC层2的表面部的一部分将高浓度的p型杂质通过离子注入进行掺杂，形成p+接触区4。p+接触区4的杂质浓度约为5×1019cm-3。
在图6(c)所示工序中，在p阱区3的一部分将p型杂质(铝、硼等)通过离子注入进行掺杂，形成p阱区3。形成p阱区3时，首先将作为注入掩模的厚度在3μm左右的硅氧化膜21在高电阻SiC层2的表面上堆积，通过光刻或者干腐蚀，只在硅氧化膜中形成p阱区3的部分设置开口，其后，为了降低注入缺陷，保持衬底温度在500℃以上的高温进行铝或者硼(B)的离子注入，P阱区3中p型杂质的浓度通常在1×1017cm-3左右至1×1018cm-3，p阱区域3的深度不进行夹断地在1μm左右。
在图6(d)所示工序中，堆积作为注入掩模使用的硅氧化膜21、覆盖p阱区3以及p+接触区4的多晶硅膜，进行多晶硅膜的选择性的各向异性的腐蚀，在硅氧化膜21的侧面上形成侧壁22。此侧壁22形成时，不需要光刻工序，因为没有必要使用光掩膜，所以源区6对于p阱区3是自调整地形成。
硅氧化膜21以及侧壁22作为掩模，在p阱区3的表面的一部分将高浓度的n型杂质通过离子注入进行掺杂，形成源区6。此时，为了降低注入缺陷，保持衬底温度在500℃以上的高温进行氮或者磷的离子注入。
在图6(e)所示工序中，将作为掩模使用的硅氧化模21以及侧壁22，通过选择性的干腐蚀以及氟酸处理除去。源区6中的杂质浓度为1×1019cm-3左右，比p+接触区4的杂质浓度低。源区6的深度比p+接触区4浅，例如在300nm左右。
在高电阻SiC层2和阱区3以及源区6上堆积碳膜9。碳膜9的堆积按照以下的顺序。首先将SiC衬底设置在溅射蒸镀装置(图中未表示)的衬底安装部，通过气体排气系统将室内抽真空。此时的真空度大约在10-4Pa左右。通过气体排气系统将室内抽真空之后，送入Ar气体，在10-2Pa左右的压力下，在碳板的对电极上施加13.56MHz，100W的高频电力，进行溅射蒸镀。经过约20分钟的蒸镀，形成膜厚50nm的碳膜9。此时，碳膜97中所包含的氢等碳以外的成分少，已经确认碳膜9的成分99％以上是碳。
将由碳膜9覆盖的SiC衬底放置在退火装置上(图中未表示)，由气体提供装置提供退火气氛用气体。作为退火气氛气体选择了氩气。氩气的流量为0.5升/分。室内的压力为固定的91kPa。其后，将衬底温度升温至1750℃，保持此温度的状态下，向高电阻SiC层2和阱区3以及源区6注入的杂质的活化退火进行30分钟。在提供氩气的状态下，停止向线圈施加高频电压结束加热，冷却衬底。
在图6(f)所示的工序中，通过硫酸和过氧化氢水3∶1的混合液的处理，将碳膜9均匀地溶解除去。此种情况下，上述混合溶液几乎不溶解SiC层，所以只除去了碳膜。
接着，为了完全除去碳膜9，在热氧化室内设置SiC衬底，提供流量5升/分的氧并加热至800℃。经过30分钟的加热，表面的碳膜9几乎被完全除去，在本实施方式中，加热了60分钟。其结果在本实施方式中，铝的活化率在90％以上，能实现充分的活化率。
此处在本实施方式中也和第2实施方式同样，除去碳膜9之后的高电阻SiC层2和阱区3以及源区6的平均表面粗糙度Ra大约在2nm以下，例如可以得到约0.9nm～1.3nm这样的数据。也就是说，伴随活化退火不发生表面的粗糙。
在除去碳膜9后的高电阻SiC层2和阱区3以及源区6的上面，将包含沟道层5x的外延生长层5外延生长。此时的条件和第1实施方式中的图3(a)所示的工序所说明的一样。
在本实施方式中，外延生长刚过后的沟道层5x的平均表面粗糙度Ra能得到例如约为0.08nm～0.8nm这样的值。即得到比外延生长的衬底层的表面粗糙度还要小的表面粗糙度，在外延生长中产生平滑化现象。具体地说，外延生长前(覆盖了碳膜的退火后)的高电阻SiC层2和阱区3以及源区6的表面粗糙度Ra为1.3nm时，外延生长刚过后的沟道层5x的平均表面粗糙度Ra为0.78nm，外延生长前(覆盖了碳膜的退火后)的高电阻SiC层2和阱区3以及源区6的表面粗糙度Ra为0.9nm时，外延生长刚过后的沟道层5x的平均表面粗糙度Ra为0.08nm，得到这样的数据。
其后的工序如第1实施方式中图3(b)～(e)所示，所以省略其图示和说明。
按照本实施方式，除了具有第2实施方式的效果之外，还能得到以下的效果。本实施方式中，在图6(c)所示的工序中，在为形成p阱区3的注入掩模硅氧化膜21的侧面上形成侧壁22，将硅氧化模21以及侧壁22作为注入掩模，进行为形成源区6的离子注入。即因为源区6相对于p阱区3是自调整形成的，所以在图6(e)所示的剖面中，p阱区3的宽度(从源区6开始到达高电阻SiC层2之间的距离)几乎一定，由此沟道长几乎是均一的。即采用SiC衬底的MISFET的电特性是稳定的。
(第4实施方式)
图7是表示第4实施方式中横型晶体管MSEFET的构造的剖面图。
如同图所示，本实施方式的MESFET包括：作为绝缘性衬底的固有SiC衬底41、在SiC衬底41上通过外延生长形成的未掺杂的高电阻SiC层42、在高电阻SiC层42内相互分离的两个区域中分别掺杂n型杂质形成的源区44和漏区45、在高电阻SiC层42的上面通过外延生长形成的包含沟道层46x的外延生长层46、穿透沟道层46x中位于源区44上方的部分到达源区44的由Ni合金膜构成的源极49、穿透沟道层46x中位于漏区45上方的部分到达漏区45的由Ni合金膜构成的漏极50、在位于沟道层46x中源极49和漏极50之间的区域上形成的肖特基栅极51。
沟道层46x具有将作为载流子过渡区发挥功能的第1半导体层46a和比第1半导体层46a膜厚还要薄的、能向第1半导体层46a提供载流子的、包含高浓度n型杂质的第2半导体层46b交互的叠层构成的多重δ掺杂层。例如，第1半导体层46a中杂质的浓度在1×1016cm-3以下，其厚度在40nm左右，第2半导体层46b中杂质的浓度在1×1017cm-3～1×1018cm-3左右，其厚度在10nm左右。例如，沟道层46x的最下层作为第1半导体层46a，第1半导体层46a和第2半导体层46b交互地三次堆积，最上层是再次堆积第1半导体层46a的构造。此时，如果第1半导体层46a的厚度为40nm，第2半导体层46b的厚度为10nm，则沟道层46x的厚度为190nm。
图8(a)～(e)以及图9(a)～(c)是表示本实施方式的MESFET的制造工序的剖面图。
首先在图8(a)所示的工序中，在具有从4H-SiC的(0001)面倾斜8度倾斜角的倾斜衬底即SiC衬底41的主平面上，通过热CVD等，外延生长未掺杂的高电阻SiC层42。此时，例如分别使用作为原料气体的硅烷(SiH4)和丙烷(C3H8)、作为载流子气体的氢(H2)。作为高电阻SiC层42的厚度例如优选数μm。
在图8(b)所示的工序中，在与高电阻SiC层42相互隔离的部位离子注入n型杂质氮或者磷，形成源区44以及漏区45。形成源区44、漏区45时，通过CVD法，将作为注入掩模的厚度在1μm左右的硅氧化膜43在高电阻SiC层42上堆积之后，通过光刻以及干腐蚀，在位于硅氧化膜43中源区44以及漏区45上方的部分形成开口。为了降低注入缺陷，保持衬底温度在500℃以上的高温进行氮或者磷的离子注入，离子注入后，将硅氧化膜43用氟酸除去。
此时，源区44以及漏区45的n型杂质浓度通常在1×1018cm-3以上，其深度在0.3μm左右。
在图8(c)所示的工序中，为了活化在图8(b)所示的工序中注入的杂质，在衬底上碳膜55堆积的状态下，在氩等惰性气体的气氛中，进行1750℃、30分钟的活化退火。碳膜55的堆积方法或退火方法与第2实施方式中图5(e)所示的工序相同。
在图8(d)所示的工序中，除去碳膜55。此时，为了除去碳膜55，通过硫酸和过氧化氢水3∶1的混合液的处理和热氧化室内中进行加热的处理以及这些处理的条件和第2实施方式中图5(f)所示的工序相同。
在图8(e)所示的工序中，例如通过热CVD，将包含沟道层46x的外延生长层46进行外延生长。形成沟道层46x中的第2半导体膜46b(参照图7)时，例如分别使用作为原料气体的硅烷(SiH4)和丙烷(C3H8)、作为载流子气体的氢(H2)，作为掺杂剂气体的氮(N2)。形成沟道层46x中的第1半导体膜46a(参照图7)时，不提供掺杂剂气体，分别提供作为原料气体的硅烷(SiH4)和丙烷(C3H8)、作为载流子气体的氢(H2)。通过交互的重复此热CVD，能实现图7所示的叠层掺杂层的构造。
在图9(a)所示的工序中，在位于外延生长层46中源区44和漏区46的上方部分上，进行与第1实施方式中的图3(c)所示的工序相同的处理。即采用抗蚀剂膜Re(图中未表示)的提离(left off)法，在衬底上形成源极、漏极，保留厚度为200nm的Ni膜49x、50x。
在图9(b)所示的工序中，对Ni膜49x、50x进行例如在氮等的惰性气体的气氛中温度为1000℃、2分钟的条件下的热处理。此热处理时，产生镍(Ni)以及碳化硅(SiC)的相互扩散和反应，穿透沟道层46x分别到达源区44以及漏区45，形成主要由镍硅化物构成的源极49以及漏极50。
在图9(c)所示的工序中，在位于沟道层46x上在源极44和漏极46之间的部位上形成肖特基栅极51。作为肖特基栅极51例如能够采用镍膜等通过提离方法。肖特基栅极51的厚度例如优选200nm左右。
其后的工序没有图示，堆积作为覆盖源极44、漏极46、肖特基栅极51以及沟道层46x的层间绝缘膜的厚度在1μm左右的硅氧化膜，通过RIE等，形成穿透层间绝缘膜到达源极44、漏极46以及肖特基栅极51的通孔之后，将厚度为2μm左右的铝膜通过真空蒸镀等堆积，通过通常的光刻、腐蚀等图案化，形成电极焊盘或布线。
对于本实施方式也和第2实施方式同样通过将沟道层46x的表面平滑化，得到载流子迁移度高、电流能力大的MESFET。特别是本实施方式的MESFET中，因为沟道层46x具有多重δ掺杂层，所以能够得到耐压高的、电流能力大的MESFET。
利用本实施方式的制造工序形成的MESFET的沟道层46x的剖面用TEM进行评价的话，沟道层46x的下面以及表面上最大表面粗糙度Rmax在1nm左右，如果求出平均表面粗糙度Ra的话，只能观察到1nm以下的凸凹，实现了良好的平滑性。
在本实施方式中，半导体装置是没有栅绝缘膜的MESFET，但对于在沟道层46x的上面设置栅绝缘膜，在栅绝缘膜上设置栅极的横型MISFET的情况，也能够发挥和上述第1实施方式同样的效果。
对于本实施方式的MESFET或横型MISFET，并非只有大块的SiC衬底，也能采用在各种氧化物衬底等上面将SiC层外延生长的SiC衬底来形成。
(第5实施方式)
图10是表示第5实施方式中的横型晶体管MISFET的构造的剖面图。
如同图所示，本实施方式的MISFET包括：低电阻的P型SiC衬底61、在SiC衬底61上通过外延生长形成的、包含1×1015cm-3～1×1016cm-3左右的P型杂质的高电阻SiC层62、在高电阻SiC层62内互相分离的两个区域分别掺杂n型杂质形成的源区64以及漏区65、在高电阻SiC层62上通过外延生长形成的包含沟道层66x的外延生长层66、穿透位于外延生长层66中源区64上方的部分到达源区64的由Ni合金膜构成的源极69、穿透位于外延生长层66中漏区65上方的部分到达漏区65的由Ni合金膜构成的漏极70、在位于沟道层66x中源极69和漏极70之间的区域上形成的栅极71、在栅极71和沟道层66x之间介在的栅绝缘膜72。栅绝缘膜72的厚度约为80nm，栅长为10μm，栅宽为500μm。在SiC衬底61的背面，设置了由铝形成的基极73。
沟道层66x包括作为载流子过渡区发挥功能的第1半导体层66a和比第1半导体层66a膜厚还要薄的、能向第1半导体层66a提供载流子的、包含高浓度n型杂质的第2半导体层66b交互的叠层构成的多重δ掺杂层。例如，第1半导体层66a中杂质的浓度在1×1016cm-3以下，其厚度在40nm左右，第2半导体层66b中杂质的浓度在1×1017cm-3～1×1018cm-3左右，其厚度在10nm左右。例如，沟道层66x的最下层作为第1半导体层66a，第1半导体层66a和第2半导体层66b交互地三次堆积，最上层是再次堆积第1半导体层66a的构造。此时，如果第1半导体层66a的厚度为40nm，第2半导体层66b的厚度为10nm，则沟道层66x的厚度为190nm。
本实施方式的制造方法因为基本是在第4实施方式的制造方法上只增加了形成栅绝缘膜72的工序，所以省略图示以及说明。
根据本实施方式的横型MISFET，因为沟道层66x的表面被平滑化，所以和第2实施方式的纵型MISFET同样，能得到发挥高电流驱动力和高载流子迁移度的横型MISFET。另外能够降低由于MISFET的批量或晶片内的位置引起的阀值电压的偏差。
图13(a)、(b)分别按顺序表示参考例的横型MISFET以及本实施方式的横型MISFET的阀值电压的分布状态的图。参考例的横型MISFET是将包含沟道层的外延生长层外延生长之后，从外延生长层的上方为形成源、漏区进行离子注入，接着堆积碳膜之后进行杂质的活化退火。如果比较图13(a)、(b)，参考例的横型MISFET的阀值电压散乱分布在-7.5V～5.0V的范围内，与此相对，本实施方式的横型MISFET的阀值电压集中在2.0V～4.5V的范围内，根据本实施方式能得到阀值电压偏差较小的横型MISFET。参考例的横型MISFET的载流子迁移率为20cm2/Vs，与此相对，本实施方式的横型MISFET的载流子迁移率为70cm2/Vs，由此可见载流子的迁移率也显著提高。
图13(b)所示的数据虽然是针对横型MISFET的数据，但对纵型MISFET也能得到同样的数据。即在纵型MISFET以及MESFET中，为形成源区进行离子注入后，在横型MISFET中为形成源、漏区进行离子注入后，在堆积碳膜的状态下进行杂质活化的退火，其后除去碳膜，通过为形成沟道层进行的退火，与形成外延的衬底层相比，能够得到表面粗糙度更小的沟道层。其结果能得到电流驱动力大的纵型MISFET、横型MISFET、MESFET等。
另外这些器件的载流子迁移度也能得到提高，能够得到阀值电压的偏差小的MISFET(包含纵型MISFET以及横型MISFET)。
本发明的半导体装置及其制造方法，特别适用于功率器件、高频器件，能够用于采用SiC衬底的MISFET、MESFET等。

Claims (19)

1、一种半导体装置，包括：
在衬底的主平面上设置的碳化硅层；
在上述碳化硅层的一部分上设置的包含第1导电型杂质的高浓度杂质扩散区；
在上述高浓度杂质扩散区域的至少一部分上以及上述碳化硅层上通过外延生长形成的外延生长层；
在上述外延生长层的一部分上设置的、上面比上述碳化硅层的上面还平滑的横跨上述高浓度杂质扩散区的沟道层。
2、根据权利要求1所述的半导体装置，其中，进一步包括：
穿透上述外延生长层到达上述高浓度杂质区的电极。
3、根据权利要求1所述的半导体装置，其中，
上述碳化硅层的上面通过抛光被平滑化。
4、根据权利要求1所述的半导体装置，其中，
上述碳化硅层的上面在覆盖碳膜的状态下进行杂质活化处理。
5、根据权利要求1～4中任一项所述的半导体装置，其中，
在包含上述沟道层和上述高浓度杂质扩散区的剖面中，上述沟道层和上述高浓度杂质扩散区的重叠区域的横向尺寸比上述沟道层的厚度大。
6、根据权利要求1～4中任一项所述的半导体装置，其中，
上述碳化硅层的与上述沟道层接触的面的平均表面粗糙度在2nm以下。
7、根据权利要求1～4中任一项所述的半导体装置，其中，
上述沟道层的上面的平均表面粗糙度在1nm以下。
8、根据权利要求1～4中任一项所述的半导体装置，其中，
上述沟道层包含多重δ掺杂层，所述多重δ掺杂层通过将作为载流子过渡区发挥动能的至少一个的第1半导体层和含有比上述第1半导体层的载流子用杂质浓度高的、比上述第1半导体层膜厚还要薄、能向上述第1半导体层提供载流子的至少一个的第2半导体层相互叠层而构成。
9、根据权利要求1～4中任一项所述的半导体装置，其中，进一步包括：
在上述碳化硅层的一部分上以包围上述高浓度杂质扩散区的方式形成的包含第2导电型杂质的阱区；
在上述沟道层上设置的栅绝缘膜；
在上述栅绝缘膜上设置的栅极；
在上述碳化硅衬底的背面设置的欧姆电极，
上述高浓度杂质扩散区作为源区发挥功能；
上述碳化硅层包含第1导电型杂质；
上述沟道层横跨上述高浓度杂质扩散区以及上述阱区；
上述碳化硅衬底作为漏区发挥功能；
作为纵型MISFET发挥功能。
10、根据权利要求9所述的半导体装置，其中，
上述沟道层包含第1导电型杂质，作为累积型MISFET发挥动能。
11、根据权利要求1～4中任一项所述的半导体装置，其中，进一步包括：
在上述碳化硅的其他部分设置的包含第1导电型杂质的另外的高浓度杂质扩散区；
在上述沟道层上设置的栅绝缘膜；
在上述绝缘膜上设置的栅极，
上述高浓度杂质扩散区以及另外的高浓度杂质扩散区作为源区·漏区发挥功能；
上述沟道层横跨上述高浓度杂质扩散区以及上述另外的高浓度杂质扩散区，
作为横型MISFET发挥功能。
12、根据权利要求11所述的半导体装置，其中，
上述沟道层包含第1导电型杂质，作为累积型MISFET发挥功能。
13、根据权利要求1～4中任一项所述的半导体装置，其中，进一步包括：
在上述碳化硅的其他部分设置的包含第1导电型杂质的另外的高浓度杂质扩散区；
与上述沟道层肖特基接触的栅极，
上述高浓度杂质扩散区以及另外的高浓度杂质扩散区作为源区·漏区发挥功能；
上述沟道层横跨上述高浓度杂质扩散区以及上述另外的高浓度杂质扩散区，
作为MESFET发挥功能。
14、一种半导体装置的制造方法，其中，包括：
在衬底的碳化硅层的一部分上进行第1导电型杂质的离子注入，形成高浓度杂质扩散区的工序(a)；
进行用于活化向上述高浓度杂质扩散区注入的杂质的退火的工序(b)；
在上述工序(b)之后，在上述碳化硅层的表面，形成横跨上述高浓度杂质扩散区的一部分的包含沟道层的外延生长层的工序(c)。
15、根据权利要求14所述的半导体装置的制造方法，其中，
上述工序(b)是在用碳膜覆盖上述碳化硅层的状态下进行的；
在上述工序(b)之后上述工序(c)之前进一步包含除去上述碳膜的工序。
16、根据权利要求14所述的半导体装置的制造方法，其中，
在上述工序(b)之后上述工序(c)之前，进一步包含将上述碳化硅层的表面进行平滑处理的工序。
17、根据权利要求16所述的半导体装置的制造方法，其中，
在对上述碳化硅层的表面进行平滑处理的工序中，进行机械化学抛光。
18、根据权利要求14～17中任一项所述的半导体装置的制造方法，其中，进一步包括：
在上述工序(c)之后，在位于上述外延生长层的上述高浓度杂质扩散区的上方区域上形成金属膜的工序；
通过热处理，使上述金属膜和上述外延生长层反应，形成到达上述高浓度杂质扩散区的由合金膜构成的电极的工序。
19、根据权利要求14～17中任一项所述的半导体装置的制造方法，其中，进一步包含：
在上述工序(a)之前，利用在位于上述碳化硅层的一部分的上方的区域开口的注入掩模，进行第2导电型杂质的离子注入，形成包围上述高浓度杂质扩散区的阱区的工序(e)；
形成覆盖上述注入掩模的上述开口部的侧面的侧壁的工序(f)；
在上述工序(a)中，利用上述注入掩模以及侧壁，进行上述第1导电型杂质的离子注入。
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