CN1263133C - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN1263133C
CN1263133C CNB011339233A CN01133923A CN1263133C CN 1263133 C CN1263133 C CN 1263133C CN B011339233 A CNB011339233 A CN B011339233A CN 01133923 A CN01133923 A CN 01133923A CN 1263133 C CN1263133 C CN 1263133C
Authority
CN
China
Prior art keywords
face orientation
mentioned
crystal face
film
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011339233A
Other languages
English (en)
Other versions
CN1389920A (zh
Inventor
百濑寿代
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1389920A publication Critical patent/CN1389920A/zh
Application granted granted Critical
Publication of CN1263133C publication Critical patent/CN1263133C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供一种在各晶面方位上形成的MOSFET都具有良好特性的半导体装置。其半导体装置包含这样的场效应型晶体管，即，在半导体衬底上具有隔着栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括：形成与栅绝缘膜相接的沟道形成区的表面部分在(100)硅晶面方位上的第一场效应型晶体管；和形成与栅绝缘膜相接的沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上形成的第二场效应型晶体管；且上述第二场效应型晶体管的栅绝缘膜的氧化膜折算容量厚度比上述第一场效应型晶体管的栅绝缘膜的氧化膜折算容量厚度薄。

Description

半导体装置
技术领域
本发明涉及半导体装置，尤其涉及在高性能、低能耗的LSI(大规模集成电路)等中使用的CMOS(互补金属氧化物半导体)。
背景技术
迄今为止，为了实现CMOS的高性能化，已公知有形成在沟道部上设置无掺杂外延硅层(硅外延淀积层)的晶体管的技术(例如，可参见K.Noda，T.Uchida，T.Tatsumi，T.Aoyama，K.Nakajima，H.Miyamoto，T.Hashimoto，和I.Sasaki，“0.1μm delta doped MOSFET using postlow-energy implanting selective epitaxy，”Symp.VLSI Tech.Dig.，pp.19-20，1994，(参考文献[1])、或T.Ohguro，H.Haruse，H.Sugaya，S.Nakamura，N.Sugiyama，E.Morifuji，H.Kimijima，T.Yoshimoto，T.Morimoto，H.S.Momose，Y.Katsumata，and H.Iwai，“Silicon epitaxyand its application to RFIC’s，”Electrochemical society proceeding vol.99-18，pp.123-141，1999。(参考文献[2]))。
该结构的晶体管已公知不仅具有高的驱动力、良好的亚阈值(sub-threshold)特性，还具有可降低作为微细CMOS问题的栅泄漏电流的效果(例如，可参见H.S.Momose，T.Ohguro，E.Morifuji，H.Sugaya，S.Nak
amura，T.Yoshitomi，H.Kimijima，T.Morimoto，F.Matsuoka，Y.Katsumata，H.Ishiuchi，和H.Iwai，“Improvement of direct-tunnelinggate leakage current in ultra-thin gate oxide CMOS with TiN gateelectrode using non-doped selective epitaxial Sichannel technique”，inIEDM Tech.Dig.pp.819-822，December，1999。(参考文献[3]))。
图22是作为现有的CMOS的例子，示出上述结构的晶体管的制造方法。
首先，如图(a)所示，在通常的(100)晶面方位的硅衬底101的表面部分上形成元件分离区102，画出元件区(N型阱区、P型阱区)103a、103b。然后在该元件区103a、103b的表面上形成12nm厚的硅牺牲氧化膜(图中未示出)，然后分别导入作为杂质的砷和硼，为了得到沟道部所期望的阈值，形成PMOS沟道杂质导入区104a和NMOS沟道杂质导入区104b。
接着，剥离上述硅牺牲氧化膜后，作为用来除去上述硅衬底101表面部残留的氧的前处理，在940℃下进行预加热处理。
然后，用减压气相淀积(RP-CVD)法在例如800℃下用Si2H4Cl2气体在上述PMOS沟道杂质导入区104a和NMOS沟道导质导入区104b上，分别形成约30mn厚的硅外延生长层105a、105b。该工艺可得到具有十分陡峭的杂质浓度梯度的沟道。
然后，如图(b)所示，用炉氧化法进行栅氧化处理，形成预定厚度的栅绝缘膜106a、106b。例如，若进行800℃温度下60分钟的栅氧化处理，可形成5nm厚的氧化膜。通过选择适当的温度和时间，该炉氧化法可实现所期望厚度的栅绝缘膜106a、106b。
然后，在上述氧化膜上堆积约250nm厚的多晶硅膜，之后用各向异性蚀刻构图，分别形成具有所期望栅长的栅极107a、107b。
然后，导入预定的杂质，之后例如在氮气气氛中进行1000℃×20秒的热处理，使上述栅极107a、107b中的杂质活化，并在杂质导入区104a、104b的表面部分别形成浅的源·漏区108a、108b。
之后，通过分别形成栅侧壁部109a、109b和深的源·漏区110a、110b，完成在沟道部具有上述硅外延生长层105a、105b的PMOS晶体管(p型MOSFET，即P-MOSFET)和NMOS晶体管(N型MOSFET，即n-MOSFET)。
接着，用公知技术在上述栅极107a、107b上和上述源·漏区110a、110b的表面部上分别形成硅化物层(图中未示出)，以实现各电极部的低电阻化，之后借助于触点部分与金属布线等连接。
在N型MOSFET在(100)晶面方位上形成时，或P型MOSFET在(100)以外的(110)晶面方位等上形成时，都可以得到良好的移动性(mobility)。
从这种观点出发，尝试在(100)以外的晶面方位上形成沟道部具有硅外延生长层的MOSFET，如上所述，具有硅外延生长层的沟道结构的MOSFET是用于提高驱动力和得到良好的亚阈值的优选结构，但与(100)面方位上的MOSFET相比可靠性差，栅泄漏电流增大。
另外，在(111)晶面方位上有沟道/栅绝缘膜界面的MOSFET，在栅绝缘膜和硅衬底界面上的界面能级多，存在栅绝缘膜中的固定电荷多等的问题。即，与在(100)晶面方位上有沟道/栅绝缘膜界面的MOSFET相比，晶体管的可靠性差。实际上，在具有5nm厚的栅绝缘膜的MOSFET的场合下，与(100)晶面方位上的MOSFET相比，(111)晶面方位上的MOSFET的界面能级密度增加为2.2倍，且阈值电压不稳定，传导性和电流驱动力也不稳定，其偏差大到两倍左右。
发明内容
因此，本发明的目的在于提供一种半导体装置，可实现提高(100)以外的晶面方位上设置的MOSFET的可靠性、栅泄漏电流、噪音特性等，在各方位上各特性都良好的MOSFET。
为了实现上述目的，本发明提供一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括：第一场效应型晶体管，其构成为在沟道形成区上具有外延生长层，且与栅绝缘膜相接的该沟道形成区的表面部分在(100)硅晶面方位上；以及第二场效应型晶体管，其构成为具有无外延生长层的沟道形成区，且与栅绝缘膜相接的该沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上。
还提供一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括：第一场效应型晶体管，其构成为具有第一沟道杂质分布，且与栅绝缘膜相接的沟道形成区的表面部分在(100)硅晶面方位上；以及第二场效应型晶体管，其构成为具有第二沟道杂质分布，且与栅绝缘膜相接的沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上。
还提供一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括：包含与栅绝缘膜相接的沟道形成区的表面部分在具有外延生长层的(100)硅晶面方位上的第一区域、和与栅绝缘膜相接的沟道形成区的表面部分在无外延生长层的与(100)硅晶面方位不同的晶面方位上的第二区域的场效应型晶体管。
还提供一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括：第一场效应型晶体管，其构成为在源·漏区上具有外延生长层，且与硅化物层或金属布线层相接的源·漏区的表面部分在(100)硅晶面方位上；以及第二场效应型晶体管，其构成为具有无外延生长层的源·漏区，且与硅化物层或金属布线层相接的源·漏区的表面部分在与(100)硅晶面方位不同的晶面方位上。
还提供一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括：包含与源·漏区的硅化物层或金属布线层相接的表面部分在有外延生长层的(100)硅晶面方位上的第一区域、和与源·漏区的硅化物层或金属布线层相接的表面部分在无处延生长层的与(100)硅晶面方位不同的晶面方位上的第二区域构成的场效应型晶体管。
还提供一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括：构成为与栅绝缘膜相接的沟道形成区的表面部分在(100)硅晶面方位上的第一场效应型晶体管；和构成为与栅绝缘膜相接的沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上的第二场效应型晶体管；且上述第二场效应型晶体管的栅绝缘膜的氧化膜折算容量厚度比上述第一场效应型晶体管的栅绝缘膜的氧化膜折算容量厚度薄。
还提供一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括：构成为与栅绝缘膜相接的沟道形成区的表面部分在(100)硅晶面方位上的第一场效应型晶体管；和构成为与栅绝缘膜相接的沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上的第二场效应型晶体管；且上述第一场效应型晶体管的栅绝缘膜由与上述沟道形成区相接的第一绝缘膜和由与该第一绝缘膜不同的物质或组成构成的第二绝缘膜的层叠膜构成；上述第二场效应型晶体管的栅绝缘膜由与上述沟道形成区相接的第三绝缘膜和由与该第三绝缘膜不同的物质或组成构成的第四绝缘膜的层叠膜构成；且上述第三绝缘膜的氧化膜折算容量厚度比上述第一绝缘膜的氧化膜折算容量厚度薄。
根据本发明的半导体装置，可以改善在(100)以外的晶面方位上形成的场效应型晶体管的特性。由此，可以在同一硅衬底上混合存在在各硅晶面方位上不损害晶体管优点、具有极高性能、高可靠性和低泄露电流，噪音特性良好的场效应型晶体管。
附图说明
图1是说明本发明实施方案1的CMOS的制造方法的工序剖面图；
图2是说明本发明实施方案2的CMOS的制造方法的工序剖面图；
图3是说明本发明实施方案2的另一构成的CMOS的制造方法的工序剖面图；
图4是说明本发明实施方案2的又一构成CMOS的制造方法的斜视图；
图5是同样地说明图4所示COMS的制造方法的工序剖面图；
图6是用来说明本发明的实施例3的CMOS的制造方法的工序剖面图；
图7是用来说明本发明的实施例4的CMOS的制造方法的第一构成例的工序剖面图；
图8是用来说明本发明的实施例4的CMOS的制造方法的第二构成例的工序剖面图；
图9是用来说明本发明的实施例4的CMOS的制造方法的第三构成例的工序剖面图；
图10是用来说明本发明的实施例4的CMOS的制造方法的第四构成例的工序剖面图；
图11是用来说明本发明的实施例5的CMOS的制造方法的第一构成例的工序剖面图；
图12是用来说明本发明的实施例5的CMOS的制造方法的第二构成例的工序剖面图；
图13是用来说明本发明的实施例5的CMOS的制造方法的第三构成例的工序剖面图；
图14是用来说明本发明的实施例5的CMOS的制造方法的第四构成例的工序剖面图；
图15是本发明实施例6的示出栅绝缘膜的构成的一例的MOSFET的剖面图；
图16是说明本发明的晶片内的氧化膜厚度波动的特性图；
图17是说明本发明的MOSFET的传导性和阈值电压的晶片内波动的特性图；
图18是本发明的以MOS电容器为例说明其可靠性的特性图；
图19是示出以分别形成本发明的在(100)晶面方位上有厚栅氧化膜的MOSFET和在(111)晶面方位上有薄栅氧化膜的MOSFET的场合为例的CMOS的工序剖面图；
图20是说明本发明的晶面方位和氧化硅膜和关系的特性图；
图21是以在(100)、(111)晶面方位上形成具有层叠膜构成的栅绝缘膜的MOSFET的场合为例的CMOS的工序剖面图；
图22是用来说明现有技术和其问题的CMOS的工序剖面图。
具体实施方式
首先，在说明本发明的实施方案之前，解释一下本发明的概念。
通常，在硅衬底的(100)晶面方位上的外延生长比大块(bulk)表面的硅表面粗糙度低。但是，根据本发明人的新得到的发现，在(100)以外的晶面方位上的外延生长反而增加硅表面的粗糙度。
表1示出用AFM(原子力显微镜)评价大块硅和硅外延生长层(Epi-Si)的表面的粗糙度的结果。
表1
  晶面方位   Ra(nm)   RMS(nm)
  (100)(111)   大块硅   0.110.11   0.140.13
(100)(111) Epi-Si   0.080.19   0.100.24
其中，Ra(平方最小粗糙度)是在预定测量面上从中心面到表面的偏差的平方的平均值的平方根，RMS(算术平均粗糙度)是在预定测量面从中心面到表面的偏差的绝对值的平均值。
由外延生长得到的硅表面的粗糙度的变动极大地受各晶面方位的硅成长速度的影响。关于得到表1所示结果的解释，推测是向硅的(100)晶面方位生长的速度比其它晶面方位的方向快，且，向(111)晶面方位方向生长的速度比(100)等其它晶面方位方向慢的原因。
因此，在沟道部具有除(100)以外的诸如(111)晶面方位等上的无掺杂硅外延淀积层的MOSFET的场合，其晶体管的绝缘膜的可靠性和栅泄漏电流等的特性因其界面粗糙度增大，比(100)晶面方位上的MOSFET差。
另外，在(100)以外的晶面方位上形成在源·漏区具有硅外延生长层的MOSFET的场合，由于硅界面的粗糙度增加，硅化物和硅的界面的特性劣化，接合电流增加。
这个问题不仅在(111)晶面方位上的晶体管中存在，在已公知比(100)晶面方位硅生长速度慢的(110)、(113)、(115)等各方向(例如，可参见C.H.Van den Brekel，“growth rate anisotropy and morphology ofautoepitaxial silicon films from SiCl4，”J of Crystal Growth，pp.259-266，1974。参考文献[4])或(211)、(311)、(511)、(811)、(101)、(011)等晶面方位中也存在同样的问题。
下面，参照附图对解决上述问题的本发明的实施方案进行说明。
(实施方案1)
图1示意地示出根据本发明实施方案1的CMOS的制造方法。
首先，用公知技术如硅各向异性蚀刻加工(100)晶面方位的硅衬底11的表面部分，在该表面部分的一部分上使(100)以外的晶面方位(在这里是(110)晶面方位)露出。然后，在硅衬底11的表面部分上形成元件分离区12，画出元件区(N型阱区、P型阱区)13a、13b。在该场合下，上述(110)晶面方位是具有第二杂质分布的第二MOSFET(P型MOSFET)的形成区，形成在上述N型阱区13a的表面部分上。(以上参见图(a)。)
接着，在上述元件区13a、13b的表面上形成12nm厚的硅牺牲氧化膜(图中未示出)后，为了实现作为沟道部所希望的阈值，分别向上述N型阱区13a和P型阱区13b导入作为杂质的砷和硼。
然后，通过剥离上述硅牺牲氧化膜的一部分，用覆盖绝缘膜21只覆盖上述N型阱区13a。即除第一MOSFET(N型MOSFET)的形成区即上述P型阱区13b外，只在上述N型阱区13a上残留有上述硅牺牲氧化膜。(以上，参见图(b))。
接着，作为除去上述硅衬底11的表面部分残留的氧的前处理，进行940℃下的预加热处理。
接着，用减压气相淀积(RP-CVD)法在例如800℃下用Si2H4Cl2气体，只在作为上述N型MOSFET的沟道部的上述P型阱区13b的主表面上形成具有第一杂质分布的约30nm厚的硅外延生长层(低浓度层)15。(以上，参见图(c))。通过该工艺可以实现具有非常陡峭的杂质浓度梯度的(100)晶面方位上的N型MOSFET的沟道部。
之后，去除覆盖上述N型阱区13a的覆盖绝缘膜(硅牺牲氧化膜)21。
然后，用急速热氧化(RTO)法进行栅氧化处理，在上述N型阱区13a和上述P型阱区13b上分别形成预定厚度的栅绝缘膜16a、16b。例如，在800℃×10秒的条件下用RTO法进行栅氧化处理，可形成1.5nm厚的氧化膜。若用该RTO法或炉氧化法，通过选择适当的温度和时间，可以实现所期望厚度的栅绝缘膜16a、16b。
然后，在上述栅绝缘膜16a、16b上堆积约250nm厚的多晶硅膜，之后用各向异性蚀刻构图，在上述N型阱区13a和上述P型阱区13b上分别形成具有所期望的栅长的栅极17a、17b。
接着，导入预定的杂质种类。然后，为了杂质的扩散和活化，在例如氮气气氛中进行1000℃×20秒左右的热处理，在上述P型阱区13b的表面部分上形成浅的源·漏区18。
之后，分别形成上述栅极17b的栅侧壁部19、和比上述浅源·漏区18深的源·漏区20a、20b。由此，分别完成在沟道部有上述硅外延生长层15的(100)晶面方位上的NMOS晶体管(N型MOSFET)；以及在沟道部没有上述硅外延生长层15、具有由上述N型阱区13构成的沟道部的(100)以外的(110)晶面方位上的PMOS晶体管(P型MOSFET)。(以上，参见图(d))
然后，用公知的技术在上述栅极17a、17b上和上述源·漏区20a、20b的表面部分上分别形成硅化物层(图中未示出)，以实现各电极部的低电阻化，之后借助于触点部分与金属布线等进行连接。
这样地，通过形成外延沟道结构，不仅可以提高(100)晶面方位上的MOSFET的特性，在本发明中还可以在同一硅衬底上混合存在在各晶面方位上都不损害在(100)以外的晶面方位上形成的MOSFET的优点、具有极高可靠性和低泄露电流，且噪音特性良好的MOSFET。
本实施方案以分别在(100)晶面方位上形成N型MOSFET的沟道部、在(100)以外的晶面方位上形成P型MOSFET的沟道部的情况为例进行了说明。此时，可以得到N型MOSFET和P型MOSFET都具有良好的移动性，且具有高可靠性、低泄露电流、噪音特性的CMOS。
另外，即使在(100)晶面方位和与(100)晶面方位不同的晶面方位上形成相同导电类型的MOSFET时(例如，在两种晶面方位上分别形成N型MOSFET的情况，或在两种晶面方位上分别形成P型MOSFET的情况)，同样也可以得到具有高可靠性、低泄露电流、良好噪音特性的MOSFET。此时，通过只在(100)晶面方位上的MOSFET的沟道部上形成低浓度的硅外延生长层，可以在同一硅衬底上形成与在无硅外延生长层的、与(100)晶面方位不同的晶面方位上的MOSFET阈值不同的同种导电类型的MOSFET。
(实施方案2)
图2示意地示出根据本发明实施方案2的CMOS的制造方法。
在此，对用绝缘膜只覆盖至少(100)以外的如(110)晶面方位，在除该(110)晶面方位以外的全部区域上形成硅外延生长层的情况进行说明。
首先，用公知技术如硅各向异性蚀刻加工(100)晶面方位的硅衬底11的表面部分，在该表面部分的一部分上使(100)以外的(110)晶面方位露出。然后，在硅衬底11的表面部分上形成元件分离区12，画出元件区(N型阱区、P型阱区)13a、13b。在该场合下，上述(110)晶面方位是具有第二杂质分布的第二MOSFET(P型MOSFET)的沟道形成区，形成在上述N型阱区13a的表面部分上。(以上参见图(a)。)
接着，在上述元件区13a、13b的表面上形成12nm厚的硅牺牲氧化膜(图中未示出)后，为了实现作为沟道部所希望的阈值，分别向上述N型阱区13a和P型阱区13b导入作为杂质的砷和硼。
然后，通过剥离上述硅牺牲氧化膜的一部分，用覆盖绝缘膜21覆盖上述N型阱区13a的包含(110)晶面方位上的沟道形成区的区域。即除第一MOSFET(N型MOSFET)的形成区即上述P型阱区13b、和上述N型阱区13a的上述(100)晶面方位上的部分之外，只在上述(110)晶面方位上残留有上述硅牺牲氧化膜。(以上，参见图(b))。
接着，作为除去上述硅衬底11的表面部分残留的氧的前处理，进行940℃下的预加热处理。
接着，用减压气相淀积(RP-CVD)法在例如800℃下用Si2H4Cl2气体，至少在作为上述N型MOSFET的沟道部的、包含上述P型阱区13b的主表面的上述(100)晶面方位上，形成具有第一杂质分布的约30nm厚的硅外延生长层(低浓度层)15。(以上，参见图(c))。通过该工艺可以实现具有非常陡峭的杂质浓度梯度的(100)晶面方位上的N型MOSFET的沟道部。
之后，去除覆盖上述(110)晶面方位的覆盖绝缘膜(硅牺牲氧化膜)21。
然后，用急速热氧化(RTO)法进行栅氧化处理，在上述N型阱区13a和上述P型阱区13b上分别形成预定厚度的栅绝缘膜16a、16b。例如，在800℃×10秒的条件下用RTO法进行栅氧化处理，可形成1.5nm厚的氧化膜。若用该RTO法或炉氧化法，通过选择适当的温度和时间，可以实现所期望厚度的栅绝缘膜16a、16b。
然后，在上述栅绝缘膜16a、16b上堆积约250nm厚的多晶硅膜，之后用各向异性蚀刻构图，在上述N型阱区13a和上述P型阱区13b上分别形成具有所期望的栅长的栅极17a、17b。
接着，导入预定的杂质种类。然后，为了杂质的扩散和活化，在例如氮气气氛中进行1000℃×20秒左右的热处理，在上述P型阱区13b的表面部分上形成浅的源·漏区18。
之后，分别形成上述栅极17b的栅侧壁部19、和比上述浅源·漏区18深的源·漏区20a、20b。由此，分别完成在沟道部有上述硅外延生长层15的(100)晶面方位上的NMOS晶体管(N型MOSFET)；以及在沟道部没有上述硅外延生长层15、具有由上述N型阱区13构成的沟道部的(100)以外的(110)晶面方位上的PMOS晶体管(P型MOSFET)。(以上，参见图(d))
然后，用公知的技术在上述栅极17a、17b上和上述源·漏区20a、20b的表面部分上分别形成硅化物层(图中未示出)，以实现各电极部的低电阻化，之后借助于触点部分与金属布线等进行连接。
由此，即使在仅除(110)晶面方位以外的(100)晶面方位上分别形成硅外延生长层15的本实施方案的情况下，也可以期望获得与上述第一实施方案所示的CMOS的情况同样的效果。
此时，即使在源·漏区20a、20b中，通过仅在(100)晶面方位上形成硅外延生长层15，在(110)晶面方位上有沟道部的MOSFET的源·漏区20a中可抑制硅化物和硅的界面的粗糙度，可防止源·漏接合处泄漏电流的增加。
另外，在源·漏区20a、20b未形成硅化物层的情况下，在(110)晶面方位上有沟道部的MOSFET的源·漏区20a中可抑制布线导电层(金属布线层)和硅界面的粗糙度增大，可防止源·漏接合处泄漏电流的增加。
另外，如图3(a)～(d)所示，形成栅极17a、17b后，通过用覆盖绝缘膜21覆盖(100)以外的诸如(110)晶面方位上的源·漏区20a-1，在(100)晶面方位上的第一MOSFET的源·漏区20b和(111)晶面方位上的具有沟道部的第二MOSFET的源·漏区20a-1、20a-2的露出(100)晶面方位的表面的区域20a-2上，选择性地形成硅外延生长层15，也可得到同样的效果(即，升高的源·漏结构)。
而且，图4和图5(a-1)～(a-4)、(b-1)～(b-4)举例示出了这样的情况，即，在硅衬底11的表面部分，至少使(100)晶面方位X和除此之外的例如(110)晶面方位Y露出，在除该(110)晶面方位Y之外的全部区域上形成硅外延生长层15。其中，图4是硅衬底11的斜视图，图5(a-1)～(a-4)分别是(100)晶面方位X的剖面图，图5(b-1)～(b-4)分别是(110)晶面方位Y的剖面图。
上述(100)晶面方位X是具有第一杂质分布、第一MOSFET(N型MOSFET)的沟道形成区，在上述P型阱区13b的表面部上形成。
图1示意地示出根据本发明实施方案1的CMOS的制造方法。
首先，用公知技术如硅各向异性蚀刻加工(100)晶面方位的硅衬底11的表面部分，在该表面部分的一部分上，露出(100)晶面方位X和(100)以外的(110)晶面方位Y。此时，例如图4所示，(100)晶面方位X和(110)晶面方位Y都和硅衬底11成90°夹角，(100)晶面方位X和(110)晶面方位Y成45°角(或135°角)。
然后，例如图5(a-1)、(b-1)所示，在硅衬底11的表面部分上形成元件分离区12，画出元件区(N型阱区、P型阱区)13a、13b。在该场合下，上述(100)晶面方位X是具有第一杂质分布的第一MOSFET(N型MOSFET)的沟道形成区，形成在上述p型阱区13b的表面部分上。另外上述(110)晶面方位Y是具有第二杂质分布的第二MOSFET(P型MOSFET)的沟道形成区，形成在上述N型阱区13a的表面部分。
接着，在上述元件区13a、13b的表面上形成12nm厚的硅牺牲氧化膜(图中未示出)后，为了实现作为沟道部所希望的阈值，分别向上述N型阱区13a和P型阱区13b导入作为杂质的砷和硼。
然后，例如如图5(a-2)、(b-2)所示，通过剥离上述硅牺牲氧化膜的一部分，用覆盖绝缘膜覆盖上述N型阱区13a的包含(110)晶面方位Y上的沟道形成区的区域。即，只在上述(110)晶面方位Y上残留有上述硅牺牲氧化膜。
接着，作为除去上述硅衬底11的表面部分残留的氧的前处理，进行940℃下的预加热处理。
接着，如图5(a-3)、(b-3)所示，用减压气相淀积(RP-CVD)法在例如800℃下用Si2H4Cl2气体，至少在作为上述N型MOSFET的沟道部的、包含上述P型阱区13b的主表面的上述(100)晶面方位X上形成具有第一杂质分布的约30nm厚的硅外延生长层(低浓度层)15。通过该工艺可以实现具有非常陡峭的杂质浓度梯度的(100)晶面方位上的N型MOSFET的沟道部。
之后，去除覆盖上述(110)晶面方位Y的覆盖绝缘膜(硅牺牲氧化膜)21。
然后，用急速热氧化(RTO)法进行栅氧化处理，在上述N型阱区13a和上述P型阱区13b上分别形成预定厚度的栅绝缘膜16a、16b。例如，在800℃×10秒的条件下用RTO法进行栅氧化处理，可形成1.5nm厚的氧化膜。若用该RTO法或炉氧化法，通过选择适当的温度和时间，可以实现所期望厚度的栅绝缘膜16a、16b。
然后，在上述栅绝缘膜16a、16b上堆积约250nm厚的多晶硅膜，之后用各向异性蚀刻构图，在上述N型阱区13a和上述P型阱区13b上分别形成具有所期望的栅长的栅极17a、17b。
本实施方案的情况，是相对于(100)晶面方位的硅衬底11的衬底面，(100)晶面方位X上的MOSFET的栅极17a和(110)晶面方位Y上的MOSFET的栅极17b的栅长方向呈90°的纵型MOSFET结构。因此，可以用同一工艺形成栅极17a、17b，同时进一步简化工艺，工艺的吻合性好，且适合微细化。
接着，如图5(a-4)、(b-4)所示，导入预定的杂质种类。然后，为了杂质的扩散和活化，在例如氮气气氛中进行1000℃×20秒左右的热处理，在上述N型阱区13a的表面部分和上述P型阱区的表面部分上分别形成源·漏区20a、20b。由此，分别完成在沟道部具有上述硅外延生长层15的(100)晶面方位上的N型MOSFET；和在沟道部没有上述硅外延生长层15、具有由上述N型阱区13a构成的沟道部的、(100)以外的(110)晶面方位Y上的P型MOSFET。
然后，用公知的技术在上述栅极17a、17b上和上述源·漏区20a、20b的表面部分上分别形成硅化物层(图中未示出)，以实现各电极部的低电阻化，之后借助于触点部分与金属布线等连接。
另外，虽然对采用(100)晶面方位的硅衬底11的场合进行了说明，但并不仅限于此，也可以用(110)晶面方位的硅衬底。即，即使在(110)晶面方位的硅衬底的表面部分上通过硅各向异性蚀刻等使(100)晶面方位X和(110)晶面方位Y露出，在两方位X、Y上分别形成MOSFET的情况下，也可得到同样的效果。
本实施方案以分别在(100)晶面方位上形成N型MOSFET的沟道部、在(100)以外的晶面方位上形成P型MOSFET的沟道部的情况为例进行了说明。此时，可以得到N型MOSFET和P型MOSFET都具有良好的移动性，且具有高可靠性、低泄露电流、噪音特性的CMOS。
另外，即使在(100)晶面方位和与(100)晶面方位不同的晶面方位上形成相同导电类型的MOSFET时(例如，在两种晶面方位上分别形成N型MOSFET的情况，或在两种晶面方位上分别形成P型MOSFET的情况)，同样也可以得到具有高可靠性、低泄露电流、良好噪音特性的MOSFET。此时，通过只在(100)晶面方位上的MOSFET的沟道部上形成低浓度的硅外延生长层，可以在同一硅衬底上形成与无硅外延生长层的、在与(100)晶面方位不同的晶面方位上的MOSFET阈值不同的同种导电类型的MOSFET。
(实施方案3)
图6示意地示出根据本发明实施方案3的CMOS的制造方法。此处，对在硅衬底上在至少(100)以外的例如(111)晶面方位上形成P型MOSFET的情况进行说明。
首先，用公知技术如硅各向异性蚀刻加工(100)晶面方位的硅衬底11的表面部分，在该表面部分的一部分上形成“V”字状沟，使(100)以外的(110)晶面方位露出。然后，在硅衬底11的表面部分上形成元件分离区12，画出元件区(N型阱区、P型阱区)13a、13b。在该场合下，上述(110)晶面方位是具有第二杂质分布的第二MOSFET(P型MOSFET)的形成区，形成在上述N型阱区13a的表面部分。(以上参见图(a)。)
接着，在上述元件区13a、13b的表面上形成12nm厚的硅牺牲氧化膜(图中未示出)后，为了实现作为沟道部所希望的阈值，分别向上述N型阱区13a和P型阱区13b导入作为杂质的砷和硼。
然后，通过剥离上述硅牺牲氧化膜的一部分，用覆盖绝缘膜21只覆盖上述N型阱区13a(或者，上述N型阱区13a的至少(111)晶面方位上)。即除第一MOSFET(N型MOSFET)的形成区即上述P型阱区13b外，只在上述N型阱区13a(或者，上述N型阱区13a上的除上述(100)晶面方位之外的上述(111)晶面方位)上残留有上述硅牺牲氧化膜。(以上，参见图(b))。
接着，作为除去上述硅衬底11的表面部分残留的氧的前处理，进行940℃下的预加热处理。
接着，用减压气相淀积(RP-CVD)法在例如800℃下用Si2H4Cl2气体，只在作为上述N型MOSFET的沟道部的上述P型阱区13b的上述(100)晶面方位面上形成具有第一杂质分布的约30nm厚的硅外延生长层(低浓度层)15。(以上，参见图(c))。通过该工艺可以实现具有非常陡峭的杂质浓度梯度的(100)晶面方位上的N型MOSFET的沟道部。
之后，去除覆盖至少上述(111)晶面方位的覆盖绝缘膜(硅牺牲氧化膜)21。
然后，用急速热氧化(RTO)法进行栅氧化处理，在上述N型阱区13a和上述P型阱区13b上分别形成预定厚度的栅绝缘膜16a、16b。例如，在800℃×10秒的条件下用RTO法进行栅氧化处理，可形成1.5nm厚的氧化膜。若用该RTO法或炉氧化法，通过选择适当的温度和时间，可以实现所期望厚度的栅绝缘膜16a、16b。
然后，在上述栅绝缘膜16a、16b上堆积约250nm厚的多晶硅膜，之后用各向异性蚀刻构图，在上述N型阱区13a和上述P型阱区13b上分别形成具有所期望的栅长的栅极17a、17b。
接着，导入预定的杂质种类。然后，为了杂质的扩散和活化，在例如氮气气氛中进行1000℃×20秒的热处理，在上述P型阱区13b的表面部分上形成浅的源·漏区18。
之后，分别形成上述栅极17b的栅侧壁部19、和比上述浅源·漏区18深的源·漏区20a、20b。由此，分别完成在沟道部有上述硅外延生长层15的(100)晶面方位上的NMOS晶体管(N型MOSFET)；以及在沟道部设有上述硅外延生长层15、具有由上述N型阱区13构成的沟道部的(100)以外的(110)晶面方位上的PMOS晶体管(P型MOSFET)。(以上，参见图(d))
然后，用公知的技术在上述栅极17a、17b上和上述源·漏区20a、20b的表面部分上分别形成硅化物层(图中未示出)，以实现各电极部的低电阻化，之后借助于触点部分与金属布线等连接。
这样地，即使在(100)晶面方位上和(100)以外的(111)晶面方位上分别形成MOSFET的本实施方案的场合下，也可期望得到与上述实施方案1、2所示的CMOS的情况同样的效果。
本实施方案以分别在(100)晶面方位上形成N型MOSFET的沟道部、在(100)以外的晶面方位上形成P型MOSFET的沟道部的情况为例进行了说明。此时，可以得到N型MOSFET和P型MOSFET都具有良好的移动性，且具有高可靠性、低泄露电流、噪音特性的CMOS。
另外，即使在(100)晶面方位和与(100)晶面方位不同的晶面方位上形成相同导电类型的MOSFET时(例如，在两种晶面方位上分别形成N型MOSFET的情况，或在两种晶面方位上分别形成P型MOSFET的情况)，同样也可以得到具有高可靠性、低泄露电流、良好噪音特性的MOSFET。此时，通过只在(100)晶面方位上的MOSFET的沟道部上形成低浓度的硅外延生长层，可以在同一硅衬底上形成与无硅外延生长层的、在与(100)晶面方位不同的晶面方位上的MOSFET阈值不同的同种导电类型的MOSFET。
(实施方案4)
图7示意地示出根据本发明实施方案4的CMOS的制造方法。此处，对在沟道宽度方向的剖面上，MOSFET的沟道部构成为至少包含硅衬底上的(100)晶面方位、和除此之外的例如(110)晶面方位的情况进行说明。
首先，如该图的(a)所示，用公知技术如硅各向异性蚀刻加工(100)晶面方位的硅衬底11的表面部分，在该表面部分的一部分上使(100)以外的晶面方位(在这里是(110)晶面方位)露出。然后，在硅衬底11的表面部分上形成元件分离区12，画出用来形成晶体管的沟道部的区域。此时，为了提高单位面积的电流驱动力，在沟道宽度方向的剖面上，除了上述(100)晶面方位外，使上述(110)晶面方位也露出。
接着，在上述硅基板11的表面上形成12nm厚的硅牺牲氧化膜(图中未示出)后，为了实现作为沟道部所希望的阈值，分别向上述N型阱区13a和P型阱区13b导入作为杂质的砷和硼。
然后，通过剥离上述硅牺牲氧化膜的一部分，用覆盖绝缘膜21只覆盖在上述硅衬底11的(110)晶面方位上。即，只在除上述(100)晶面方位之外的上述(110)晶面方位上残留有上述硅牺牲氧化膜。
接着，作为除去上述硅衬底11的表面部分残留的氧的前处理，进行940℃下的预加热处理。
接着，如该图的(b)所示，用减压气相淀积(RP-CVD)法在例如800℃下用Si2H4Cl2气体，在上述(100)晶面方位上形成约30nm厚的硅外延生长层(低浓度层)15。
之后，去除覆盖上述(110)晶面方位上的覆盖绝缘膜(硅牺牲氧化膜)21。
然后，如该图的(c)所示，用急速热氧化(RTO)法进行栅氧化处理，形成预定厚度的栅绝缘膜16。例如，在800℃×10秒的条件下用RTO法进行栅氧化处理，可形成1.5nm厚的氧化膜。若用该RTO法或炉氧化法，通过选择适当的温度和时间，可以实现所期望厚度的栅绝缘膜16。
然后，在上述栅绝缘膜16上堆积约250nm厚的多晶硅膜，之后用各向异性蚀刻构图，形成具有所期望的栅长的栅极17。
接着，导入用来形成源·漏区预定的杂质种类。然后，为了杂质的扩散和活化，在例如氮气气氛中进行1000℃×20秒左右的热处理。
由此，完成具有分别以有上述硅外延生长层15的(100)晶面方位上的硅表面、以及没有上述硅外延生长层15的(110)晶面方位上的硅表面作为沟道部的MOSFET。
然后，用公知的技术在上述栅极17上和上述源·漏区的表面部分上分别形成硅化物层(图中未示出)，以实现各电极部的低电阻化，之后借助于触点部分与金属布线等连接。
这样地，在构成为，晶体管的沟道部包含除了(100)晶面方位以外，还有(110)晶面方位上的硅表面的本实施方案的情况下，在沟道宽度方向的剖面上，范围A所示的部分都是其沟道宽度。由此，可以使沟道宽度比从晶片上面看到的栅宽度更度。因此，可以得到更高的驱动力，成为适合微细化的结构。
另外，在上述实施方案4的MOSFET中，虽然晶体管的沟道部构成为包含(110)晶面方位上的硅表面，但并不仅限于此，例如可如图8(a)～(c)所示，构成为在沟道宽度方向的剖面上，晶体管的沟道部(沟道宽度A)包含(111)晶面方位上的硅表面。
或者，例如如图9(a)～(c)所示，在沟道宽度方向的剖面上，晶体管的沟道部(沟道宽度A)可构成为包含除了(100)以外，还有(110)晶面方位和(111)晶面方位上的硅表面等的多个(100)以外的硅表面。
而且，如图10所示，在沟道宽度的剖面上，晶体管的沟道部(沟道宽度A)可构成为包含除了(100)以外，还有例如(110)晶面方位等的硅表面的多个位置。
在本实施方案中，无论哪种情况都可得到具有高可靠性、低泄露电流、良好噪音特性的MOSFET。
(实施方案5)
图11示意地示出根据本发明实施方案5的CMOS的制造方法。此处，对在沟道长度方向的剖面上，MOSFET的沟道部构成为至少包含硅衬底上的(100)晶面方位、和除此之外的例如(110)晶面方位的情况进行说明。
首先，如该图的(a)所示，用公知技术如硅各向异性蚀刻加工(100)晶面方位的硅衬底11的表面部分，在该表面部分的一部分上使(100)以外的晶面方位(在这里是(110)晶面方位)露出。然后，在硅衬底11的表面部分上形成元件分离区(图中未示出)。此时，在沟道长度方向的剖面上，形成包含上述(100)晶面方位外和上述(110)晶面方位的用来形成晶体管沟道部的硅表面。
接着，在上述硅基板11的表面上形成12nm厚的硅牺牲氧化膜(图中未示出)后，为了实现作为沟道部所希望的阈值，分别向上述N型阱区13a和P型阱区13b导入作为杂质的砷和硼。
然后，通过剥离上述硅牺牲氧化膜的一部分，用覆盖绝缘膜21只覆盖上述硅衬底11的(110)晶面方位。即只在除上述(100)晶面方位之外的上述(110)晶面方位上残留有上述硅牺牲氧化膜。
接着，作为除去上述硅衬底11的表面部分残留的氧的前处理，进行940℃下的预加热处理。
接着，如该图的(b)所示，用减压气相淀积(RP-CVD)法在例如800℃下用Si2H4Cl2气体，在上述(100)晶面方位上形成约30nm厚的硅外延生长层(低浓度层)15。
之后，去除覆盖上述(110)晶面方位上的覆盖绝缘膜(硅牺牲氧化膜)21。
然后，如该图的(c)所示，用急速热氧化(RTO)法进行栅氧化处理，形成预定厚度的栅绝缘膜16。例如，在800℃×10秒的条件下用RTO法进行栅氧化处理，可形成1.5nm厚的氧化膜。若用该RTO法或炉氧化法，通过选择适当的温度和时间，可以实现所期望厚度的栅绝缘膜16。
然后，在上述栅绝缘膜16上堆积约250nm厚的多晶硅膜，之后用各向异性蚀刻构图，形成具有所期望的栅长的栅极17。
接着，导入用来形成源·漏区预定的杂质种类。然后，为了杂质的扩散和活化，在例如氮气气氛中进行1000℃×20秒左右的热处理，形成源·漏区20。
由此，完成具有分别以有上述硅外延生长层15的(100)晶面方位上的硅表面、以及没有上述硅外延生长层15的(110)晶面方位上的硅表面作为沟道部的MOSFET。
然后，用公知的技术在上述栅极17上和上述源·漏区20的表面部分上分别形成硅化物层(图中未示出)，以实现各电极部的低电阻化，之后借助于触点部分与金属布线等连接。
这样地，在构成为，晶体管的沟道部包含除了(100)晶面方位以外，还有(110)晶面方位上的硅表面的本实施方案的情况下，在沟道长度方向的剖面上，范围B所示的部分都是其沟道长度。
另外，在上述实施方案5的MOSFET中，虽然晶体管的沟道部构成为包含(110)晶面方位上的硅表面，但并不仅限于此，例如可如图12(a)～(c)所示，构成为在沟道长度方向的剖面上，晶体管的沟道部包含(111)晶面方位上的硅表面。
或者，例如如图13(a)～(c)所示，在沟道长度方向的剖面上，晶体管的沟道部(沟道长度B)可构成为包含(110)晶面方位和(111)晶面方位上的硅表面等的多个硅表面。
而且，如图14所示，在沟道长度的剖面上，晶体管的沟道部(沟道长度B)可构成为包含除了(100)以外，还有例如(110)晶面方位上的多个硅表面。
在本实施方案中，无论哪种情况都可得到具有高可靠性、低泄露电流、良好噪音特性的MOSFET。
虽然在上述的实施方案1～5中，对以(110)和(111)作为(100)以外的晶面方位的场合进行了说明，但本发明并不仅限于此，对于已公知比(100)晶面方位硅生长速度慢的诸如(113)和(115)、或(211)、(311)、(511)、(811)、(011)、(101)(011)等各晶面方位，都可期望同样的效果。
另外，虽然在每个实施方案的场合，都采用了(100)晶面方位的硅衬底(晶片)，在其表面部分上有意形成(100)以外的晶面方位，但是即使对诸如(100)以外的晶面方位的硅衬底，也可以同样地实施。即，在(100)以外的晶面方位的硅衬底中，通过各向异性蚀刻或化学蚀刻等使(100)晶面方位露出后，在该露出面的晶体管的沟道剖的形成区域上形成硅外延生长层也是可以的。
另外，形成硅外延生长层也不限于减压气相淀积法，例如，也可用低压气相淀积(UHV-CVD，超高真空气相淀积)法等形成Si2H6、SiHCl4、SiH4等，以及它们与H2或HCl的混合气体。
另外，在各实施方案中，虽然硅外延生长层15的厚度为30nm，但是约0.2nm的厚度就可得到效果，若膜更厚，就可进一步增加表面平坦化和降低栅泄露电流的效果。其中，为了用栅极实现良好的对晶体管的开关特性，约70nm以下的厚度就可以。
另外，在上述实施方案1～5中，对主要由硅构成的外延生长层的情况进行了说明。但并不仅限于此，即使用主要由硅和锗的混合层构成的层，也可获得同样的效果。
(实施方案6)
作为在不同于(100)晶面方位的晶面方位上有沟道/栅绝缘膜界面的MOSFET的栅绝缘膜(第二栅绝缘膜)，希望比在(100)晶面方位上有沟道/栅绝缘膜界面的MOSFET的栅绝缘膜(第一栅绝缘膜)更薄。具体地，(111)晶面方位上形成的MOSFET中，例如，可以是氧化膜折算容量厚度为2.5nm以下，或者在栅绝缘膜为叠层膜结构的场合下，与该硅衬底相接的绝缘膜的厚度优选为2.5nm以下。
下面，参照图15说明本发明实施方案6的MOSFET中的栅绝缘膜的厚度。其中图(a)是形成单层膜结构的栅绝缘膜时的例子，图(b)是形成叠层膜结构的栅绝缘膜时的例子。
图15(a)中，例如用急速氧化(RTO)法进行栅氧化处理，至少在硅衬底11的(111)晶面方位上(N型阱区13a)上形成2.5nm以下的厚度。
如上所述，例如用RTO法在800℃×10秒的条件下进行栅氧化处理，结果如表2所示，可形成1.5nm厚的氧化膜(纯氧化物)。由此，若用RTO法，通过选择适当的温度和时间，可以在(111)晶面方位上实现2.5nm以下的所期望厚度的栅绝缘膜16a。
表2
  (100)平均值  б(nm)    (％)   (111)平均值  б(nm)    (％)
  纯氧化物   700℃，O210％，2s   1.29    0.90   1.16    0.86
  800℃，O250％，1s   1.36    0.98   1.32    0.85
  RT800℃，O2100％，10s 1.54    0.83 1.47    0.72
  O800℃，O2100％，30s 1.81    0.86 1.74    0.81
  800℃，O2100％，120s   2.14    0.83   2.03    0.72
  炉850℃，O2   2.98    0.57   3.63    1.06
氮氧化物   RTO(800℃，O250％，ls)+炉(850℃，NO10％，30m) 2.22    0.38 2.14    0.38
在图15(b)中，栅绝缘膜16a具有例如氧化硅膜(第二栅绝缘膜)16a-1和高介电膜16a-2的叠层膜结构。此时，上述氧化硅膜16a-1是如上所述用急速氧化法进行栅氧化处理，至少在硅衬底11的(111)晶面方位(N型阱区13a)上形成2.5nm以下的厚度。然后，在该氧化硅膜16a-1上，层积Al2O3等构成的高介电膜16a-2，形成栅绝缘膜16a。
这样地，控制栅绝缘膜膜厚的、(100)以外的(111)晶面方位上的MOS晶体管(MOSFET)中，与栅绝缘膜厚的情况相比，可以改善硅衬底11和栅绝缘膜16a之间的界面能级等，可提高晶体管性能。
图16是以8英寸晶片为例，比较(100)晶面方位和(111)晶面方位的晶面内的氧化膜厚度的波动。
从图中明显可看出，当氧化膜厚度Tox在2.0～2.5nm左右时，比其厚的情况下(100)晶面方位的特性更好，而比其薄的情况下(111)晶面方位的特性更好。具体地，若氧化膜厚度Tox为2.5nm以下，晶片面内的偏差6(Tox)增加。
图17是比较(100)晶面方位的8英寸晶片上的晶体管和(111)晶面方位上和8英寸晶片上的晶体管的N型MOSFET的传导性Gm和阈值电压Vth在晶片面内的波动。
从图中明显可看出，当氧化膜厚度Tox在2.0～2.5nm左右时，比其厚的情况下(100)晶面方位的特性更好，而比其薄的情况下(111)晶面方位的特性更好。具体地，若氧化膜厚度Tox为2.5nm以下，晶片面内的偏差6(Tox)增加。
图18以8英寸晶片为例，比较(111)晶面方位上的MOS电容器和(100)晶面方位上的MOS电容器的TDDB(时间相关的介电击穿)可靠性。图(a)是晶片面内的波动，图(b)是与氧化膜厚度的关系。
氧化膜厚度Tox比2.0～2.5nm更薄时，在同一条件下进行氧化处理时，(111)晶面方位上的MOS电容器的TDDB可靠性比(100)晶面方位上的MOS电容器高。
同样地，(111)晶面方位上的晶体管即使在氧化膜在2.0nm以下的场合，也可实现较高的可靠性。
图19(a)～(c)是分别形成在(100)晶面方位上有厚的栅氧化膜16b的MOSFET、和在(111)晶面方位上有薄的栅氧化膜16a的MOSFET。
此时，(100)晶面方位和(111)晶面方位这两者都可以实现高性能具有可靠性的晶体管。
(100)晶面方位和(111)晶面方位上的各栅氧化膜16a、16b可以通过二次氧化工艺分别形成所期望的膜厚。或者，如上述表2和图20(a)、(b)所示，在2.2nm以下的厚度时，也可以用一次氧化工艺在(111)晶面方位上同时形成比(100)晶面方位上薄的氧化膜。
图20(a)示出在(100)、(111)晶面方位上形成的氧化硅膜的氧化速度和氧化膜厚度的关系，图20(b)是在(100)、(111)晶面方位上形成的硅氧化膜的氧化厚度的比(在同一氧化条件下)。
图21(a)～(d)是在(100)、(111)晶面方位上分别形成具有由叠层膜16-1、16-2构成的栅绝缘膜16的MOSFET时的例子。
此时，上述栅绝缘膜16例如构成为在硅氧化膜16-1上层积高介电膜16-2。
另外，在图15(a)和图19所示的MOSFET中，作为栅绝缘膜16a并不仅限于氧化膜。例如，也可以是硅氮化膜、硅氮氧化膜或它们的叠层膜，只要氧化膜折算容量厚度为2.5nm以下，优选为2.0nm以下，就可得到同样的效果。
在硅氮化膜的场合，由于其介电率约为硅氧化膜的两倍，使其膜厚在5nm以下，可得到这种效果。
在硅氮氧化膜的情况下，由于其介电率根据氮的含量而定，在从氧化膜到氮化膜之间的2.5～5.0nm，根据其含氮量确定上限膜厚，可得到同样的效果。即，硅氮氧化膜的比介电率εSiON可由绝缘膜中的氮氧组分比由下式1得到：
ϵ SiON = ( 1 - x ) ϵ SiO 2 + xϵ S i 3 N 4 . . . ( 1 )
其中，x是硅氮氧化膜中Si3N4对SiON的比。
硅氧化膜的比介电率εSiO2为3.9，硅氧化膜的比介电率εSi3N4为7.9，所以硅氮氧化膜的比介电率εSiON可从下式2求出：εSiON＝3.9+4x(0＜x＜1)    …(2)
由于得到本发明效果的绝缘膜的厚度为氧化膜折算容量厚度2.5nm以下，在硅氮氧化膜的情况下，根据氮含量，膜厚在2.5(3.9+4x)/3.9nm时，得到同样的效果。
尤其是，采用硅氮氧化膜时，其膜厚的波动比氧化膜时小(见表2)。因此，可以实现更高性能和可靠性的晶体管。
在图15(b)和21的MOSFET中，栅绝缘膜16并不限于是硅氧化膜16-1和高介电膜16-2的叠层膜。即，可以用例如硅氮化膜，硅氮氧化膜或它们的叠层膜替代上述硅氧化膜16-1，只要氧化膜折算容量厚度在2.5nm以下，优选为2.0nm以下，就可得到与上述情况相同的效果。
同样地，作为高介电膜16-2，可以用诸如HfO2-SiO2、ZrO2-SiO2、2La2O3-SiO2、Gd2O3-SiO2等的硅酸盐或Si3N4、Ta2O5、Sc2O3、Y2O3、Gd2O3、La2O3、ZrO2、LaA1O3、ZrTiO4、HfO2、SrZrO3、HfxSnyTizO、ZrxSnyTizO、TiO2、SrTiO3、SrBi2Ta2O9、BaxSr1-xTiO3、PZT等有绝缘性的膜来代替上述Al2O3，无论在哪种情况下，都可期待同样的效果。
尤其是，在叠层膜结构的栅绝缘膜16的情况下，其上层部分并不仅限于上述的高介电膜16-2那样的单层膜，例如为了改善栅极界面特性、提高了靠性和降低泄露电流，也可以采用由两层以上不同材料的膜层叠而成的结构，当然此时也能得到同样的效果。
上述的实施方案6说明了以(111)晶面方位作为(100)以外的晶面方位的情况，但并不仅限于此，例如(110)、(113)和(115)、或(211)、(311)、(511)、(811)、(101)、(011)等各晶面方位都能得到的效果。
尤其是，当构成与(110)、(111)晶面方位上的P型MOSFET的沟道部的栅绝缘膜相接的部分时，沟道移动性提高。另一方面，N型MOSFET中，通过构成与(100)晶面方位上的沟道部的栅绝缘膜相接的部分，沟道移动性提高。结果，可实现高性能的CMOS。此时，在与N型MOSFET的沟道部的栅绝缘膜相接的部分上，也可以不形成硅外延生长层。
本实施方案中以分别形成(100)晶面方位上的N型MOSFET的沟道部、和(100)以外的晶面方位上的P型MOSFET的沟道部的情况为例进行了说明。此时，可以实现N型MOSFET和P型MOSFET都具有良好的移动性，同时具有高可靠性、低泄露电流和良好噪音特性的CMOS。
另外，即使在(100)晶面方位和与(100)晶面方位不同的晶面方位上形成相同导电类型的MOSFET时(例如，在两种晶面方位上分别形成N型MOSFET的情况，或在两种晶面方位上分别形成P型MOSFET的情况)，同样也可以得到具有高可靠性、低泄露电流、良好噪音特性的MOSFET。此时，通过只在(100)晶面方位上的MOSFET的沟道部上形成低浓度的硅外延生长层，可以在同一硅衬底上形成与无硅外延生长层的、在与(100)晶面方位不同的晶面方位上的MOSFET阈值不同的同种导电类型的MOSFET。
另外，本发明并不局限上述(各)实施方案，在实施阶段在不脱离本发明精神的前提下可进行种种变更。另外，把上述(各)实施方案中的各阶段公开的构成要件适当组合可以得到种种发明。例如，若即使从(各)实施方案示出的全部构成要件中去掉某一要件，仍能解决说明书发明背景部分所述的要解决的(至少一个)问题，能得到发明效果部分所述的(至少一个)效果，就可以把去除该要件后的构成作为一个发明提取出来。
根据如上详述的本发明，可以提供这样的半导体装置，其能实现可以提高(100)以外的晶面方位上设置的MOSFET的可靠性、栅泄漏电流、噪音特性等的特性，且在各晶面方位上都分别具有良好的特性的MOSFET。

Claims (9)

1.一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有隔着栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括：
与栅绝缘膜相接的沟道形成区的表面部分在(100)硅晶面方位上形成的第一场效应型晶体管；和
与栅绝缘膜相接的沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上形成的第二场效应型晶体管；且
上述第二场效应型晶体管的栅绝缘膜的氧化膜折算容量厚度比上述第一场效应型晶体管的栅绝缘膜的氧化膜折算容量厚度薄。
2.如权利要求1所述的半导体装置，其特征在于：
上述第二场效应型晶体管的栅绝缘膜的氧化膜折算容量厚度在2.5nm以下。
3.如权利要求1所述的半导体装置，其特征在于：
上述第二场效应型晶体管的栅绝缘膜的氧化膜折算容量厚度在2.0nm以下。
4.如权利要求1所述的半导体装置，其特征在于：
上述与(100)硅晶面方位不同的晶面方位是(110)、(111)、(113)、(115)、(211)(311)、(511)、(811)、(101)、(011)中的任一个。
5.一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有隔着栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括：
与栅绝缘膜相接的沟道形成区的表面部分在(100)硅晶面方位上形成的第一场效应型晶体管；和
与栅绝缘膜相接的沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上形成的第二场效应型晶体管；且
上述第一场效应型晶体管的栅绝缘膜由层叠膜构成，该层叠膜包括与上述沟道形成区相接的第一绝缘膜和由与该第一绝缘膜不同的物质或组成构成的第二绝缘膜；
上述第二场效应型晶体管的栅绝缘膜由层叠膜构成，该层叠膜包括与上述沟道形成区相接的第三绝缘膜和由与该第三绝缘膜不同的物质或组成构成的第四绝缘膜；且
上述第三绝缘膜的氧化膜折算容量厚度比上述第一绝缘膜的氧化膜折算容量厚度薄。
6.如权利要求5所述的半导体装置，其特征在于：
上述第三绝缘膜的氧化膜折算容量厚度在2.5nm以下。
7.如权利要求5所述的半导体装置，其特征在于：
上述第三绝缘膜的氧化膜折算容量厚度在2.0nm以下。
8.如权利要求5所述的半导体装置，其特征在于：
上述第二绝缘膜和上述第四绝缘膜构成为，由不同物质或不同组成构成的两种以上绝缘膜的层叠膜。
9.如权利要求5所述的半导体装置，其特征在于：
上述与(100)硅晶面方位不同的晶面方位是(110)、(111)、(113)、(115)、(211)(311)、(511)、(811)、(101)、(011)中的任一个。
CNB011339233A 2001-05-31 2001-08-20 半导体装置 Expired - Fee Related CN1263133C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP165581/2001 2001-05-31
JP2001165581A JP2002359293A (ja) 2001-05-31 2001-05-31 半導体装置

Publications (2)

Publication Number Publication Date
CN1389920A CN1389920A (zh) 2003-01-08
CN1263133C true CN1263133C (zh) 2006-07-05

Family

ID=19008230

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011339233A Expired - Fee Related CN1263133C (zh) 2001-05-31 2001-08-20 半导体装置

Country Status (5)

Country Link
US (1) US6670694B2 (zh)
JP (1) JP2002359293A (zh)
KR (1) KR20020092148A (zh)
CN (1) CN1263133C (zh)
TW (1) TW530323B (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10205085B4 (de) * 2002-02-07 2006-03-23 Siltronic Ag Einkristall aus Silicium und Verfahren zu dessen Herstellung
SG124265A1 (en) * 2002-12-02 2006-08-30 Tadahiro Ohmi Semiconductor device and method of manufacturing the same
US6902962B2 (en) 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
WO2004109790A1 (ja) * 2003-06-04 2004-12-16 Tadahiro Ohmi 半導体装置およびその製造方法
JP5014566B2 (ja) * 2003-06-04 2012-08-29 国立大学法人東北大学 半導体装置およびその製造方法
JP4723797B2 (ja) * 2003-06-13 2011-07-13 財団法人国際科学振興財団 Ｃｍｏｓトランジスタ
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7148559B2 (en) * 2003-06-20 2006-12-12 International Business Machines Corporation Substrate engineering for optimum CMOS device performance
US6911383B2 (en) 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
JP4002219B2 (ja) * 2003-07-16 2007-10-31 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
US6815278B1 (en) * 2003-08-25 2004-11-09 International Business Machines Corporation Ultra-thin silicon-on-insulator and strained-silicon-direct-on-insulator with hybrid crystal orientations
KR101060701B1 (ko) 2004-03-12 2011-08-30 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US7354814B2 (en) * 2004-09-23 2008-04-08 Freescale Semiconductor, Inc. Semiconductor process with first transistor types oriented in a first plane and second transistor types oriented in a second plane
KR100849177B1 (ko) 2005-01-04 2008-07-30 삼성전자주식회사 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체집적회로 소자들 및 그 제조방법들
DE102005008772B4 (de) * 2005-02-25 2011-11-10 Infineon Technologies Ag Chip mit einem Bauelement in einem schrägen Bereich mit einer verringerten Stressabhängigkeit
US7268377B2 (en) * 2005-02-25 2007-09-11 International Business Machines Corporation Structure and method of fabricating a hybrid substrate for high-performance hybrid-orientation silicon-on-insulator CMOS devices
JP4626365B2 (ja) * 2005-04-01 2011-02-09 トヨタ自動車株式会社 ステンシルマスクとその使用方法、並びにステンシルマスク用のイオン注入装置
US7288821B2 (en) * 2005-04-08 2007-10-30 International Business Machines Corporation Structure and method of three dimensional hybrid orientation technology
KR101100430B1 (ko) 2005-11-17 2011-12-30 삼성전자주식회사 ｐ－ＭＯＳ를 포함하는 반도체 소자 및 그 제조 방법
JP2007194337A (ja) * 2006-01-18 2007-08-02 Sony Corp 半導体装置およびその製造方法
JP4951982B2 (ja) * 2006-01-24 2012-06-13 富士電機株式会社 半導体装置とその製造方法
US7456450B2 (en) * 2006-02-09 2008-11-25 International Business Machines Corporation CMOS devices with hybrid channel orientations and method for fabricating the same
US7649243B2 (en) * 2006-11-06 2010-01-19 International Business Machines Corporation Semiconductor structures incorporating multiple crystallographic planes and methods for fabrication thereof
US7781278B2 (en) * 2007-01-18 2010-08-24 International Business Machines Corporation CMOS devices having channel regions with a V-shaped trench and hybrid channel orientations, and method for forming the same
JP5016938B2 (ja) * 2007-02-06 2012-09-05 セイコーインスツル株式会社 半導体装置
WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
US8211786B2 (en) * 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
US20090242941A1 (en) * 2008-03-25 2009-10-01 International Business Machines Corporation Structure and method for manufacturing device with a v-shape channel nmosfet
US7977712B2 (en) * 2008-03-31 2011-07-12 International Business Machines Corporation Asymmetric source and drain field effect structure
US7915713B2 (en) * 2008-07-30 2011-03-29 Qimonda Ag Field effect transistors with channels oriented to different crystal planes
EP2159851A1 (fr) * 2008-09-01 2010-03-03 Université de Neuchâtel Procédé pour limiter la croissance épitaxiale dans un dispositif photoélectrique à hétérojonctions et un tel dispositif photoélctrique
JP2011009695A (ja) * 2009-05-29 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置及びディプレッション型ｍｏｓトランジスタ
JP5553276B2 (ja) * 2013-02-26 2014-07-16 国立大学法人東北大学 相補型ｍｉｓ装置の製造方法
US9263586B2 (en) 2014-06-06 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure
KR20210124844A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 강유전층을 포함하는 전자 소자 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
US5990516A (en) 1994-09-13 1999-11-23 Kabushiki Kaisha Toshiba MOSFET with a thin gate insulating film
JPH08213606A (ja) 1995-02-06 1996-08-20 Fuji Electric Co Ltd 炭化ケイ素横形高耐圧ｍｏｓｆｅｔ
US5534449A (en) * 1995-07-17 1996-07-09 Micron Technology, Inc. Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry
JP2751895B2 (ja) * 1995-10-31 1998-05-18 日本電気株式会社 半導体装置の製造方法
JPH1168104A (ja) * 1997-08-26 1999-03-09 Oki Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
US6114228A (en) * 1998-07-21 2000-09-05 Advanced Micro Devices, Inc. Method of making a semiconductor device with a composite gate dielectric layer and gate barrier layer

Also Published As

Publication number Publication date
US20020185676A1 (en) 2002-12-12
US6670694B2 (en) 2003-12-30
TW530323B (en) 2003-05-01
JP2002359293A (ja) 2002-12-13
KR20020092148A (ko) 2002-12-11
CN1389920A (zh) 2003-01-08

Similar Documents

Publication Publication Date Title
CN1263133C (zh) 半导体装置
CN1206736C (zh) 半导体装置、互补型半导体装置
CN1235292C (zh) 半导体器件及其制造方法
CN100336228C (zh) 半导体器件
CN1246909C (zh) 半导体器件及其制造方法
CN1555580A (zh) 半导体器件及其制造方法
CN100352016C (zh) 半导体器件及其制造方法
CN1223004C (zh) 半导体装置及其制造方法
CN1933158A (zh) 半导体装置及其制造方法
CN1599961A (zh) 半导体装置及其制造方法
CN1879209A (zh) 半导体装置及其制造方法
CN1577891A (zh) 半导体装置以及其制造方法
CN1838430A (zh) Mis半导体器件和互补mis半导体器件
CN1591906A (zh) 场效应型晶体管及其制造方法
CN1956223A (zh) 半导体装置及其制造方法
CN101034717A (zh) 半导体器件及其制造方法
CN1905213A (zh) 非易失性半导体存储器、半导体器件和非易失性半导体存储器的制造方法
CN1795547A (zh) P－沟道功率mis场效应晶体管和开关电路
CN1757120A (zh) 场效应晶体管
CN1303698C (zh) 半导体器件及其制造方法
CN1841737A (zh) 半导体器件及其制造方法
CN1449585A (zh) 半导体器件及其制造方法
CN1819200A (zh) 半导体器件和用于制造半导体器件的方法
CN1599067A (zh) 薄膜半导体器件、其制造工艺以及液晶显示器
CN1805144A (zh) 半导体集成电路及其制造工艺

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060705

Termination date: 20140820

EXPY Termination of patent right or utility model