CN101034717A - 半导体器件及其制造方法 - Google Patents

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Abstract

按照本发明的一个方面，一种半导体器件包括：N沟道MIS晶体管，包括：p型半导体层；形成在p型半导体层上的第一栅极绝缘层；形成在第一栅极绝缘层上的第一栅极电极；和形成在p型半导体层中的第一源极－漏极区域，其中第一栅极电极沿着栅极长度的方向夹在该第一源极－漏极区域中。第一栅极电极包括含有NiSi2的立方晶体的晶相，NiSi2的立方晶体具有5.39埃至5.40埃的晶格常数。

Description

半导体器件及其制造方法
相关申请的交叉引用
本发明是以2006年3月8日提交的在先日本专利申请No.2006-63290为基础并要求其优先权，其全部内容以引用方式并入本文。
技术领域
本发明涉及一种具有场效应晶体管的半导体器件及其制造方法。
背景技术
超集成硅电路是预期用于支撑未来的先进信息社会的一种基本技术。集成电路更高的功能性要求作为集成电路组成元件的半导体元件(即，MOSFET(金属氧化物半导体场效应晶体管)、CMOSFET(互补MOSFET)等)具有更高的性能。按照成比例缩小尺寸的规则已经基本上实现了更高性能的元件。但是，物理性质上的各种限制近来已经成为摆在有助于更高性能的超微元件面前的困难。
例如，指出了如下与使用硅的栅极电极相关的问题；即，元件工作速度的增加所导致的栅极寄生电阻的表现形式；由于绝缘膜界面中载流子耗尽引起的绝缘膜的有效电容的减小；以及由于杂质添加剂穿通进入沟道区域引起的阈值电压的改变。为了解决这些问题，提出了金属栅极材料。
用于形成金属栅极电极的其中一种技术是通过Ni或Co硅化所有栅极电极的全硅化物栅极电极技术。金属栅极电极要求按照导电类型改变的功函数，以使器件工作在最佳的工作阈值电压。
其原因是，按照栅极电极与栅极绝缘膜之间界面中栅极电极的功函数(Φeff：有效功函数)中的变化来调制MIS晶体管的工作阈值电压。因此，界面附近的栅极电极的功函数变化看起来与工作阈值电压中的变化一样形式没有改变。
例如，已经尝试通过调整硅化物的成分或晶体结构来控制功函数(请参见K.Takahashi等人的“Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation(PC-FUSI)Technique for 45nm-node LSTP and LOP Devices”，IEDM2004，4.4.1-4.4.4(以下称作“K.Takahashi等人的论文”)，以及N.Biswas等人的“Workfunction turning of nickel silicide byco-sputtering nickel and silicon”，Applied Physics Letters 87，171908(2005)，“以下称作N.Biswas等人的论文”)。
“K.Takahashi等人的论文”公开了属于NiSi2成分的功函数位于大约4.4eV附近并且适于NMOS金属，属于Ni3Si成分的功函数位于大约4.8eV附近并且适于PMOS金属。因此，这些涉及成分控制的栅极电极显示出，有效功函数Φeff大约改变0.1eV，其反过来引起阈值电压的变化。据认为这是由于栅极电极的晶相不是单相而是混合相的事实引起的。因此，期望单晶相来控制功函数。
在“K.Takahashi等人的论文”中，尝试通过改变Ni层/多晶硅层的厚度比(NiSi的成分比)以及热处理温度(范围从350摄氏度到650摄氏度)，在Ni层/多晶硅层之间的界面中引起固相反应。该文献描述了NiSi相与Ni3Si相之间的混合相、Ni3Si相与Ni31Si12相之间的混合相、以及NiSi相与NiSi2相之间的混合相被顺序产生。但是，例如，当形成例如NiSi2相的单相时，需要650摄氏度或更高温度的热处理。当在如此高的热处理温度执行硅化时，栅极绝缘膜劣化，其反过来导致漏电流的增加。
在JP-A-2005-129551中，尝试改变Ni层的厚度与多晶硅层的厚度之比，并使这些层在真空中以400摄氏度执行一分钟的热处理，由此在Ni层与多晶硅层之间的界面中引起固相反应。最终产生的(Ni+Si)层表现出大约4.4eV到大约4.9eV的功函数。但是，该层被认为是由Ni、Si和NiSix的各种物种构成的混合相，因此认为功函数将改变。
K.Takahashi等人的论文公开了，当NiSix的硅化物成分改变时，表现出大约4.4eV到大约4.9eV的功函数。但是，从NiSix的XRD(X射线衍射)的结果观察到了各种晶相，并且应当理解将形成混合相。
形成具有单相晶体结构的Ni硅化物是困难的。因此，不能减小阈值中的变化。而且，即使能够形成具有单相晶体结构的Ni硅化物，也需要由高温热处理引起的硅化反应，如NiSi2相的情况一样，这反过来增加了漏电流。因此，单相的Ni硅化物不能够用于两种导电类型(特别是n型)的栅极电极。
已知的方法是通过350摄氏度至400摄氏度的低温热处理来硅化单晶Si和非晶Si，由此产生NiSi2(请参见O.Nakatsuka等人的“Low-Temperature Formation of Epitaxial NiSi2 Layers withSolid-Phase Reaction in Ni/Ti/Si(001)Systems”，Japanese Journalof Applied Physics，Vol.44，No.5A，2005，pp.2945-2947(以下称作“O.Nakatsuka等人的论文”)，以及C.Hayzelder等人的“Silicideformation and silicide-mediated crystallization of nickel-implantedamorphous silicon thin films”，J.Appl.Physics.73(12)，15 June 1993，pp.8279-8289“以下称作C.Hayzelder等人的论文”)。
“O.Nakatsuka等人的论文”公开了，在350摄氏度对由Ni、Ti的薄层和单晶Si构成的多层进行30分钟的热处理，由此产生由TiSi2、NiSi2和单晶Si构成的多层结构。但是，在NiSi2/单晶Si之间的界面形成了(111)小面，其反过来产生粗糙。
“C.Hayzelder等人的论文”公开了将Ni离子注入到非晶Si中，并使非晶Si在400摄氏度进行三小时的热处理，因此产生NiSi2籽晶。但是，在制造LSI的过程中，长达三小时的热处理是不现实的。
发明内容
本发明已经考虑到上述的情况并提出一种半导体器件及其制造方法。按照本发明的一个方面，提供一种能够减小阈值电压变化的半导体器件以及制造该器件的方法。
按照本发明的另一方面，一种半导体器件，包括：N沟道MIS晶体管，该N沟道MIS晶体管包括：p型半导体层；形成在p型半导体层上的第一栅极绝缘层；形成在第一栅极绝缘层上的第一栅极电极；和形成在p型半导体层中的第一源极-漏极区域，第一栅极电极沿着栅极长度方向夹在该第一源极-漏极区域中。第一栅极电极包括含有NiSi2的立方晶体的晶相，NiSi2的立方晶体具有5.39埃至5.40埃的晶格常数。
按照本发明的另一方面，一种半导体器件，包括：衬底；N沟道MIS晶体管，该N沟道MIS晶体管包括：形成在衬底上的p型半导体层；形成在p型半导体层上的第一栅极绝缘层；形成在第一栅极绝缘层上的第一栅极电极；和形成在p型半导体层中的第一源极-漏极区域，第一栅极电极沿着栅极长度的方向夹在该第一源极-漏极区域中；P沟道MIS晶体管，该P沟道MIS晶体管包括：形成在衬底上的n型半导体层；形成在n型半导体层上的第二栅极绝缘层；形成在第二栅极绝缘层上的第二栅极电极。第二栅极电极包括：含有Ni3Si的立方晶体或Ni31Si12的六方晶体中的至少一种的晶相；和形成在n型半导体层中的第二源极-漏极区域，第二栅极电极沿着栅极长度的方向夹在该第二源极-漏极区域中。第一栅极电极包括含有NiSi2的立方晶体的晶相，NiSi2的立方晶体具有5.39埃至5.40埃的晶格常数。
按照本发明的另一方面，提供一种用于制造半导体器件的方法，包括：在p型半导体层上形成第一栅极绝缘层；在第一栅极绝缘层上形成第一多晶硅层；在p型半导体层的表面上形成第一源极-漏极区域，第一多晶硅层夹在该第一源极-漏极区域中；执行将Ni注入到第一多晶硅层的离子注入；在300摄氏度至800摄氏度的温度执行热处理，用于在第一多晶硅层中形成NiSi2晶核；在第一多晶硅层上形成第一Ni层，其厚度相对于第一多晶硅层的厚度为5/18至1/2；以及通过在300摄氏度至600摄氏度的温度执行用于生长NiSi2晶核的热处理，将第一多晶硅层转化成NiSi2的晶相。
按照本发明的另一方面，提供一种用于制造半导体器件的方法，包括：在p型半导体层上形成第一栅极绝缘层；在第一栅极绝缘层上形成第一多晶硅层；在p型半导体层的表面上形成第一源极-漏极区域，第一多晶硅层夹在该第一源极-漏极区域中；在第一多晶硅层上形成第一Ti薄层；在第一Ti薄层上形成第一Ni层；以及在300摄氏度至600摄氏度的温度执行热处理，用于将多层(第一Ni层/第一Ti薄层/第一多晶硅层)转化成多层(TiSi2晶相/NiSi2晶相)。
按照本发明的另一方面，提供一种用于制造半导体器件的方法，包括：在p型半导体层上形成第一栅极绝缘层；在n型半导体层上形成第二栅极绝缘层；在第一栅极绝缘层上形成第一多晶硅层；在第二栅极绝缘层上形成第二多晶硅层；在p型半导体层的表面上形成第一源极-漏极区域，第一多晶硅层夹在该第一源极-漏极区域中；在n型半导体层的表面上形成第二源极-漏极区域，第二多晶硅层夹在该第二源极-漏极区域中；在第一多晶硅层上形成第一Ti薄层；在第一Ti薄层上形成第一Ni层；在第二多晶硅层上按顺序形成第二Ni层或第二Ti薄层和第二Ni层；在300摄氏度至600摄氏度的温度执行第一热处理，用于将多层(第一Ni层/第一Ti薄层/第一多晶硅层)转化成第一多层(TiSi2晶相/NiSi2晶相)；以及执行第二热处理，用于从第二多晶硅层形成Ni3Si晶相或Ni31Si12晶相。
附图说明
图1是栅极长度方向上的示意性概略剖面图，显示了按照第一实施例的示例性的CMOSFET；
图2是栅极长度方向上的示意性概略剖面图，显示了制造第一实施例的CMOSFET的示例性的工艺；
图3是栅极长度方向上的示意性概略剖面图，显示了在图2所示工艺之后的制造第一实施例的CMOSFET的工艺；
图4是栅极长度方向上的示意性概略剖面图，显示了在图3所示工艺之后的制造第一实施例的CMOSFET的工艺；
图5是栅极长度方向上的示意性概略剖面图，显示了按照第二实施例的示例性的CMOSFET；
图6是栅极长度方向上的示意性概略剖面图，显示了制造第二实施例的CMOSFET的示例性的工艺；
图7是栅极长度方向上的示意性概略剖面图，显示了在图6所示工艺之后的制造第二实施例的CMOSFET的工艺；
图8是栅极长度方向上的示意性概略剖面图，显示了按照第三实施例的示例性的CMOSFET；
图9是栅极长度方向上的示意性概略剖面图，显示了制造第三实施例的CMOSFET的示例性的工艺；
图10是栅极长度方向上的示意性概略剖面图，显示了在图9所示工艺之后的制造第三实施例的CMOSFET的工艺；
图11是栅极长度方向上的示意性概略剖面图，显示了按照第四实施例的示例性的CMOSFET；
图12是栅极长度方向上的示意性概略剖面图，显示了制造第四实施例的CMOSFET的示例性的工艺；
图13是栅极长度方向上的示意性概略剖面图，显示了在图12所示工艺之后的制造第四实施例的CMOSFET的工艺；
图14是栅极长度方向上的示意性概略剖面图，显示了制造第四实施例的CMOSFET的另一个示例性的工艺；
图15是栅极长度方向上的示意性概略剖面图，显示了在图14所示工艺之后的制造第四实施例的CMOSFET的工艺；
图16是栅极长度方向上的示意性概略剖面图，显示了在图15所示工艺之后的制造第四实施例的CMOSFET的工艺；
图17是栅极长度方向上的示意性概略剖面图，显示了在图16所示工艺之后的制造第四实施例的CMOSFET的工艺；
图18是栅极长度方向上的示意性概略剖面图，显示了按照第一修改例的示例性的CMOSFET；
图19是显示按照第二修改例的示例性的CMOSFET的示意性鸟瞰图；
图20示意性地显示了通过在450摄氏度和700摄氏度的热处理形成的NiSi2相的X射线衍射光谱；
图21示意性地显示了使用通过在450摄氏度和700摄氏度的热处理形成的NiSi2相作为栅极电极的MOS电容器的漏电流特性；
图22示意性地显示了使用在低温形成的NiSi2相以及正交MnP类型的NiSi晶相作为栅极电极的MOS电容器电容-电压(C-V)特性；
图23示意性地显示了使用NiSi、Ni2Si、Ni31Si12和Ni3Si作为栅极电极的MOS电容器电容-电压(C-V)特性；
图24示意性地显示了透射电子显微镜相片，其中当按照实施例在多晶硅上形成Ti膜和Ni膜而没有自然的氧化物膜时，形成硅化物栅极电极作为n型MIS晶体管的栅极电极；
图25示意性地显示了图24的栅极绝缘膜的界面的高分辨率图像；
图26是栅极长度方向上的示意性概略剖面图，显示了按照第三实施例的另一个示例性的CMOSFET；
图27是按照第三实施例的CMOSFET的另一个示例性的制造方法；
图28是栅极长度方向上的示意性概略剖面图，显示了在图27所示工艺之后的制造第三实施例的另一个示例性的CMOSFET的工艺；
图29是栅极长度方向上的示意性概略剖面图，显示了在图28所示工艺之后的制造第三实施例的另一个示例性的CMOSFET的工艺；
图30示意性地显示了制造第三实施例的另一个示例性的CMOSFET的另一个工艺；
图31是栅极长度方向上的示意性概略剖面图，显示了在图30所示工艺之后的制造第三实施例的另一个示例性的CMOSFET的另一个工艺；
图32是栅极长度方向上的示意性概略剖面图，显示了在图31所示工艺之后的制造第三实施例的另一个示例性的CMOSFET的另一个工艺；
图33是显示按照第二实施例的根据n型MIS晶体管的栅极电极的电容-电压(C-V)特性计算的Vfb的氧化物膜依存特性的示意图；
图34是显示在N掺杂的硅酸盐栅极绝缘膜(HfSiON)上形成NiSi2时的电容-电压(C-V)特性以及在N掺杂的硅酸盐栅极绝缘膜(HfSiON)上形成Ni3Si时的另一个电容-电压(C-V)特性的示意图；
图35是显示在形成硅化物电极之后，通过在由Ni-Si构成的每个栅极电极中掺杂杂质的离子注入将P不均匀地分散到界面上的情况下，有效功函数Φeff的调制量与界面上的杂质密度之间的关系的示意图；以及
图36是按照第二实施例的另一个示例性的CMOSFET在栅极长度方向上的示意性概略剖面图。
具体实施方式
将参照附图说明本发明的实施例。对于各实施例共同的构造分配了相同的参考标记，并且为了简洁此处省略了对其重复的说明。附图是用于说明本发明并且促进本发明理解的示意性示意图。其中一些附图在形状、尺寸和比例方面与实际的装置不同。通过考虑下面的说明和公知的技术，本发明能够适当地进行工程改变。
(第一实施例)
首先，将参照图1说明按照第一实施例的示例的CMOSFET。
如图1所示，在p型硅衬底中通过元素隔离层中的SiO2形成p型杂质区域(p阱)和n型杂质区域(n阱)。形成在两个区域上的两个栅极绝缘层1是氧化硅膜1。绝缘层1可以形成为2nm或更小的厚度。在各自的栅极绝缘层1上由Ni的硅化物形成栅极电极5和栅极电极6，栅极电极5和栅极电极6每个具有多层结构。
由立方NiSi2晶相形成位于p阱区域上的Ni的硅化物栅极电极5。栅极电极5的所有区域都包括多晶层，其每个晶粒都呈现立方CaF2型晶体结构并且成分Ni∶Si为1∶2。如稍后详细所述，NiSi2晶相形成在较低温度，因此其晶格常数的范围从5.39埃至5.40埃。
由立方Ni3Si晶相形成位于n阱上的Ni的硅化物栅极电极6。栅极电极6的所有区域都包括多晶层，其晶粒呈现立方AuCu3型晶体结构并且具有Ni∶Si＝3∶1的成分。除了立方Ni3Si晶相之外，Ni的硅化物栅极电极6可以由六方Ni31Si12晶相形成。
在图1中，栅极电极5的所有区域由NiSi2晶相形成。但是，NiSi2晶相可以由栅极电极5与栅极绝缘层1之间界面区域中的一层形成。这同样也适用于栅极电极6。
由栅极绝缘层1和栅极电极5、6构成的栅极结构在源极与漏极之间的长度(栅极长度)，与两种导电类型相关，可以是30nm或更小。
在p阱中形成对应于n型高掺杂的杂质区域的源极区域和漏极区域，使得栅极绝缘层1夹在其间。在源极和漏极区域上形成Ni的硅化物层(NiSi层)3，作为接触电极。因此，在p型杂质区域中制造了N型MIS晶体管。同时，在n阱中形成对应于p型高掺杂的杂质区域的源极区域和漏极区域，使得栅极绝缘层1夹在其间。作为n型MIS晶体管的情况，在源极和漏极区域上形成对应于接触材料的Ni硅化物层(NiSi层)3。因此，在n型杂质区域中制造了P型MIS晶体管。n型MIS晶体管和p型MIS晶体管互补地工作，由此形成CMIS器件。
在该实施例中，能够由单晶结构的Ni硅化物形成两种导电类型的所有的栅极电极。能够由在整个界面区域中具有相同晶体结构(单相)的Ni硅化物形成直接在栅极绝缘膜上方设置的两种导电类型的栅极电极。通过这种配置，阈值电压的变化变得小于0.05eV，在CMIS器件工作时是可接受的。该变化远小于K.Takahashi等人论文中的有效功函数Φeff的变化，K.Takahashi等人论文中的变化大约是0.1eV的数量级。
如果通过5nm或更小的局部电子衍射来分析与栅极绝缘膜界面接触的电极的晶粒，界面区域中实现了单相，其中晶粒具有不同的定向，但是所有的晶粒呈现相同的晶体结构，或者其它相与主晶相之比为1％或更小。
为了确定栅极电极是否与绝缘膜接触，以垂直于栅极电极与绝缘膜之间界面的角度切割样本，并执行局部电子衍射分析，同时通过透射电子显微镜的图像确认截面。样本的厚度可以是作为分析目标的晶粒尺寸的大约一半，使得晶粒在样本的深度方向上不重叠，并且能够逐个确定晶粒。
Ni硅化物的晶相与晶系之间的相互关系如下：
Ni3Si相：立方
Ni31Si12相：六方
Ni2Si相：正交
NiSi相：正交
NiSi2相：立方
在Ni硅化物栅极电极的情况下，已知Φeff按照栅极电极的Ni-Si组分明显改变(见，N.Biswas等人的论文)。实际上，在NiSi和NiSi2混合在一起的电极中，有效功函数Φeff，表现出大约0.1eV的变化，包含了K.Takahashi等人论文中所述的变化，此参考文献的全部内容通过引用结合在本文中。
尽管稍后将提供详细的说明(见第一或第三实施例的制造方法)，但是在此实施例的制造方法中，通过Ni硅化反应形成NiSi2相作为第一相，NiSi2相在形成的加热以及热力学稳定方面消极地大于正交的MnP型NiSi相。在此实施例的制造方法，在栅极电极与栅极绝缘层之间的界面中没有形成由NiSi相和NiSi2相构成的混合相，除非Ni过多地存在。
由立方NiSi2晶相形成N型MIS晶体管的栅极电极5，NiSi2晶相的晶格常数是5.39埃至5.40埃，并且晶格常数可以是5.393埃或更大。该晶格常数对于通过低于正常温度(650摄氏度或更高)的热处理工艺(例如，450摄氏度)形成的NiSi2晶相是唯一的，在正常温度通过Ni/Si界面反应形成NiSi2。稍后将通过参照图20详细说明。
图20显示了在本实施例中通过450摄氏度的热处理工艺形成的NiSi2晶相的X射线衍射光谱，以及通过700摄氏度的高温处理工艺形成的NiSi2晶相的X射线衍射光谱。
通过使用CuKα作为X射线源以及θ/2θ方法在室温测量这些X射线衍射光谱。在用于形成的两种条件下获得立方NiSi2的衍射峰值。
通过XRD分析获得的数据对应于衍射轮廓，该衍射轮廓不同于通过上述局部电子衍射获得的轮廓，并且反映了包括整个栅极电极和Si衬底的所有晶体结构。在图20中，通过XRD轮廓只检测到NiSi2结构的衍射峰值作为电极硅化物相，因此应将整个栅极电极以及栅极绝缘膜的界面都理解为表现出“单相”。
本实施例的NiSi2晶相的所有衍射峰值出现时的角度，低于通过高温热处理工艺形成晶相时衍射峰值出现的角度。在晶格常数中出现差别；即，本实施例中在低温形成的NiSi2晶相表现出5.393埃的晶格常数，通过700摄氏度的高温热处理形成的NiSi2晶相表现出5.381埃的晶格常数。在低温形成的NiSi2的晶格常数变大0.2％。与块体的NiSi2相的晶格常数(5.406埃)相比，在低温下形成NiSi2晶相时获得的晶格常数更接近块体的晶格常数。
这归因于晶相形成时的温度的差别。当通过低温热处理形成晶相时，热收缩较小，因此相对于块体的晶格常数的偏离较小。
即使在与Si的晶格常数(5.431)相比时，在低温形成的NiSi2的晶格常数为0.6％，其小于通过高温热处理形成的NiSi2的晶格常数(0.9％)。这意味着由制造工艺期间硅化多晶硅过程中出现的体积改变所引起的机械应力的施加较小。因此减小了施加到靠近栅极电极的栅极绝缘膜和栅极侧壁的机械应力，并提高了晶体管的可靠性。此外，防止了由压缩应力施加到沟道部分可能引起的电子迁移率的劣化，由此认为器件的高速工作成为可能。
图21显示了具有通过各种方法形成的NiSi2相作为栅极电极的MOS电容器的漏电特性。所采用的栅极绝缘膜由SiO2制成，并具有7nm的厚度。在通过700摄氏度的高温热处理形成NiSi2相的情况下，Ni元素通过高温热处理扩散进入栅极绝缘膜，增加了漏电流。相反，在本实施例中以450摄氏度的低温形成NiSi2相的情况下，由于只执行了低温处理，所以减少了Ni元素向栅极绝缘膜的扩散。不会出现由于Ni元素扩散引起的损害，并且能够保持低的漏电流特性。
图22显示了属于本实施例的采用在低温形成的NiSi2电极和正交MnP型NiSi电极的MOS电容器的电容-电压(C-V)特性。
当与NiSi晶相电极的情况相比时，在低温形成的NiSi2晶相电极的C-V特性向负电压偏移。根据C-V特性确定栅极氧化物膜的厚度与平带电压(Vfb)的相关性，通过线性归纳法提取氧化物膜的厚度为0时的Vfb电压。通过根据Si衬底的杂质浓度(1×1015cm-3)确定的衬底费米能级(4.92eV)，提取电极的有效功函数Φeff。在通过低温的NiSi2晶相形成的电极的情况下，有效功函数Φeff是4.54eV，比NiSi晶相电极的有效功函数Φeff(4.66eV)低0.12eV。根据这个事实，可以理解，对于n型MIS晶体管使用本发明的NiSi2晶相电极，与NiSi晶相电极相比能够降低工作阈值电压。能够理解，该器件工作在低电压。
在本实施例中，提取有效功函数Φeff时，假设通过只从Vfb与氧化物膜厚度的相关性减去SiO2与Si衬底之间界面的固定电荷，来提取有效功函数Φeff。假设固定电荷不存在于栅极绝缘膜(SiO2)。但是，实际上，在表面密度比界面中固定电荷量小一个数量级或更多的膜中存在固定电荷。通过固定电荷提取的有效功函数Φeff的值，包括大约0.05eV数量级的误差。但是，NiSi2晶相的有效功函数Φeff保持为小于NiSi晶相的有效功函数Φeff。
P型MIS晶体管的栅极电极6可以采用立方Ni3Si相或六方的Ni31Si12相。
图23显示了具有NiSi晶相的栅极电极的MOS电容器的电容-电压(C-V)特性，具有Ni2Si晶相的栅极电极的MOS电容器的电容-电压(C-V)特性，具有Ni31Si12晶相的栅极电极的MOS电容器的电容-电压(C-V)特性，以及具有Ni3Si晶相的栅极电极的MOS电容器的电容-电压(C-V)特性。
所采用的栅极绝缘膜是SiO2，并具有10nm的厚度。通过XRD分析将每个晶相的晶体结构确定为单相。当与NiSi晶相电极的情况相比时，各个晶相电极的C-V特性向正电压偏移。在正交的Ni2Si晶相电极的情况下，根据Vfb电压与栅极绝缘膜厚度的相关性提取的有效功函数Φeff是4.75eV。在六方的Ni31Si12晶相电极以及立方Ni3Si电极的情况下，根据Vfb电压与栅极绝缘膜厚度的相关性提取的有效功函数Φeff是4.85eV。因此，有效功函数Φeff随着Ni成分的增加而变大，由此接近Si的价带。在p型MIS晶体管中，因为电极的有效功函数Φeff的值变得更接近Si的价带，所以能够降低工作阈值电压。
因此，通过使用具有大量Ni成分的Ni硅化物的栅极电极，该器件能够在低电压工作，并且最终产生的效果随着Ni成分的增加而变大。因此，作为对PMOS金属使用Ni3Si晶相和Ni31Si12晶相的结果，与通过使用NiSi晶相所获得的阈值电压相比，工作阈值电压能够降低0.2eV。
当器件所需的阈值电压较高时，也可以采用Ni2Si晶相等。
作为用作栅极电极的其晶体结构按照导电类型改变的Ni硅化物的结果，对于两种导电类型都能够降低工作电压，由此能够获得对于器件最佳的阈值电压。
栅极电极5和6的每个的高度，即，硅化物膜的厚度可以是100nm或更小，并且该高度必须随着栅极长度的缩短而减小。当与栅极长度相比该高度太高时，机械强度变得不够，在制造过程中不能保持器件的结构，由此对制造器件造成困难。通常，栅极电极的高度可以是栅极长度的两倍或三倍。当高度太低时，则不能获得栅极电极所需的薄层电阻值，这会导致器件特性的劣化。因此，为了获得按照器件技术一代所需的薄层电阻，必须保持所需的高度，并且至少需要20nm或更大的高度。
即使涉及硅化物的晶粒尺寸，也必须满足上述的条件。同时，考虑到有效功函数(Φeff)，颗粒尺寸可以是栅极长度的一半或更小。
在图1中，使用氧化硅膜作为栅极绝缘膜。但是，可以采用其介电常数高于氧化硅膜的介电常数的绝缘膜材料(高介电绝缘膜)。例如，绝缘膜材料包括Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3等。作为Zr硅酸盐或Hf硅酸盐的情况，可以使用通过混合氧化硅与金属离子形成的材料。或者，可以使用材料的组合，例如LaAl氧化物等。对于各代晶体管可以适当地选择并使用材料。甚至在下面的实施例中，也使用氧化硅膜作为栅极绝缘膜。但是，除非以其他方式指出，否则可以应用通过高介电绝缘膜替换氧化硅膜。
栅极绝缘层可以包括含有Hf元素的层，由此能够进一步降低工作阈值电压。
在此情况下，作为形成NiSi2晶相的结果所产生的有效功函数Φeff的调制效果进一步变大。作为将低温形成的NiSi2晶相用作NMOS栅极电极的结果，有效功函数Φeff呈现出4.3eV，使得能够进一步降低阈值电压。这归因于在电极与Hf基绝缘膜之间的界面中出现的Hf-Si结合所引起的费米能级钉扎效应。随着电极侧界面的Si成分变大，钉扎效应的影响变得更大。
图34是显示在N掺杂的硅酸盐栅极绝缘膜(HfSiON)上形成NiSi2时的电容-电压(C-V)特性，以及在N掺杂的硅酸盐栅极绝缘膜(HfSiON)上形成Ni3Si时的另一个电容-电压(C-V)特性的示意图。在图34中，特性的偏移量(宽度)大于图23所示的特性(关于SiO2)的偏移量，因此通过在HfSiON上使用NiSi2晶粒相，有效功函数Φeff可能是小的。
在NiSi2晶相/Hf基绝缘膜的情况下，NiSi2晶相中Si的表面密度与多晶硅的表面密度相同，因此以相同的表面密度形成了Hf-Si键。具体地，在NiSi2电极的情况下，在SiO2上出现了与多晶硅情况下获得的费米能级钉扎效应同样强烈的费米能级钉扎效应，有效功函数变得小于仅仅4.54eV。相反，在HfSiON上，功函数的变化极大地下降至与多晶硅情况相同的4.3eV。
当Hf成分为30％或更高时此现象变得尤为明显。但是，即使当Hf成分小于30％时，钉扎现象也影响功函数，只要在界面中出现Hf-Si键即可。按照界面中Hf-Si键的表面密度，有效功函数Φeff从4.54eV(在SiO2上)变为4.3eV(在HfSiON上)。
相反，在正交MnP型NiSi相的情况下，电极侧上Si的表面密度大约是在NiSi2的情况下所获得的一半。因此，即使在具有相同Hf成分的绝缘膜的情况下，钉扎速率是在NiSi2的情况下所获得的一半，并且有效功函数Φeff的下降很小。
在适于PMOS金属的具有较大Ni含量的Ni3Si相电极的情况下，界面中Si的含量变得更小，钉扎效应的影响也变得更小。在Ni3Si相电极的情况下，在SiO2上获得的有效功函数Φeff与在Ni3Si相电极获得的有效功函数Φeff之差为0.1eV或更小。因此，实现了与在SiO2上获得的有效功函数Φeff基本上相同的有效功函数Φeff。Ni31Si12相表现出基本上相同的行为。因此，在对NMOS金属使用NiSi2晶相以及对PMOS金属使用Ni3Si晶相或Ni31Si12相的情况下，当使用含有Hf元素的栅极绝缘层时，对于单独的导电类型能够实现阈值电压的特定下降。
对于栅极绝缘层可以使用非晶的HfSiON。
栅极绝缘层可以具有由SiO2形成的并设置在栅极绝缘层的衬底侧上的界面层。栅极绝缘层可以具有由SiO2、SiON、SiN等形成的并设置在栅极绝缘层的栅极电极侧上的界面层。当界面层形成在栅极绝缘层的栅极电极侧上时，随着界面层厚度的增加，由Hf-Si键引起的费米能级钉扎现象所导致的NiSi2的功函数下降效应变得很小。从实际的观点来看，界面的厚度可以是5埃或更小。
按照该实施例，能够实现对于制造在块衬底上的晶体管的阈值电压下降方面更出色的功函数。因此，如图1所示，衬底可以是块衬底。
此处，使用Si用于沟道区域。但是，也可以使用在迁移率方面大于Si的SiGe、Ge和应变硅。
(第一实施例-制造方法：将Ni离子注入到栅极的上部)
将参照图2至4说明用于制造第一实施例的半导体器件的示意性方法。
可以通过局部氧化方法或浅沟槽方法形成器件隔离结构，并且器件隔离结构也可以是台面型。随后，通过离子注入形成p型杂质区域(p阱)和n型杂质区域(n阱)。
接下来，在硅衬底的表面上形成将用作栅极绝缘膜的热氧化硅膜。当对栅极绝缘膜使用高介电膜时，可以使用通过MOCVD方法或ALD方法形成的金属氧化物或掺杂有Si、N等的这样的金属氧化物来替代硅。
随后，淀积50nm的用作栅极电极的多晶硅层，并通过减压CVD在其上淀积10nm的SiN覆盖层。通过光刻法执行图形化，并通过各向异性蚀刻处理栅极电极的形状。
通过注入磷离子和硼离子在n型MIS晶体管和p型MIS晶体管的每个中形成重掺杂的浅源极-漏极区域(扩展区)。使用选择性外延生长方法并可抑制作为器件特性的短沟道效应的增厚源极-漏极结构，也可以用于形成源极-漏极扩散层。同时，通过形成增厚源极-漏极区域，也可以引入杂质。
形成用于隔离栅极电极与源极-漏极区域的侧壁。以大于先前采用的加速电压的加速电压注入磷离子和硼离子，由此形成深的源极-漏极结区域。通过溅射形成8nm的Ni，并且使由此形成的膜经历400摄氏度的热处理，由此在源极-漏极区域的上部中形成NiSi接触层。通过H2SO4溶液选择地蚀刻掉其它区域中未反应的Ni，由此只在源极-漏极区域中选择地形成NiSi。
接下来，去除栅极电极上的SiN覆盖层，并通过减压CVD淀积层间膜的氧化硅膜，通过CMP(化学机械抛光)暴露出栅极电极的上边缘。
如图2所示，在两种导电类型的多晶硅栅极电极的上部保持暴露的同时注入Ni离子。加速电压是10keV，将要注入的离子的数量是5×1015cm-2或更大。随后，在400摄氏度对栅极电极进行一小时的热处理，由此在多晶硅栅极电极的上部上形成10nm或10nm左右的立方NiSi2晶块。
如上所述，将Ni离子注入到非晶Si中，并已经知道通过随后的热处理形成NiSi2相的籽晶(见非专利文献4)。在此情况下，进行长达3小时的长时间热处理，用于从非晶Si形成NiSi2籽晶。将此方法用于制造LSI的过程在生产效率方面是效率低下的。
按照本实施例的制造方法，能够通过将Ni离子注入到多晶中来缩短热处理的时间。其原因是NiSi2晶相与Si具有相同的立方体晶格结构，在NiSi2晶相的晶格常数与Si的晶格常数之间存在1％或更小的差，并且他们彼此非常接近。在NiSi2晶相的形成时，当采用与原始点基本相同的晶格结构的多晶硅时，能够形成用于生长的籽晶。此处，用于形成NiSi2的籽晶所需的活化能量变得更小。籽晶的形成更可能出现在比硅晶粒在结构上更不稳定的晶界边缘。此外，通过晶粒中的三点更加速了籽晶的形成。具体地，在大量晶粒重叠的点处能量变得不稳定，并加速了NiSi2仔晶的形成。因此，将Ni离子注入到多晶硅的本实施例更适于在更短时间内形成NiSi2晶相的晶粒。
通过溅射将Ni生长成20nm的膜。随后，在500摄氏度对膜进行低温热处理，由此在采用已经形成的NiSi2块作为用于生长的仔晶的同时，生长NiSi2晶相。在两种导电类型的栅极电极处形成NiSi2晶相一直到栅极绝缘膜的界面(图3)。
在从器件隔离SiO2去除未反应的Ni之后，通过光刻只暴露p型MIS晶体管形成区域，并通过抗蚀剂或硬掩膜涂覆n型MIS晶体管区域。随后，通过溅射再次生长50nm的Ni膜(图4)，并在400摄氏度对膜进行热处理，由此只形成p型MIS晶体管的栅极电极Ni3Si。因此，能够制造第一实施例的结构(图1)。
按照该制造方法(图2至4和图1)，没有如连同K.Takahashi等人所述的在栅极绝缘膜的界面上形成NiSi+NiSi2的混合晶相，除非Ni层9的淀积膜的厚度大于多晶硅层10的膜的一半。其原因是，在本制造方法下，预先形成了在形成的加热方面消极地大于正交MnP型NiSi的NiSi2相的晶体，即，稳定的相，而不形成更不稳定的正交MnP型NiSi。由NiSi的晶体产生的热是21.4kcal/mol，由NiSi2的晶体产生的热是22.5kcal/mol。
当用于NiSi2的Si在界面附近相对于Ni的量不充足时，也就是当已经淀积了大于多晶硅栅极的一半高度的Ni时，由Ni-Si成分确定最终形成的相。基于此原因，在一些部分中形成了NiSi，并且电极的有效功函数Φeff中的变化大于0.05eV，如前所述。
当Ni层9的淀积膜的厚度小于多晶硅层10厚度的5/18时，由此形成的NiSi2相没有到达栅极绝缘膜的界面，并且没有经历硅化反应的多晶硅层保持在栅极绝缘膜的界面上。因此，不能实现作为本发明目标的金属栅极电极的形成。
因此，Ni层的淀积膜的厚度可以是多晶硅层厚度的5/18至1/2。
用于在多晶硅层中产生NiSi2晶核的热处理过程要求的温度范围从300摄氏度到800摄氏度。当温度低于300摄氏度时，将不会形成NiSi2晶核。相反，当温度高于800摄氏度时，不能保持在源极-漏极区域中形成的重掺杂杂质层的陡峭的杂质轮廓，其反过来导致器件的ON-OFF特性变坏。
尽管热处理工艺也取决于温度，但是可以执行热处理工艺从10秒钟到一小时。当该工艺执行超过一小时时，可能出现在生产率方面制造成本增加的忧虑。当该工艺执行小于10秒钟时，可能出现在某些器件中NiSi2晶核不能充分生长的忧虑。
热处理工艺的气氛可以是氮气氛。
用于使NiSi2晶核生长并将多晶硅层转变成NiSi2晶相的热处理工艺要求的温度范围从300摄氏度至600摄氏度。当温度低于300摄氏度时，晶粒的生长速率较低，这增加了生产成本。相反，当温度高于600摄氏度时，形成的NiSi2相针对栅极绝缘膜造成损坏，这使器件的可靠性变坏。
尽管热处理工艺也取决于温度，但是可以执行一小时或更短时间的热处理工艺。如果该工艺执行超过一小时，则在生产率方面增加了制造成本。
热处理工艺的气氛可以是氮气氛。
(第二实施例：杂质偏析层)
将参照图5说明第二实施例的示例性CMOSFET与第一实施例的CMOSFET之间的区别。
图5是第二实施例的示例性CMOSFET在栅极长度方向上的示意性概略剖面图。
如图5所示，图5所示的CMOSFET与图1所示的CMOSFET之间的结构区别在于，与两种导电类型的栅极电极相关，在栅极电极与栅极绝缘膜之间的界面上存在掺杂了杂质的一层或更少。P不均匀地分布在n型MIS晶体管的栅极电极5与栅极绝缘层1之间界面区域内的至少第一层中，并且P的浓度小于1×1016cm-2。B(硼)不均匀地分布在p型MIS晶体管的栅极电极6与栅极绝缘层1之间的界面区域中，并且B的浓度小于1×1016cm-2。
P不均匀地分布在n型MIS晶体管的栅极电极5与栅极绝缘层1之间界面内的面对电极5的部分上，由此形成了界面的面对栅极绝缘膜的部分上感应正电荷的电偶极子。有效功函数Φeff随着P浓度的增加而连续地减小。但是，有效功函数Φeff的连续减小是针对P的表面密度形成一层或更少的情况而言的。当表面密度已经超过一层时，调制效应变得饱和。其原因是，Φeff的调制效应归因于界面偶极子的形成。
图35是显示在形成硅化物电极之后，通过在由Ni-Si构成的每个栅极电极中掺杂杂质的离子注入将P不均匀地分散到界面上的情况下，有效功函数Φeff的调制量与界面上的杂质密度之间的关系的示意图。通过SIMS分析定量地评价杂质的密度。由于杂质导致的NiSi2电极的调制效果大于NiSi或Ni2Si的效果，因此由于P导致的有效功函数Φeff的调制宽度可能是大约1.0eV的最大值(对于P偏析层形成一层的情况)。因此，作为在界面上P偏析的结果，具有NiSi2结构的n型MIS晶体管的栅极电极的有效功函数Φeff变得比不存在P时获得的有效功函数Φeff(NiSi2：4.54eV)小了界面不均匀分布量4.5×1014cm-2，由此实现了对应于Si导带边缘(Ec)的有效功函数Φeff。
具体地，获得了4.15eV的最小值。该值对应于对于块型高速工作n型MIS晶体管最佳的栅极电极的Φeff的值。
图33是显示按照第二实施例的根据n型MIS晶体管的栅极电极的电容-电压(C-V)特性计算的Vfb的氧化物膜依存特性的示意图。在不掺杂P时NiSi2的功函数是4.54eV。但是，当通过如图6和7所示的离子注入掺杂P时，NiSi2的功函数是4.15eV。稍后将说明离子注入。
同时，在p型MIS晶体管中，作为B在界面上偏析的结果，Φeff值变得比没有不均匀地分布B时获得的Ni3Si的Φeff(4.85eV)最多大0.4eV。其原因是，在与P情况下获得的方向相反的方向上调制界面偶极子。另一个原因是，P的偏析位置在电极与栅极绝缘膜之间界面的电极侧上；并且B在界面的面对栅极绝缘膜1的部分上被偏析。与界面中电荷的分布相关，当与栅极电极没有被掺杂的情况相比时，通过在界面的绝缘膜侧的第一层中偏析的B元素，在界面的面对栅极绝缘膜的部分上感应负电荷，由此形成在相反方向上定向的偶极子。结果，实现了对应于Si价带的末端(Ev)的有效功函数Φeff。作为P偏析的情况，Φeff的调制量与在B形成一层或更少的区域内的界面上的B表面密度成比例地增加。当B已经形成一层时，效果变得饱和。调制的最大量是0.4eV或0.4eV左右，有效功函数Φeff一直增加到5.25eV。有效功函数Φeff的值与通过重掺杂的p型多晶硅电极获得的基本上相同，并且是对于块型高速工作的p型MIS晶体管最佳的有效功函数Φeff的值。当使用前述的HfSiON膜或HfO2作为栅极绝缘膜时，任何的这些杂质大量地扩散进入绝缘膜，并且没有在界面上偏析。因此，不能获得上述的杂质调制效应。在HfSiON层的上部中设置SiO2界面层，由此在栅极电极与界面层之间的界面上偏析杂质，并获得由于杂质导致的调制效应。
当CMIS器件同时具有两种导电类型的栅极电极结构时，CMIS器件的高速工作成为可能。更好的是按照器件所需的工作阈值电压调整P和B的掺杂水平。例如，在低功耗器件的情况下，必须增加阈值电压并降低OFF漏电流。因此，界面中的杂质的掺杂水平必须设置为低水平。
用于掺杂栅极电极与绝缘膜之间界面的元素不限于P和B。当使用电负度大于Ni和Si的电负度的非金属元素时，进一步促进了通过杂质添加进行功函数的控制。特别地，Sb和As在界面的面对栅极电极的部分被偏析，并产生了降低有效功函数Φeff的明显效果，与P的情况一样。Sb和As是适于n型晶体管的额外的元素。
即使当额外的杂质在第二层或者在与界面的相同侧的随后层上被偏析时，偏析对调制效应的影响很小。当杂质在界面的电极侧偏析时，通过电极的自由电子阻挡杂质。即使当杂质在界面的绝缘膜侧上偏析时，也各向同性地形成电偶极子，并且偶极子彼此抵消。同时，在界面的各侧偏析同样的元素，所得的偶极子的效果彼此抵消，因此有效功函数Φeff的调制效应变得更小。
在任何元素的情况下，在Ni硅化物中获得的元素的偏析系数与在栅极绝缘膜中获得的元素的偏析系数不同。元素主要在Ni硅化物或栅极绝缘膜中偏析，并且获得了接近先前所述的最大调制宽度的值。此外，在电极材料的矩阵或绝缘膜材料的矩阵中掺杂额外的元素。应当从未获得具有大批额外杂质元素的特性的分层结构。通常，额外的元素可以形成为5个或更少的单层。其原因是，在5个单层或更多的情况下，额外的元素没有表现出偶极子的效果；并且通过额外元素层的真空功函数确定有效功函数Φeff，这超出了本发明的要旨。
用于衬底侧的低加速SIMS分析方法或者光电子能谱(XPS)是与测量偏析杂质的表面密度的技术同样有效的。特别地，通过使用XPS能够分清杂质的状态，因此能够确定杂质是否分布在栅极电极或绝缘膜中。
如图36所示，通过使用NiSi2相以及n型MIS晶体管，即使在p型MIS晶体管的栅极电极的界面上偏析B，也能够获得预定的有效功函数Φeff，因为如图35所示，由于偏析杂质的效果导致NiSi2中的调制效应很大。当在界面的绝缘膜侧上偏析的B的密度被调整为大约6.5×1014cm-2时，预定的有效功函数Φeff可以是5.2eV，并且可以制造具有低阈值的高速工作的p型晶体管。因此，CMIS器件能够高速工作。如图35所示，当界面上的杂质密度较大时，有效功函数Φeff变为负的。但是，在杂质(例如，B)在界面的栅极绝缘膜侧偏析的情况下，有效功函数的符号反向。因此，有效功函数Φeff的值越大，界面上的杂质密度越大。
(第二实施例-制造方法1：雪耙(snow-plow)法)
将说明制造第二实施例的半导体器件的一个示例性方法与制造第一实施例的半导体器件的方法之间的区别。
将说明用于形成p偏析层和B偏析层的示例性的技术。首先，在执行用于形成源极-漏极区域的离子注入操作过程中，将B或P杂质也同时引入到栅极电极，而不在栅极电极上使用SiN覆盖层。随后，通过硅化反应期间实现的“雪耙效应”，在界面的面对栅极电极的部分上偏析杂质。
可以采用任何条件作为离子注入的条件，只要该条件符合将离子注入到Ni硅化物电极所用的这些条件并且能够避免对栅极绝缘层施加的损坏即可。
(第二实施例-制造方法2：离子注入法)
将参照图6和7说明制造第二实施例的半导体器件的另一个示例性方法与制造第一实施例的半导体器件的方法之间的区别。
当只有制造n型MIS晶体管的区域暴露时，在图1所示的工艺之后，以5keV将P注入到1×1016cm-2的浓度(图6)。当只有制造p型MIS晶体管的区域暴露时，通过相同的方法，以1keV将B注入到1×1016cm-2的浓度(图7)。
随后，已经在500摄氏度通过一小时热处理注入到各自栅极电极5、6的P和B，扩散多晶的Ni硅化物层的晶界，并在栅极绝缘膜1的界面上被偏析。因此，能够制造图5所示的结构。
用于将B和P离子注入到栅极电极的条件不限于上述的那些。或者可以采用任意的条件，只要加速电压已经降低到离子辐射对栅极绝缘膜不造成损坏的程度即可。或者，当被分成多级时可以执行离子注入和热处理。用于注入离子的典型的加速电压的基本要求是，满足离子的平均距离范围落入从栅极电极的上边缘到栅极高度2/3的区域内的条件。此外，热处理的基本要求也是，满足按照注入的深度将注入的元素充分地扩散到电极与栅极绝缘膜之间界面的条件。
热处理的温度范围可以从300摄氏度到500摄氏度。当温度低于300摄氏度时，Ni的扩散速率较低，Ni的充分扩散涉及更多时间的消耗，由此使生产率下降。温度从未超过600摄氏度。如果温度超过600摄氏度，则Ni扩散进入栅极绝缘膜，由此增加了栅极漏电流。在极端的情况下，栅极电极与沟道区域之间出现短路。
根据热处理的热量，可以在10秒钟到一小时范围内执行热处理工艺。如果热处理执行超过一小时，则将使生产率下降，并且可能增加制造成本。相反，当热处理执行小于10秒钟时，可能出现在某些器件中NiSi2晶核不能充分生长的忧虑。
热处理工艺的气氛可以是氮气氛。
B经过晶界扩散进入Ni硅化物膜的速率是B扩散进入多晶硅中的速率的10倍或更高。基于此原因，与B的界面间偏析层的形成相关，当在Ni3Si形成之后采用离子注入时，则B在界面上被有效地偏析，并且Φeff的调制量变得更大。
(第三实施例：TiSi2上层)
将参照图8说明第三实施例的示例性CMOSFET与第二实施例的CMOSFET之间的区别。
图8是在栅极长度方向上的示意性概略剖面图，显示了按照第三实施例的示例性的CMOSFET。
如图8所示，本实施例的CMOSFET与图5所示的CMOSFET之间的结构区别在于，n型MIS晶体管的栅极电极的结构。在其它方面，该CMOSFET在结构上与图5所示的CMOSFET一致。涉及n型MIS晶体管的电极的结构，由多晶的层(立方NiSi2晶相)形成位于界面的面对栅极绝缘膜的部分上的下层，其中每个晶粒具有立方体的晶体结构以及1∶2的Ni-Si成分，并且由C49型的正交TiSi2晶相形成其上层。栅极电极的晶体结构是正交的C49型。P不均匀地分布在NiSi2层与栅极绝缘膜之间的界面上，与图5所示实施例的情况一样。
按照此结构，栅极电极与栅极绝缘膜之间界面的结构，类似于第二实施例相关所述的结构，并产生了与第二实施例所产生的优点相同的优点。将与制造方法相关地说明细节。但是，也能够通过用于在500摄氏度或更低温度形成硅化物的热处理来制造本实施例的栅极电极的结构，并且不破坏器件的可靠性。
TiSi2晶相层的厚度范围可以从4.6nm到24nm。如稍后所述，当在上述范围内形成Ti薄层时，TiSi2晶相呈现出落在此范围内的厚度。
在图8中，响应第二实施例形成杂质偏析层7、8。但是，在第三实施例以及下面所述的所有实施例中，与第一实施例一样可以省略这些层。
(第三实施例-制造方法：Ti薄层的插入)
将参照图9和10说明制造第三实施例的半导体器件的示例性方法。
该方法与第一实施例-制造方法相关所述的方法，一直到通过CMP(化学-机械抛光)暴露出栅极电极上端的处理都相同。在本实施例中，在栅极电极上不形成SiN覆盖层。在将P或B离子注入到源极-漏极区域的过程中，对于n型MIS晶体管的情况也同时将P离子引入到栅极电极中；并且对于p型MIS晶体管的情况同时将B离子引入到栅极电极中。
通过光刻只在n型MIS晶体管区域中形成具有4nm厚度的Ti层。随后，如图9所示，在暴露出两种导电类型的多晶硅栅极电极上部的同时，通过溅射使Ni生长到15nm。
随后，使n型MIS晶体管的栅极电极在450摄氏度经历一分钟的热处理，直接在栅极绝缘膜上方形成立方体NiSi2晶相的多晶层，并且在多晶层上形成大约8nm的C49型的正交TiSi2晶相。在p型MIS晶体管区域中的栅极电极上形成30nm厚的NiSi的多晶层，并且在NiSi的多晶层下形成多晶硅层，以便在大约20nm的区域上接触栅极绝缘膜。此时，通过“雪耙”效应在栅极绝缘膜的界面上以及NiSi与多晶硅之间的界面上偏析多晶硅层中的P和B元素。
接下来，通过光刻只露出p型MIS晶体管区域，并通过溅射使Ni生长到50nm的厚度(图10)。
通过在400摄氏度执行低温热处理，将p型MIS晶体管的所有栅极电极形成为Ni3Si晶相的多晶层。此时，通过雪耙效应在栅极绝缘膜的界面上偏析多晶硅中的B。能够通过去除未反应的Ni来制造图8所示的结构。
按照此制造方法，能够通过在Ni与Si之间的界面内插入Ti薄层来控制在Ni与Si之间的界面间反应过程中获得的Ni扩散速率。因此，能够在反应的第一阶段形成NiSi2晶相。
在此情况下，通过两个因素确定单位时间内进入到Si中的Ni的量：即，Ti膜的厚度；和热处理的温度。上述之外的条件没有引起问题，只要通过这些条件将NiSi2晶相形成为第一相即可，即使使用Ti之外的界面插入层，也可以最佳的厚度使用例如Ti等的界面插入层，只要与该实施例一样，该层起到降低Ni的进入速率的作用即可。
当形成Ni硅化物时，清除在气氛中形成在多晶硅的表面上的自然氧化物膜，因为Ni的还原能力很弱。当未完全地清除多晶硅的自然氧化物膜时，硅化反应不均匀。因此，晶体管之间的特性变化很大。
图24示意性地显示了透射电子显微镜相片，其中当按照实施例在多晶硅上形成Ti膜和Ni膜而没有自然的氧化物膜时，形成硅化物栅极电极作为n型MIS晶体管的栅极电极。栅极绝缘膜是HfSiON。在多晶硅层(厚度100nm)上淀积Ti，同时在Ti淀积上连续溅射Ni。在溅射Ni之后，在Ni气氛下以450摄氏度执行一分钟的热处理，因此形成NiSi2晶相(立方晶体)。
图25示意性地显示了图24的栅极绝缘膜的界面的高分辨率图像。在栅极绝缘膜的界面上形成NiSi2相，由于Ti是具有高还原能力的金属，因此Ti能够容易地还原自然的氧化物膜，使得硅化反应得以进行。在此情况下，如图24所示，通过EDX(能量弥散X射线)分析确定出，在电极层上形成了Ti氧化。通过按照本实施例的生产方法，能够在保持了自然氧化物膜的区域中很容易地形成硅化物，并且能够抑制晶体管之间的特性变化。当使用能够还原SiO2的金属元素作为界面插入层时，能够获得相同的效果。界面插入层的金属元素例如是比SiO2具有更大的负能量的Hf、Zr、Y、La、Er。
Ti薄层的厚度范围可以从2nm到10nm。当薄层超过10nm时，Ni可能不会扩散到Si层。当Ti薄膜小于2nm时，Ni的扩散太快，并且不能形成NiSi2作为初始层。
用于形成NiSi2晶相的热处理要求300至600摄氏度的温度。当温度低于300摄氏度时，Ni的扩散速率很慢，Ni的扩散涉及更多时间的消耗，由此使生产率下降。相反，当温度超过600摄氏度时，形成的NiSi2相针对栅极绝缘膜施加了破坏，由此降低了器件的可靠性。
热处理工艺取决于热处理的温度，并且可以在10秒钟到一小时的范围内执行。如果热处理执行超过一小时，则可能增加制造成本。相反，当热处理执行小于10秒钟时，可能出现在某些器件中NiSi2晶核不能充分生长的忧虑。
热处理工艺的气氛可以是氮气氛
当本实施例的方法用于形成源极-漏极区域时，沿着NiSi2与Si的界面形成(111)小面，并且界面变得非常粗糙(见O.Nakatsuka等人的论文)。但是，与本实施例的情况一样，作为将本方法用于栅极电极的结果，NiSi2界面沿着栅极绝缘膜的界面变得原子水平的光滑，因此没有出现粗糙。
在此制造方法下，由于以低温形成NiSi2晶相，因此没有如K.Takahashi等人所述那样，沿着栅极电极与栅极绝缘膜之间的界面形成含有NiSi和NiSi2的混合晶相，除非将过量的Ni离子引入到栅极电极。如前所述，可以将Ni层的厚度与多晶硅层的厚度之比调整到形成NiSi2晶相所采用的比值。具体地，Ni层的厚度可以是多晶硅层厚度的一半或更小。
在本制造方法下，也可以使用在形成NiSi2晶相的栅极电极以及Ni3Si晶相的栅极电极之后注入离子的方法，作为用于引入杂质的方法。或者，也可以组合使用“雪耙”效应与形成在电极之后注入离子的方法。
(按照第三实施例的另一个示例性的CMOSFET)
图26是在栅极长度方向上的示意性概略剖面图，显示了按照第三实施例的另一个示例性的CMOSFET。p型MIS晶体管的栅极电极的结构与图8所示的栅极电极的结构不同。除了栅极电极以外的结构与图8所示的结构相同。在图26中，如上所述，含有晶粒的多晶层是在栅极绝缘膜侧下面的层，每个晶粒由作为Ni3Si晶相的立方晶体构成。多晶层上面的层由正交晶体“C49型”的TiSi2晶相形成。该层的晶体结构是C49型的正交晶体。在图26以及图8中，B偏析在作为Ni3Si晶相的立方晶体与栅极绝缘膜之间的界面上。按照本实施例，p型MIS晶体管的栅极电极的高度是n型MIS晶体管的栅极电极高度的两倍或三倍大。按照该结构，栅极电极/栅极绝缘膜之间界面的结构与图8所示的结构相同。如在稍后的生产方法中所述，可以通过在500摄氏度以下形成硅化物的热处理，来生产该示例的栅极电极的结构，并且没有损失器件的可靠性。
(按照第三实施例的另一个示例性的CMOSFET的制造方法)
下面通过参照图27和28示意性说明按照第三实施例的另一个示例性的CMOSFET的制造方法。该方法与第一实施例的制造方法相比一直到通过CMP(化学机械抛光)暴露出栅极电极上端部分的处理都相同。在此，在p型MIS晶体管的栅极电极中掺杂B而不形成SiN覆盖层，或者在将P或B离子注入到源极-漏极区域的同时，在n型MIS晶体管的栅极电极中掺杂P。然后，在两种类型的MIS晶体管区域中溅射Ti层(4nm)和Ni(15nm)(参照图27)。通过热处理(在450摄氏度，一分钟)，在两种类型MIS晶体管的栅极电极中的栅极绝缘膜上方形成立方晶体NiSi2晶体层的多晶层。在多晶层上形成正交晶体(C49型)TiSi2晶相(8nm)。通过“雪耙”效应在栅极绝缘膜的界面上偏析多晶硅层的P或B。
在清除未反应的Ni之后，通过使用光刻技术暴露出p型MIS晶体管区域，并在该区域上溅射Ni(50nm)。
然后，执行400摄氏度的热处理，并将p型MIS晶体管栅极电极下的NiSi2晶相的立方晶体的所有多晶层转变成Ni3Si晶相的多晶层。p型晶体管的栅极电极的高度大约是n型晶体管的栅极电极高度的2或3倍大。在清除未反应的Ni之后，能够获得如图26所示的结构。按照该制造方法，在p型MIS晶体管的栅极电极的上部形成TiSi2晶相(C49型)。在关于硫酸-过氧化氢的液体溶液的蚀刻抵抗力方面，TiSi2相强于Ni3Si。通过采用上述示例的配置，当清除未反应的Ni时，能够以相同的温度使用硫酸-过氧化氢的液体溶液，并且在形成NiSi2与形成Ni3Si的两种情况下使用相同的量。因此，能够简化制造方法。按照该制造方法，能够使用由除了Ti之外材料制成的界面插入层，用于降低Ni的掺杂速度。例如，可以使用TiN作为具有预定厚度的界面插入层。
图30和31示意性地显示了制造第三实施例的另一个示例性的CMOSFET的另一个工艺。制造第三实施例的另一个示例性的CMOSFET的另一个工艺与图27和28所示的制造方法(如上所述)一直到通过CMP(化学机械抛光)暴露出栅极电极的上部为止都相同。
通过光刻技术蚀刻p型MIS晶体管的多晶硅栅极电极，多晶硅栅极电极的高度是18nm(请参见图30)。在两种类型的MIS晶体管的MIS晶体管区域上溅射Ti层(4nm)和Ni(15nm)(请参照图31)。然后执行热处理(在400摄氏度，一分钟)。
在n型MIS晶体管的栅极电极的栅极绝缘膜上方形成NiSi2晶相的立方晶体的多晶层。在多晶层上方形成正交晶体(C49型)的TiSi2晶相(大约8nm)。
由Ni3Si晶相的多晶层形成P型MIS晶体管的栅极电极的下层，并且在Ni3Si晶相的多晶层上方形成正交晶体(C49型)的TiSi2晶相(大约8nm)。
Ti层只是用于调整Ni的扩散速度。通过相对于多晶硅栅极电极高度的Ni膜的厚度来确定Ni硅化物的结构和成分。通过“雪耙”效应在栅极绝缘膜的界面上偏析多晶硅层中所含的P和B。
通过清除未反应的Ni，能够形成与图26所示结构具有相同结构的CMIS晶体管(参见图32)。但是，与图25不同，如图32所示，p型MIS晶体管的高度小于n型MIS晶体管的高度，两个高度之间的差是10-30nm。该差值小于图26的差值。因此，容易形成上布线的接触插块。在图30和31所示的制造方法中，包括Ni的形成工艺、光刻工艺以及形成硅化物电极的热处理的所有工艺都只执行一次。因此，图30、31所示的制造方法比图27-29所示的制造方法更容易，以便形成上述结构。
P型MIS晶体管的多晶硅栅极电极的高度不限于18nm，而是可以被制造用于通过在上方形成Ni而在栅极绝缘膜的界面的所有表面上形成Ni3Si相。Ni的形成厚度处于一个可使NiSi2形成在n型晶体管栅极电极的整个界面上的范围内。为了满足上述范围，n型MIS晶体管的多晶硅栅极电极的高度与p型MIS晶体管的多晶硅栅极电极的高度之比大于0.16，并小于0.35。此处，通过在形成硅化物之前从多晶硅栅极的高度减去形成TiSi2所消耗的多晶硅厚度来定义两种类型的高度。在上述比值处于以上确定的范围内的情况下，通过适当地调整Ni膜的厚度，能够由相同的Ni膜形成具有预定结构的两种类型晶体管的Ni硅化物相。在此实施例中，Ti(4.4nm)消耗了多晶硅的厚度(8.8nm)，使得上面定义的比值为0.22(9.2nm/41.2nm)，位于上述范围内。当p型晶体管为NiSi2时，上述比值等于或大于0.35，并且等于或小于0.50。按照该制造方法，在用作例如“SRAM电路”的n型MIS晶体管和p型MIS晶体管沿着栅极宽度方向排列，以及栅极电极连续排列的情况下，在两个栅极电极界面上的Ni硅化物区域中成分被改变的成分改变区域可以被制作得很小，在任一种类型的栅极电极区域中选择地形成Ni的情况下，Ni硅化物的成分改变区域特别地发生在栅极电极界面的边缘周边。但是，在本实施例中没有产生Ni膜的边缘。
按照制造第三实施例的另一个示例性的CMOSFET的另一个工艺，能够使用由Ti之外的材料制成的界面插入层来降低Ni的掺杂速度。例如，可以使用TiN作为具有预定厚度的界面插入层。
(第四实施例：NiSi上层)
将参照图11说明第四实施例的示例性CMOSFET与第二实施例的CMOSFET之间的区别。
图11是在栅极长度方向上的示意性概略剖面图，显示了按照第四实施例的示例性的CMOSFET。
如图11所示，本实施例的CMOSFET与图5所示的CMOSFET之间的区别在于n型MIS晶体管的电极的结构。在其它方面，CMOSFET在结构上彼此一致。涉及n型MIS晶体管的电极的结构，由多晶层(立方NiSi2晶相)形成位于界面的面对栅极绝缘膜的部分上的下层，其中晶粒具有立方体的晶体结构以及1∶2的Ni-Si成分，并且由具有正交MnP型的晶体结构的正交NiSi晶相形成其上层。P不均匀地分布在NiSi2层与栅极绝缘膜之间的界面上，与图5所示实施例的情况一样。
与本实施例的结构相关，栅极电极与栅极绝缘膜之间界面的结构，类似于图5所示的结构，并且结构的优点也一致。形成了在电阻方面低于NiSi2相的NiSi相。因此，n型MIS晶体管的栅极电极的薄层电阻值低于第二实施例的栅极电极的薄层电阻值，并且该器件能够高速工作。尽管联系该制造方法提供了详细的说明，但是也可以通过用于在500摄氏度或更低温度形成硅化物的热处理来制造本实施例的栅极电极的结构，并且不破坏器件的可靠性。
在图11中，按照第二实施例形成杂质偏析层7、8。但是，在第四实施例中，与第一实施例一样可以省略这些层。
(第四实施例-制造方法1：栅极上层相变NiSi2→NiSi)
将参照图12和13说明制造第四实施例的半导体器件的示例性方法。
首先，按照前述的制造方法形成图5所示的结构。随后，通过使用光刻只在n型MIS晶体管区域中形成5nm的Ni层(图12)。
随后，在400摄氏度对该结构进行一分钟的热处理，由此将n型MIS晶体管的栅极电极上部的相从NiSi2晶相转变为NiSi晶相。因此，能够形成图13所示的结构。
即使在本制造方法下，也可以在形成NiSi2的栅极电极和Ni3Si的栅极电极之后引入杂质，或者通过其组合。
NiSi晶相的特定电阻值大约是NiSi2晶相的一半。作为将NiSi2晶相的栅极电极的上部转变成NiSi晶相的结果，能够降低栅极电极的电阻，并且能够实现该器件的高速操作。
(第四实施例-制造方法2：将Ni离子注入到栅极的中间)
将参照图14至17说明制造第四实施例的半导体器件的示例性方法。
该方法与先前所述的方法一直到通过CMP(化学机械抛光)暴露出栅极电极上端的处理为止都相同。
类似于图2所示的情况，当暴露出两种导电类型的多晶硅栅极电极的上部时，注入Ni离子。在此情况下，将加速电压设为30keV或者30keV左右，由此Ni离子的峰值深度从多晶硅电极表面开始达到20nm或20nm左右。离子注入的量为5×1015cm-2或更多。此时，栅极电极的上部表现出非晶的结构，因为离子注入产生了损坏。
随后，在350摄氏度对该结构进行30分钟的热处理，由此在多晶硅栅极电极中大约20nm的深度形成了NiSi2晶块，其尺寸为10nm或10nm左右，并呈现CaF2结构。通过溅射形成20nm的Ni膜(图14)。随后，在500摄氏度或更低温度对该膜进行低温热处理，由此Ni扩散进入Si，并且在相对于20nm位置为浅的区域中形成NiSi晶相。同时，在比该位置(距离表面20nm)更深并且形成NiSi2晶块的区域中，当采用先前形成的NiSi2块作为生长的仔晶时，NiSi2晶体生长，并且形成了NiSi2晶相，一直到栅极绝缘膜的界面。
随后，对晶体进行光刻，由此仅在制造p型MIS晶体管的区域中形成25nm的Ni膜(图15)，并且在400摄氏度对该膜进行热处理，由此仅在制造p型MIS晶体管的栅极电极中形成Ni3Si膜。
在去除未反应的Ni之后，通过光刻只暴露出形成n型MIS晶体管的区域，并通过抗蚀剂或硬掩膜覆盖p型MIS晶体管区域。在此状态下，以5keV将P注入到1×1016cm-2的浓度(图16)。通过相同的方法，使只有制造p型MIS晶体管的区域暴露，以1keV将B注入到1×1016cm-2的浓度(图17)。
在400摄氏度通过30分钟热处理被随后注入到栅极电极的P和B，扩散多晶的Ni硅化物层的晶界，并在栅极绝缘膜的界面上被偏析。因此，能够制造图11所示的结构。即使在本制造方法下，可以通过将离子注入到源极-漏极区域来同时执行杂质的添加。
(修改例)
已经参照块衬底上的平面型半导体器件说明了第一至第四实施例。但是，第一至第四实施例也能够用于SOI衬底上的平面型半导体器件或者翅片型半导体器件。
(第一修改例：SOI衬底上的平面型半导体器件)
将参照图18说明按照修改例的示例性CMOSFET。
如图18所示，在SOI衬底上制造CMIS器件。CMIS器件的结构与图1所示的结构相同。制造CMIS器件的SOI衬底的Si有源区的厚度是15nm，本器件是所谓的完全耗尽的CMIS器件。
在完全耗尽的器件中，在衬底的沟道区域中的杂质掺杂水平较低，沟道区域完全耗尽。因此，实现高速操作器件所需的栅极电极有效功函数Φeff与块器件所需的有效功函数Φeff不同。具体地，在块器件的情况下，有效功函数Φeff达到Si禁带的末端。在完全耗尽的器件中，两种导电类型的栅极电极的有效功函数Φeff向Si中间带隙更接近0.2eV，在本实施例中，NiSi2晶相和NiSi3晶相用于各自的栅极电极，晶相的有效功函数Φeff呈现出对于高速操作的优选耗尽器件的最佳值。
图18是适用于第一实施例的模式的视图。不必说，第一修改例可以适用于任何第二至第四实施例的模式。
两种导电类型的栅极电极可以在SOI衬底上切换。通过此结构，与图18所示情况实现的工作阈值电压相比，工作阈值电压增长大约0.5eV。这导致在工作备用期间备用电源的功耗下降，并且通过使用此结构能够实现CMIS器件的低功耗。
(第二修改例：翅片型半导体器件)
将参照图19说明修改例的示例性CMOSFET。
如图19所示，在p型硅衬底上形成作为淀积的氧化硅膜的掩埋氧化物。在掩埋氧化物上形成用于形成晶体管的源极-漏极区域的翅片结构。在示出的结构中，翅片结构对应于n型MIS晶体管中由p型Si层和SiN层构成的叠层结构。在p型MIS晶体管中，翅片结构对应于由n型Si层和SiN层构成的叠层结构。此外，翅片结构也能够由单个的Si层或者除了SiN之外的绝缘层形成。
栅极电极5、6由Ni硅化物形成，以便越过这些翅片结构，并且在接触界面中形成氧化硅膜-用作栅极绝缘膜1。在n型MIS晶体管中，由Ni硅化物构成的栅极电极是NiSi2晶相的多晶膜，并且在p型MIS晶体管中栅极电极是Ni3Si晶相的多晶膜。
该结构对应于所谓的双栅极MIS晶体管，其中在翅片部分的任一侧表面部分上制造具有沟道部分的MIS晶体管。当单个Si层用于翅片部分时，翅片的上部也变为沟道区域，由此形成三栅极MIS晶体管。
尽管没有示出，但是在p型翅片中形成都属于n型重掺杂杂质区域的源极区域和漏极区域，作为源极-漏极部分，使得沟道区域夹在源极与漏极之间。在n型杂质的翅片中形成都属于p型重掺杂杂质区域的源极区域和漏极区域。如联系第二修改例所述，在具有三维结构的元器件中，在实施高掺杂水平的杂质均匀性方面遇到极大的困难。因此，也可以采用肖特基源极-漏极结构。
第二修改例是将图1所示的栅极电极界面间结构用于翅片型完全耗尽晶体管的实施例。本实施例也涉及优选耗尽的器件，如第一修改例的情况。因此，栅极电极的有效功函数Φeff对于高速工作CMIS器件是最佳的。通过切换两种导电类型的栅极电极的结构，也能够实现的更低功耗的CMIS器件。
如上所述，按照本发明的栅极电极界面的结构也能够用于三维结构的晶体管，而不管平面型的晶体管。涉及该制造方法，能够应用针对平面型的制造方法，只要优化该方法即可。
尽管本实施例已经使用翅片结构的双栅极MIS晶体管，但是也能够使用平面型双栅极MIS晶体管、纵向双栅极CMIS晶体管或者三维结构的其它元器件。
图19是适用于第一实施例的视图。不必说，第二修改例可以适用于任何第二至第四实施例。
按照实施例，包括阈值变化较小的半导体器件，以及制造该器件的方法。
尽管已经说明了实施例，本发明不限于这些实施例。在权利要求中所述的本发明构思范围内，本发明可进行各种修改。此外，在本发明的构思范围内，在实际阶段能够以各种方式修改本发明。而且，可以组合这些实施例中所述的多个构成元素，由此能够创建各种发明。

Claims (20)

1.一种半导体器件，包括：
N沟道MIS晶体管，包括：
p型半导体层；
形成在所述p型半导体层上的第一栅极绝缘层；
形成在第一栅极绝缘层上的第一栅极电极，第一栅极电极包括含有NiSi2的立方晶体的晶相，NiSi2的立方晶体具有5.39埃至5.40埃的晶格常数；和
形成在所述p型半导体层中的第一源极-漏极区域，其中第一栅极电极沿着栅极长度的方向夹在该第一源极-漏极区域中。
2.一种半导体器件，包括：
衬底；
N沟道MIS晶体管，包括：
形成在所述衬底上的p型半导体层；
形成在所述p型半导体层上的第一栅极绝缘层；
形成在第一栅极绝缘层上的第一栅极电极，其中第一栅极电极包括含有NiSi2的立方晶体的晶相，NiSi2的立方晶体具有5.39埃至5.40埃的晶格常数；和
形成在所述p型半导体层中的第一源极-漏极区域，其中第一栅极电极沿着栅极长度的方向夹在该第一源极-漏极区域中；P沟道MIS晶体管，包括：
形成在所述衬底上的n型半导体层；
形成在所述n型半导体层上的第二栅极绝缘层；
形成在第二栅极绝缘层上的第二栅极电极，其中第二栅极电极包括：含有Ni3Si的立方晶体或Ni31Si12的六方晶体中的至少一种的晶相；和
形成在所述n型半导体层中的第二源极-漏极区域，其中第二栅极电极沿着栅极长度的方向夹在该第二源极-漏极区域中。
3.如权利要求1所述的半导体器件，其中NiSi2的立方晶体的晶相是多晶的和单相的。
4.如权利要求1所述的半导体器件，包括：
形成在第一栅极电极与第一栅极绝缘层之间界面的第一电极侧上的第一元素偏析层，其中磷、砷和锑中的至少一种被偏析；和
形成在第二栅极电极与第二栅极绝缘层之间界面的第二栅极绝缘层侧上的第二元素偏析层，其中硼被偏析。
5.如权利要求1所述的半导体器件，其中第一栅极电极包括：
由含有TiSi2的正交晶体的晶相形成的上层；和
由含有NiSi2的立方晶体的晶相形成的下层。
6.如权利要求5所述的半导体器件，其中第一栅极电极的上层具有4.6nm至24nm的厚度。
7.如权利要求1所述的半导体器件，其中第一栅极电极包括：
由含有NiSi的正交晶体的晶相形成的上层；和
由含有NiSi2的立方晶体的晶相形成的下层。
8.如权利要求1所述的半导体器件，其中所述栅极绝缘层具有包含Hf的层。
9.如权利要求1所述的半导体器件，其中所述栅极绝缘层具有由HfSiON形成的层。
10.如权利要求2所述的半导体器件，其中衬底是块衬底。
11.一种制造半导体器件的方法，包括：
在p型半导体层上形成第一栅极绝缘层；
在第一栅极绝缘层上形成第一多晶硅层；
在所述p型半导体层的表面上形成第一源极-漏极区域，第一多晶硅层夹在该第一源极-漏极区域中；
执行将Ni注入到第一多晶硅层的离子注入；
在300摄氏度至800摄氏度的温度执行热处理，用于在第一多晶硅层中形成NiSi2晶核；
在第一多晶硅层上形成第一Ni层，第一Ni层的厚度相对于第一多晶硅层的厚度为5/18至1/2；以及
通过在300摄氏度至600摄氏度的温度执行用于生长NiSi2晶核的热处理，将第一多晶硅层转化成NiSi2的晶相。
12.一种制造半导体器件的方法，包括：
在p型半导体层上形成第一栅极绝缘层；
在第一栅极绝缘层上形成第一多晶硅层；
在所述p型半导体层的表面上形成第一源极-漏极区域，其中第一多晶硅层夹在该第一源极-漏极区域中；
在第一多晶硅层上形成第一Ti薄层；
在第一Ti薄层上形成第一Ni层；以及
在300摄氏度至600摄氏度的温度执行热处理，用于将第一Ni层/第一Ti薄层/第一多晶硅层的多层转化成TiSi2晶相/NiiSi2晶相的多层。
13.一种制造半导体器件的方法，包括：
在p型半导体层上形成第一栅极绝缘层；
在n型半导体层上形成第二栅极绝缘层；
在第一栅极绝缘层上形成第一多晶硅层；
在第二栅极绝缘层上形成第二多晶硅层；
在所述p型半导体层的表面上形成第一源极-漏极区域，其中第一多晶硅层夹在该第一源极-漏极区域中；
在所述n型半导体层的表面上形成第二源极-漏极区域，其中第二多晶硅层夹在该第二源极-漏极区域中；
在第一多晶硅层上形成第一Ti薄层；
在第一Ti薄层上形成第一Ni层；
在第二多晶硅层上按顺序形成第二Ni层或第二Ti薄层和第二Ni层；
在300摄氏度至600摄氏度的温度执行第一热处理，用于将第一Ni层/第一Ti薄层/第一多晶硅层的多层转化成TiSi2晶相/NiSi2晶相的第一多层；以及
执行第二热处理，用于从第二多晶硅层形成Ni3Si晶相或Ni31Si12晶相。
14.如权利要求13所述的制造半导体器件的方法，进一步包括：
执行第一热处理，用于进一步将第二Ni层/第二Ti薄层/第二多晶硅层的多层转化成NiSi晶相/第二多晶硅层的多层；
在执行第一热处理之后，在NiSi晶相上形成第三Ni层；以及
在300摄氏度至600摄氏度的温度执行第二热处理，用于将第三Ni层/NiSi晶相/第二多晶硅层的多层转化成Ni3Si晶相或Ni31Si12晶相。
15.如权利要求13所述的制造半导体器件的方法，进一步包括：
在形成第一Ti薄层的同时形成第二Ti薄层；
在形成第一Ni层的同时形成第二Ni层；
执行第一热处理，用于进一步将第二Ni层/第二Ti层/第二多晶硅层的多层转化成TiSi2晶相/NiSi2晶相的第二多层；
在TiSi2晶相/NiSi2晶相的第二多层上形成第三Ni层；以及
执行第二热处理，用于将第三Ni层/TiSi2晶相/NiSi2晶相的多层转化成TiSi2晶相/Ni3Si晶相的多层或者TiSi2晶相/Ni31Si12晶相的多层。
16.如权利要求13所述的制造半导体器件的方法，包括：
蚀刻第二多晶硅层的一部分，以便减小第二多晶硅层的厚度；
在形成第一Ti薄层的同时形成第二Ti薄层；
在形成第一Ni层的同时形成第二Ni层；
在执行第一热处理的同时执行第二热处理，用于将第二Ni层/第二Ti层/第二多晶硅层的多层转化成TiSi2晶相/Ni3Si晶相的多层或者TiSi2晶相/Ni31Si12晶相的多层。
17.如权利要求13所述的制造半导体器件的方法，包括：
形成第一Ni层，其厚度相对于第一多晶硅层的厚度为5/18至1/2。
18.如权利要求13所述的制造半导体器件的方法，包括：
执行将磷、砷和锑中的至少一种注入到第一多晶硅层中的离子注入；以及
执行将硼离子注入到第二多晶硅层中的离子注入。
19.如权利要求13所述的制造半导体器件的方法，包括：
在形成Ni3Si晶相或Ni31Si12晶相之后，执行将磷、砷和锑中的至少一种注入到TiSi2晶相/NiSi2晶相的多层中的离子注入；以及
执行将硼离子注入到Ni3Si晶相和Ni31Si12晶相的任一个中的离子注入。
20.如权利要求13所述的制造半导体器件的方法，其中第一Ti薄层的厚度范围从2nm至10nm。
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