KR100870593B1 - 반도체 디바이스와 이를 제조하는 방법 - Google Patents

반도체 디바이스와 이를 제조하는 방법 Download PDF

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Abstract

본 발명의 일 양태에 따르면, 반도체 장치가, p형 반도체층과; 상기 p형 반도체층 상에 형성된 제 1 게이트 절연층과; 상기 제 1 게이트 절연층 상에 형성된 제 1 게이트 전극과; 상기 제 1 게이트 전극이 게이트 길이 방향을 따라서 개재되어 있는 상기 p형 반도체층에 형성된 제 1 소스-드레인 영역을 포함하는 N-채널 MIS 트랜지스터를 포함한다. 상기 제 1 게이트 전극은 5.39 옹스트롬 내지 5.40 옹스트롬의 격자 상수를 갖는 NiSi2의 입방결정(cubic crystal)을 포함하는 결정상(crystal phase)을 포함한다.
반도체 디바이스, MIS 트랜지스터, 게이트 전극

Description

반도체 디바이스와 이를 제조하는 방법{SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SAME}
도 1 은 제 1 실시예에 따른 CMOSFET 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 2 는 제 1 실시예의 CMOSFET 을 제조하는 프로세스 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 3 은 도 2 에 도시한 프로세스에 후속하는 제 1 실시예의 CMOSFET 을 제조하는 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 4 는 도 3 에 도시한 프로세스에 후속하는 제 1 실시예의 CMOSFET 을 제조하는 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 5 는 제 2 실시예에 따른 CMOSFET 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 6 은 제 2 실시예의 CMOSFET 을 제조하는 프로세스 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 7 은 도 6 에 도시한 프로세스에 후속하는 제 2 실시예의 CMOSFET 을 제 조하는 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 8 은 제 3 실시예의 CMOSFET 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 9 는 제 3 실시예의 CMOSFET 을 제조하는 프로세스 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 10 은 도 9 에 도시한 프로세스에 후속하는 제 3 실시예의 CMOSFET 을 제조하는 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 11 은 제 4 실시예에 따른 CMOSFET 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 12 는 제 4 실시예의 CMOSFET 을 제조하는 프로세스 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 13 은 도 12 에 도시한 프로세스에 후속하는 제 4 실시예의 CMOSFET 을 제조하는 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 14 는 제 4 실시예의 COMSFET 을 제조하는 다른 프로세스 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 15 는 도 14 의 프로세스에 후속하는 제 4 실시예의 CMOSFET 을 제조하는 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 16 은 도 15 에 도시한 프로세스에 후속하는 제 4 실시예의 CMOSFET 을 제조하는 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 17 은 도 16 에 도시한 프로세스에 후속하는 제 4 실시예의 CMOSFET 을 제조하는 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 18 은 제 1 변형예에 따른 CMOSFET 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 19 는 제 2 변형예에 따른 CMOSFET 예를 도시하는 예시적인 조감도.
도 20 은 450℃ 및 700℃ 에서의 열처리를 통해 형성된 NiSi2 상(phase)의 X-레이 회절 스펙트럼의 예시도.
도 21 은 450℃ 및 700℃ 에서의 열처리를 통해 형성된 NiSi2 상을 게이트 전극으로서 사용하는 MOS 커패시터의 누설 전류 특성의 예시도.
도 22 는 저온에서 형성된 NiSi2 상 및 사방정계의 (orthorhombic) MnP 타입의 NiSi 결정상을 게이트 전극들로서 사용하는 MOS 커패시터의 커패시턴스-전압 (C-V) 특성의 예시도.
도 23 은 게이트 전극들로서 NiSi, Ni2Si, Ni31Si12 및 Ni3Si 를 사용하는 MOS 커패시터의 커패시턴스-전압 (C-V) 특성의 예시도.
도 24 는 자연 산화막이 없는 실시예에 따라, Ti 막 및 Ni 막이 다결정 Si 상에 형성되는 경우에, 실리사이드 게이트 전극이 n형 MIS 트랜지스터의 게이트 전극으로서 형성되는 투과 전자 현미경 사진의 예시도.
도 25 는 도 24 의 게이트 절연막 계면의 고해상 이미지의 예시도.
도 26 은 제 3 실시예에 따른 다른 CMOSFET 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 27 은 제 3 실시예에 따른 다른 CMOSFET 예에 따른 반도체 디바이스의 제조 방법의 예시도.
도 28 은 도 27 에 도시한 프로세스에 후속하는 제 3 실시예에 따른 다른 CMOSFET 예를 제조하는 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 29 는 도 28 에 도시한 프로세스에 후속하는 제 3 실시예에 따른 CMOSFET 의 다른 예를 제조하는 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 30 은 제 3 실시예에 따른 CMOSFET 의 다른 예를 제조하는 다른 프로세스를 도시하는 예시도.
도 31 은 도 30 에 도시한 프로세스에 후속하는 제 3 실시예에 따른 CMOSFET 의 다른 예를 제조하는 다른 프로세스를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도.
도 32 는 도 31 에 도시한 프로세스에 후속하는 제 3 실시예에 따른 CMOSFET 의 다른 예를 제조하는 다른 프로세스를 도시하는, 게이트 길이 방향에서의 예시적 이고 도식적인 단면도.
도 33 은 제 2 실시예에 따른 n형 트랜지스터의 게이트 전극의 커패시턴스-전압 (C-V) 특성으로부터 산출된 Vfb 에 의존하는 산화막 특성을 도시하는 예시도.
도 34 는 NiSi2 가 N-도핑된 실리케이트 게이트 절연막 (HfSiON) 상에 형성된 커패시턴스-전압 (C-V) 특성 및 Ni3Si 가 N-도핑된 실리케이트 게이트 절연막 (HfSiON) 상에 형성된 다른 커패시턴스-전압 (C-V) 특성을 도시하는 예시도.
도 35 는 실리사이트 전극이 형성된 후에 Ni-Si 로 이루어진 각각의 게이트 전극에 이온 주입법의 불순물 도핑에 의해 P 가 계면상에 고르지 않게 분포된 경우에, 유효 일함수 Φeff 의 변조량 (modulation amount) 과 계면상의 불순물 농도 사이이 관계를 도시하는 예시도.
도 36 은 게이트 길이 방향의 제 2 실시예에 다른 CMOSFET 예의 예시적이고 도식적인 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 게이트 절연층 3 : NiSi 층
5 : 게이트 전극 9 : Ni 층
10 : 다결정 Si 층
<관련 출원에 대한 상호참조>
본 출원은 그 전체 내용이 여기에 참조로써 통합되는, 2006년 3월 8일자로 출원된 선행 일본특허출원 2006-63290호에 기초하며, 이로부터 우선권의 이익을 주장한다.
본 발명은 전계효과 트랜지스터를 갖는 반도체 디바이스 및 이를 제조하는 방법에 관한 것이다.
초고집적 (ultra-integration) 실리콘 회로는 미래의 진보된 정보 사회를 받쳐주리라 예측되는 기초기술 중 하나이다. 집적 회로의 보다 높은 기능성은 집적 회로의 구성 소자, 즉 MOSFET (금속-산화-반도체 전계-효과 트랜지스터), CMOSFET (상보 MOSFET) 등인 반도체 소자들의 보다 높은 성능을 수반한다. 이러한 소자의 보다 높은 성능은 비례 스케일링 룰 (proportional scaling rule) 에 따라 기본적으로 획득되었다. 그러나, 물리적 특성들 상에 다양한 제한들이 보다 높은 성능에 기여하는 소자의 초소형화에 최근 어려움을 일으키고 있다.
예를 들어, 실리콘을 사용하는 게이트 전극과 관련하여 문제점들이 지적되는데, 즉, 소자의 동작 속도의 증가로 인한 게이트 기생 저항의 출현, 절연막 계면에서의 캐리어 공핍에 기인하는 절연막의 유효 커패시턴스의 감소, 그리고 채널 영역으로 불순물 첨가의 펀치-쓰루 (punch-through) 에 기인하는 임계 전압 변동이 그것이다. 이러한 문제점들을 해결하기 위해 금속 게이트 재료가 제안된다.
금속 게이트 전극을 형성하는 기술들 중 하나는 모든 게이트 전극들을 Ni 또는 Co 로 실리사이다이징 (silicidizing) 하는 풀 (full) 실리사이드 게이트 전극 기술이다. 최적의 동작 임계 전압에서 디바이스를 동작시키기 위하여, 금속 게이트 전극은 도전형에 따라 변하는 일함수를 필요로 한다.
이는, MIS 트랜지스터의 동작 임계 전압이 게이트 전극과 게이트 절연막 사이의 계면에서의 게이트 전극의 일함수 (Φeff : 유효 일함수)의 변화에 따라 변조되기 때문이다. 따라서, 계면 주변에서의 게이트 전극의 일함수의 변화는 동작 임계 전압의 변화로서 변형되지 않은 형태로 나타난다.
예를 들어, 실리사이드 또는 결정 구조를 조정함으로써 일함수를 제어하려는 시도가 이루어졌다 (K. Takahashi 등., "Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45 nm-node LSTP and LOP Devices," IDEM 2004, 4.4.1-4.4.4 (이하, "K. Takahashi 등." 이라 함) 및 N. Biswas 등., "Workfunction turning of nickel silicide by co-sputtering nickel and silicon," Applied Physics Letters 87, 171908 (2005) (이하, "N. Biswas 등."이라 함) 참조).
"K. Takahashi 등" 은 NiSi2 의 조성에 관련한 일함수는 대략 4.4 eV 부근이고 NMOS 금속에 적합하며, Ni3Si 의 조성에 관련한 일함수는 대략 4.8 eV 부근이고 PMOS 금속에 적합함을 개시한다. 따라서, 조성 제어와 관련한 이러한 게이트 전극들은 유효 일함수 Φeff 가 대략 0.1 eV 만큼 변하며, 이는 차례로 임계 전압에서의 변화를 유발한다. 이는, 게이트 전극의 결정상이 단일상 (single phase) 이 아니라 혼합상 (mixed phase) 인 사실에 기인한 것으로 고려된다. 따라서, 단일 결 정상이 일함수를 제어하는데 요구된다.
"K. Takahashi 등" 에서, Ni 층/ 다결정 Si 층 (NiSi 의 조성비) 의 두께비 및 열처리 온도 (350℃ 내지 650℃ 에 분포) 를 변화시킴으로써 Ni 층/다결정 Si 층 사이의 계면에서의 고상 (solid phase) 반응을 유발시키려는 시도가 이루어졌다. 이 문헌은, NiSi 상과 Ni3Si 상 사이의 혼합상, Ni3Si 상과 Ni31Si12 상 사이의 혼합상, 및 NiSi 상과 NiSi2 상 사이의 혼합상이 순차적으로 생성됨을 기술한다. 그러나, 예를 들어, 단일상, 예를 들어 NiSi2 상이 형성되는 경우에, 650℃ 이상에서의 열처리가 요구된다. 실리사이데이션 (silicidation) 이 이와 같은 높은 열처리 온도에서 수행되는 경우에, 게이트 절연막이 열화되고, 이에 따라 누설 전류의 증가를 야기한다.
JP-A-2005-129551 에서, Ni 층의 두께 대 다결정 Si 층의 두께 비를 변화시키고, 이러한 층들을 1분동안 진공에서 400℃ 에서의 열처리를 받게 함으로써, Ni 층과 다결정 Si 층 사이의 계면에 고상 반응을 유발시키려는 시도가 이루어졌다. 결과적으로 생성된 (Ni+Si) 층은 대략 4.4 eV 내지 대략 4.9 eV 의 일함수를 나타낸다. 그러나, 이러한 층은 Ni,Si 및 NiSix 의 다양한 종류로 이루어진 혼합상인 것으로 고려되며, 일함수가 변하는 것으로 예측된다.
K. Takahashi 등. 은 NiSix 의 실리사이드 조성이 변하는 경우에, 대략 4.3 eV 내지 대략 4.9 eV 의 일함수가 나타난다는 것을 개시한다. 그러나, 다양한 결정상이 NiSix 의 XRD (X-레이 회절) 의 결과로부터 관측되고, 혼합상이 형성되는 것으로 이해된다.
단일상 결정 구조를 갖는 Ni 실리사이드를 형성하는 것은 곤란하다. 따라서, 임계값의 변동이 감소될 수 없다. 또한, 단일상 결정 구조를 갖는 Ni 실리사이드가 형성될 수 있다 할지라도, 고온 열처리에 의해 유발된 실리사이드 반응이 NiSi2 상의 경우와 같이 요구되며, 이는 차례로 누설 전류의 증가를 초래한다. 따라서, 단일상의 Ni 실리사이드는 두 도전형들 (특히 "n" 형) 의 게이트 전극들에 이용될 수 없다.
공지의 접근법은 350℃ 내지 400℃ 에서의 저온 열처리에 의해 단일상 Si 및 비정질 Si 를 실리사이다이징함으로써 NiSi2 를 생성하는 것이다 (O. Nakatsuka 등., "Low-Temperature Formation of Epitaxial NiSi2 Layers with Solid-Phase Reaction in Ni/Ti/Si (001) Systems," Japanese Journal of Applied Physics, Vol. 44, No. 5A, 2005, pp. 2945-2947 (이하, "O. Nakatsuka 등." 이라 함) 및 C. Hayzelder 등., "Silicide formation and silicide-mediated crystallization of nickel-implanted amorphous silicon thin films," J. Appl. Physics. 73(12), 15 June 1993, pp. 8279-8289.) (이하 "C. Hayzelder 등." 이라 함) 참조).
"O. Nakatsuka 등." 은 Ni, Ti 박층, 및 Si 단결정으로 이루어진 다층 (multilayer) 이 350℃ 에서 30분동안 열처리를 받아서, TiSi2, NiSi2, 및 단결정 Si 로 이루어진 다층 구조를 생성하는 것을 개시한다. 그러나, NiSi2/단결정 Si 사이의 계면은 (111) 패싯 (facet) 을 형성하며, 이는 차례로 거칠어짐 (roughness) 을 유발한다.
"C. Hayzelder 등." 은 Ni 가 비정질 Si 로 이온-주입되고 비정질 Si 가 3시간동안 400℃ 에서의 열처리를 받게 되어 NiSi2 결정 시드를 생성하는 것을 개시한다. 그러나, 3시간만큼의 긴 열처리는 LSI 를 제조하는 프로세스들에서 비현실적이다.
본 발명은 상기 사정을 고려하여 이루어진 것으로, 반도체 장치 및 그 제조 방법을 제공한다. 본 발명의 일 양태에 따르면, 반도체 장치는 물론 그 제조 방법이 임계값의 변동을 저감시킬 수 있다.
본 발명의 다른 양태에 따르면, 반도체 장치가, p형 반도체층과; 상기 p형 반도체층 상에 형성된 제 1 게이트 절연층과; 상기 제 1 게이트 절연층 상에 형성된 제 1 게이트 전극과; 상기 제 1 게이트 전극이 게이트 길이 방향을 따라서 개재되어 있는 상기 p형 반도체층에 형성된 제 1 소스-드레인 영역을 포함하는 N-채널 MIS 트랜지스터를 포함한다. 상기 제 1 게이트 전극은 5.39 옹스트롬 내지 5.40 옹스트롬의 격자 상수를 갖는 NiSi2의 입방결정(cubic crystal)을 포함하는 결정상(crystal phase)을 포함한다.
본 발명의 또 다른 양태에 따르면, 반도체 장치가, 기판과; 상기 기판 상에 형성된 p형 반도체층과; 상기 p형 반도체층 상에 형성된 제 1 게이트 절연층과; 상기 제 1 게이트 절연층 상에 형성된 제 1 게이트 전극과; 상기 제 1 게이트 전극이 게이트 길이 방향을 따라서 개재되어 있는 상기 p형 반도체층에 형성된 제 1 소스-드레인 영역을 포함하는 N-채널 MIS 트랜지스터와; 상기 기판 상에 형성된 n형 반도체층과; 상기 n형 반도체층 상에 형성된 제 2 게이트 절연층과; 상기 제 2 게이트 절연층 상에 형성된 제 2 게이트 전극과; 상기 제 2 게이트 전극이 게이트 길이 방향으로 개재되어 있는 상기 n형 반도체층에 형성된 제 2 소스-드레인 영역을 포함하는 P-채널 MIS 트랜지스터를 포함한다. 상기 제 2 게이트 전극은 Ni3Si의 입방결정 또는 Ni31Si12의 육방정계 결정(hexagonal crystal) 중 적어도 하나를 포함하는 결정상을 포함한다. 상기 제 1 게이트 전극은 5.39 옹스트롬 내지 5.40 옹스트롬의 격자 상수를 갖는 NiSi2의 입방결정을 포함하는 결정상을 포함한다.
본 발명의 또 다른 양태에 따르면, p형 반도체층 상에 제 1 게이트 절연층을 형성하는 단계와; 상기 제 1 게이트 절연층 상에 제 1 다결정 실리콘층을 형성하는 단계와; 상기 제 1 다결정 실리콘층이 개재되어 있는 상기 p형 반도체층의 표면 상에 제 1 소스-드레인 영역을 형성하는 단계와; 상기 제 1 다결정 실리콘층에 Ni 의 이온 주입을 수행하는 단계와; 300℃ 내지 800℃의 온도에서 상기 제 1 다결정 실리콘층에 NiSi2 결정핵을 형성하기 위한 열처리를 수행하는 단계와; 상기 제 1 다결정 실리콘층 상에 상기 제 1 다결정 실리콘층의 두께에 대하여 그 두께가 5/18 내 지 1/2인 제 1 Ni 층을 형성하는 단계와; 300℃ 내지 600℃의 온도에서 상기 NiSi2 결정핵을 성장시키기 위한 열처리를 수행함으로써 상기 제 1 다결정 실리콘층을 NiSi2의 결정상으로 변형시키는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, p형 반도체층 상에 제 1 게이트 절연층을 형성하는 단계와; 상기 제 1 게이트 절연층 상에 제 1 다결정 실리콘층을 형성하는 단계와; 상기 제 1 다결정 실리콘층이 개재되어 있는 상기 p형 반도체층의 표면 상에 제 1 소스-드레인 영역을 형성하는 단계와; 상기 제 1 다결정 실리콘층 상에 제 1 Ti 박층을 형성하는 단계와; 상기 제 1 Ti 박층 상에 제 1 Ni 층을 형성하는 단계와; 300℃ 내지 600℃의 온도에서 다중층 (상기 제 1 Ni 층/상기 제 1 Ti 박층/상기 제 1 다결정 실리콘층) 을 다중층 (TiSi2 결정상/NiSi2 결정상) 으로 변형시키기 위한 열처리를 수행하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, p형 반도체층 상에 제 1 게이트 절연층을 형성하는 단계와; n형 반도체층 상에 제 2 게이트 절연층을 형성하는 단계와; 상기 제 1 게이트 절연층 상에 제 1 다결정 실리콘층을 형성하는 단계와; 상기 제 2 게이트 절연층 상에 제 2 다결정 실리콘층을 형성하는 단계와; 상기 제 1 다결정 실리콘층이 개재되어 있는 상기 p형 반도체층의 표면 상에 제 1 소스-드레인 영역을 형성하는 단계와; 상기 제 2 다결정 실리콘층이 개재되어 있는 상기 n형 반도체층의 표면 상에 제 2 소스-드레인 영역을 형성하는 단계와; 상기 제 1 다결정 실리콘 층 상에 제 1 Ti 박층을 형성하는 단계와; 상기 제 1 Ti 박층 상에 제 1 Ni 층을 형성하는 단계와; 상기 제 2 다결정 실리콘층 상에, 제 2 Ni 층, 또는 제 2 Ti 박층 및 상기 제 2 Ni 층을 순서대로 형성하는 단계와; 300℃ 내지 600℃의 온도에서 다중층 (상기 제 1 Ni 층/상기 제 1 Ti 박층/상기 제 1 다결정 실리콘층) 을 제 1 다중층(TiSi2 결정상/NiSi2 결정상)으로 변형시키기 위한 제 1 열처리를 수행하는 단계와; 상기 제 2 다결정 실리콘층으로부터 Ni3Si 결정상 또는 Ni31Si12 결정상을 형성하기 위한 제 2 열처리를 수행하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
이하, 본 발명의 실시예들을 도면을 참조하여 설명한다. 실시예들에 공통적인 도면에는 동일한 참조 부호가 부여되며, 그 반복된 설명은 간결함을 위해 생략된다. 이러한 도면은 본 발명을 설명하고 본 발명의 이해를 증진시키기 위한 예시적인 개략도이다. 도면들 중 일부는 형태, 치수, 및 비율 면에서 실제 장치와 다르다. 이하의 설명 및 공지 기술들을 고려함으로써, 본 발명은 적절하게 공학적으로 변화될 수 있다.
(제 1 실시예)
제 1 실시예에 따른 CMOSFET 예를 도 1 을 참조하여 설명한다.
도 1 에 도시한 바와 같이, p형 불순물 영역 (p-웰) 및 n형 불순물 영역 (n-웰) 이 소자 격리층 내의 SiO2 를 통해 p형 실리콘 기판에 형성된다. 양 (both) 영 역들상에 형성된 양 게이트 절연층들 (1) 은 실리콘 산화막들 (1) 이다. 절연층 (1) 은 2nm 두께 이하로 형성될 수도 있다. 그 각각이 다층 구조를 갖는 게이트 전극 (5) 및 게이트 전극 (6) 은 각각의 게이트 절연층들 (1) 상의 Ni 실리사이드로 형성된다.
p-웰 영역 상의 Ni 실리사이드 게이트 전극 (5) 은 입방 (cubic) NiSi2 결정상으로 형성된다. 게이트 전극 (5) 의 모든 영역들은 그 결정 그레인 (grain) 들 각각이 입방 CaF2-타입 결정 구조 및 1:2 의 Ni:Si 조성을 취하는 다결정층을 포함한다. 후에 상세히 설명할 바와 같이, NiSi2 결정상은 저온에서 형성되므로, 그 격자 상수는 5.39 옹스트롬 내지 5.40 옹스트롬에 있다.
n-웰 상의 Ni 실리사이드 게이트 전극 (6) 은 입방 Ni3Si 결정상으로 형성된다. 게이트 전극 (6) 의 모든 영역들은, 그 결정 그레인들이 입방 AuCu3-타입 결정 구조를 취하고 Ni: Si=3:1 의 조성을 갖는 다결정층을 포함한다. 입방 Ni3Si 상에 부가하여, Ni 실리사이드 게이트 전극 (6) 이 육방정계 Ni31Si12 상으로 형성될 수도 있다.
도 1 에서, 게이트 전극 (5) 의 모든 영역들은 NiSi2 결정상으로 형성된다. 그러나, NiSi2 결정상은 게이트 전극 (5) 과 게이트 절연층 (1) 사이의 계면 영역에서의 층으로 형성될 수도 있다. 또한, 동일한 사항이 게이트 전극 (6) 에 적용된다.
게이트 절연층 (1) 및 게이트 전극들 (5,6) 로 이루어지는 게이트 구조의 소스와 드레인 사이의 길이 (게이트 길이) 는 두 도전형과 연계하여 30 nm 이하일 수도 있다.
n형으로 고농도로 도핑된 불순물 영역에 대응하는 소스 영역 및 드레인 영역은, 게이트 절연층 (1) 이 그 사이에 개재되도록 p-웰에 형성된다. 접촉 전극인 Ni 실리사이드 층 (NiSi 층) (3) 은 소스 및 드레인 영역들 상에 형성된다. 따라서, n형 MIS 트랜지스터는 p형 불순물 영역에 제조된다. 한편, p형으로 고농도로 도핑된 불순물 영역에 대응하는 소스 영역 및 드레인 영역은, 게이트 절연층 (1) 이 그 사이에 개재되도록 n형 불순물 영역 상에 형성된다. n형 MIS 트랜지스터의 경우에서와 같이, 접촉 (contact) 재료에 대응하는 Ni 실리사이드 층 (NiSi 층) (3) 은 소스 및 드레인 영역들 상에 형성된다. 따라서, p형 MIS 트랜지스터는 n형 불순물 영역에 제조된다. n형 MIS 트랜지스터 및 p형 MIS 트랜지스터는 상보적으로 동작하여 CMIS 디바이스를 형성한다.
본 실시예에서, 두 도전형들의 모든 게이트 전극들은 단일 결정 구조의 Ni 실리사이드로 형성될 수 있다. 게이트 절연막 바로 위에 제공된 두 도전형들의 게이트 전극들은 전체 계면 영역에 동일한 결정 구조 (단일상) 를 갖는 Ni 실리사이드로 형성될 수 있다. 이러한 구성으로써, 임계 전압의 변동은 0.05 eV 보다 작아지며, CMIS 의 동작 시간에서 허용가능하다. 이러한 변동은 대략 0.1 eV 의 크기인 K. Takahashi 등. 의 유효 일함수 Φeff 에서의 변동보다 매우 작다.
계면 영역에서의 단일상은, 게이트 절연막의 계면에 접촉하는 전극들의 결정 그레인들이 5 nm 이하의 로컬 전자 회절로 분해되는 조건에서 달성되는데, 결정 그레인들은 상이한 배향들을 갖지만, 모든 결정 그레인들은 동일한 결정 구조를 취하거나, 메인 (main) 결정상에 대한 다른 상의 비율이 1% 이하이다.
게이트 전극이 절연막에 접촉하는지 여부를 판정하기 위하여, 샘플이 게이트 전극과 절연막 사이의 계면에 수직인 각으로 슬라이싱되고 (sliced), 로컬 전자 회절 분석이 수행되는데, 그 단면이 투과 전자 현미경의 이미지에 의해 탐지된다. 샘플의 두께는 분석의 대상인 결정 그레인의 대략 1/2 사이즈일 수 있으므로, 결정 그레인들은 샘플의 길이 방향으로 중첩되지 않으며, 결정 그레인들은 하나씩 판정될 수 있다.
Ni 실리사이드의 결정상과 결정 시스템 사이의 관계는 이하와 같다:
Ni3Si 상 : 입방체
Ni31Si12 상 : 육방정계
Ni2Si 상 : 사방정계
NiSi 상 : 사방정계
NiSi2 상 : 입방체
Ni 실리사이드 게이트 전극의 경우에, Φeff 는 게이트 전극의 Ni-Si 조성에 따라 크게 변하는 것으로 알려진다 (N. Biswas 등. 참조). 실제로, NiSi 및 NiSi2 가 함께 믹싱된 전극에서, 이러한 참조의 전체 내용이 참조로서 여기에 통합된 K. Takahashi 등 에서 기술된 것을 포함하여, 유효 일함수 Φeff 는 대략 0.1 eV 의 변동을 나타낸다.
상세한 설명 (제 1 또는 제 3 실시예의 제조방법 참조) 은 후에 제공되겠지만, 본 실시예의 제조방법 하에서, 형성열 및 열역학적 안정의 측면에서 사방정계의 MnP-타입의 NiSi 상보다 네거티브하게 더 큰 NiSi2 상이 Ni 실리사이데이션 반응에 의한 제 1 상으로서 형성된다. 본 실시예의 제조방법 하에서, NiSi 상 및 NiSi2 상으로 이루어진 혼합상은, Ni 가 과도하게 존재하지 않으면, 게이트 전극과 게이트 절연층 사이의 계면에 형성되지 않는다.
n형 MIS 트랜지스터의 게이트 전극 (5) 은 그 격자상수가 5.39 옹스트롬 (angstrom) 내지 5.40 옹스트롬인 입방 NiSi2 결정상으로 형성되고, 이러한 격자상수는 5.393 옹스트롬 이상일 수도 있다. 격자 상수는, NiSi2 가 Ni/Si 계면 반응에 의해 형성되는 통상의 온도 (650℃ 이상) 보다 더 낮은 열처리 프로세스 (예를 들어, 450℃) 를 통해 형성된 NiSi2 결정상에 고유하다. 이는 도 20 을 참조하여 후에 상세하게 설명할 것이다.
도 20 은 본 실시예에서의 450℃ 의 열처리 프로세스를 통해 형성된 NiSi2 상의 X-레이 회절 스펙트럼 및 700℃ 의 고온처리 프로세스를 통해 형성된 NiSi2 상의 X-레이 회절 스펙트럼을 도시한다.
이러한 X-레이 회절 스펙트럼은 X-레이 소스로서 CuKα를 이용하고 θ/2θ 방법을 이용함으로써 실온에서 측정된다. 입방 NiSi2 의 회절 피크 (peak) 들은 형성을 위한 양 (both) 조건들 하에서 획득된다.
XRD 분석을 통해 획득된 데이터는 전술한 로컬 전자 회절을 통해 획득된 프로파일과 상이한 회절 프로파일에 대응하며, 전체 게이트 전극 및 Si 기판을 포함하는 모든 결정 구조들을 반영한다. 도 20 에서, NiSi2 구조의 회절 피크만이 XRD 프로파일에 의한 전극 실리사이드 상으로서 검출됨으로써, 전체 게이트 전극 및 게이트 절연막의 계면은 "단일상" 을 나타낼 것으로 이해된다.
본 실시예의 NiSi2 결정상의 모든 회절 피크들은, 고온 열처리 프로세스를 통해 결정상이 형성되는 경우에 회절 격자가 나타내는 각도보다 낮은 각도에서 나타난다. 차이점은 격자상수에서 발생한다; 즉, 본 실시예에서의 저온에서 형성된 NiSi2 결정상은 5.393 옹스트롬의 격자상수를 나타내고, 700℃ 의 고온 열처리를 통해 형성된 NiSi2 결정상은 5.381 옹스트롬의 격자상수를 나타낸다. 저온에서 형성된 NiSi2 의 격자상수는 0.2% 만큼 더 크다. 벌크 (bulk) 의 NiSi2 상의 격자상수 (5.406 옹스트롬) 와 비교할 때, NiSi2 결정상이 저온에서 형성되는 경우에 획득되는 격자상수는 벌크의 격자상수에 보다 근접한다.
이는, 결정상이 형성되는 온도의 차이점에 기인한다. 결정상이 저온 열처리를 통해 형성되는 경우에, 열수축이 작음으로써, 별크의 격자상수로부터의 편차가 보다 작아진다.
Si 의 격자상수 (5.431 옹스트롬) 와 비교하는 경우에도, 저온에서 형성된 NiSi2 의 격자상수는 0.6% 이고, 이는 고온 열처리를 통해 형성된 NiSi2 의 격자상수 (0.9%) 보다 더 작다. 이는 체적 변화에 의해 유발된 기계적 힘 (strain) 의 인가가 작음을 나타내는데, 이러한 체적 변화는 제조 프로세스 동안 다결정 Si 의 실리사이데이션 중에 발생한다. 게이트 전극에 근접한 게이트 절연막과 게이트 측벽 (sidewall) 에 인가되는 기계적 힘은 줄어들고, 트랜지스터의 신뢰성이 향상된다. 또한, 채널 섹션에 압축력의 인가로써 발생할 수 있는 전자 이동도의 열화가 방지됨으로써, 디바이스의 고속 동작이 가능하게 될 것으로 고려된다.
도 21 은 게이트 전극들로서, 각각의 방법들에 의해 형성된 NiSi2 상을 갖는 MOS 커패시터의 누설전류 특성을 도시한다. 사용되는 게이트 절연막은 SiO2 로 만들어지며, 7 nm 의 두께를 갖는다. 700℃ 의 고온 열처리를 통해 형성된 NiSi2 의 경우에, 누설 전류는 고온 열처리 프로세스를 통해 Ni 원소의 게이트 절연층으로의 확산에 의해 증가한다. 반대로, 본 실시예에서의 450℃ 의 저온에서 형성된 NiSi2 의 경우에, 게이트 절연막으로의 Ni 원소들의 확산은, 단지 저온 프로세스가 수행되므로 줄어든다. Ni 원소들의 확산에 기인한 손상은 발생하지 않으며, 낮은 누설 전류 특성이 유지될 수 있다.
도 22 는 본 실시예에 속하는 사방정계 MnP-타입의 NiSi 전극과 저온에서 형성된 NiSi2 전극을 사용하는 MOS 커패시터의 커패시턴스-전압 (C-V) 특성을 도시한 다.
NiSi 결정상 전극의 경우와 비교할 때, 저온에서 형성된 NiSi2 결정상 전극의 C-V 특성은 네거티브 전압쪽으로 시프트한다. C-V 특성으로부터 판정된 플랫 밴드 (flat band) 전압 (Vfb) 상의 게이트 산화막의 두께의 의존도에 의해, 산화막의 두께가 제로인 경우에, 획득된 Vfb 전압이 선형 외삽법 (extrapolation) 을 통해 얻어진다. 이러한 전극의 유효 일함수 Φeff 는 Si 기판의 불순물 농도 (1×1015cm-3)로부터 결정된 기판의 페르미 레벨 (4.92 eV) 에 의해 얻는다. 저온에서 NiSi2 결정상으로 형성된 전극의 경우에, 유효 일함수 Φeff 는 4.54 eV 인데, 이는 NiSi 결정상 전극의 유효 일함수 Φeff (4.66 eV) 보다 0.12 eV 만큼 작다. 이러한 사실로부터, n형 MIS 트랜지스터를 위한 본 발명의 NiSi2 결정상 전극의 이용에 의해, 동작 임계 전압이 NiSi 결정상 전극에 비해 감소될 수 있음이 이해된다. 이러한 디바이스는 저전압에서 동작되는 것으로 이해될 수 있다.
본 실시예에서, 유효 일함수 Φeff 를 얻을 시에, 유효 일함수 Φeff 는 산화막의 두께에 대한 Vfb 의 의존도로부터 SiO2 와 Si 기판 사이의 계면의 고정된 전하만을 제거함으로써 얻어지는 것으로 생각된다. 고정된 전하는 게이트 절연막 (SiO2) 에 존재하지 않는 것으로 생각된다. 그러나, 실제로, 고정된 전하는 그 표면 농도가 계면의 고정된 전하량보다 한 자릿수 정도 (an order of magnitude or more) 더 작은 막에 존재한다. 고정된 전하로부터 얻어진 유효 일함수 Φeff 의 값은 대략 0.05 eV 정도의 오차를 포함한다. 그러나, NiSi2 결정상의 유효 일함수 Φeff 는 여전히 NiSi 결정상의 유효 일함수보다 작다.
p형 MIS 트랜지스터의 게이트 전극 (6) 은 입방 Ni3Si 상 또는 육방정계 Ni31Si12 상을 사용할 수도 있다.
도 23 은 NiSi 결정상의 게이트 전극을 갖는 MOS 커패시터의 커패시턴스-전압 (C-V) 특성, Ni2Si 결정상의 게이트 전극을 갖는 MOS 커패시터의 커패시턴스-전압 (C-V) 특성, Ni31Si12 결정상의 게이트 전극을 갖는 MOS 커패시터의 커패시턴스-전압 (C-V) 특성, 및 Ni3Si 결정상의 게이트 전극을 갖는 MOS 커패시터의 커패시턴스-전압 (C-V) 특성을 도시한다.
사용된 게이트 절연막은 SiO2 이고, 10 nm 의 두께를 갖는다. 결정상 각각의 결정 구조는 XRD 분석에 의해 단일상인 것으로 확인된다. NiSi 결정상 전극의 경우와 비교할 때, 각각의 결정상들의 C-V 특성은 포지티브 (positive) 전압 쪽으로 시프트한다. 사방정계 Ni2Si 결정상 전극의 경우에, 게이트 절연막의 두께에 대한 Vfb 전압의 의존도로부터 얻어진 유효 일함수 Φeff 는 4.75 eV 이다. 육방정계 Ni31Si12 결정상 전극 및 입방 Ni3Si 전극의 경우에, 게이트 절연막의 두께에 대한 Vfb 전압의 의존도로부터 얻어진 일함수 Φeff 는 4.85 eV 이다. 따라서, 유효 일함수 Φeff 는 Ni 성분의 증가에 따라 커짐으로써, Si 의 가전자대 (valence band) 에 접근한다. p형 MIS 트랜지스터에서, 전극의 유효 일함수 Φeff 의 값이 Si 의 가전자대에 근접해짐에 따라, 동작 임계 전압은 더 낮아질 수 있다. 따라서, 많은 Ni 성분을 갖는 Ni 실리사이드의 게이트 전극의 이용에 의해, 디바이스는 저전압에서 동작될 수 있고, 결과적으로 산출된 효과는 Ni 성분의 증가에 따라 더욱 더 커진다. 따라서, PMOS 금속을 위한 Ni31Si12 결정상 및 Ni3Si 결정상의 이용의 결과로서, 동작 임계값은 NiSi 결정상의 사용에 의해 획득된 동작 임계값에 비해 0.2 eV 만큼 감소될 수 있다.
디바이스에 요구되는 임계 전압이 높은 경우에, Ni2Si 결정상 등이 또한 사용될 수도 있다.
게이트 전극용으로 이용되고, 그 결정 구조가 도전형에 따라 변하는 Ni 실리사이드의 결과로서, 두 도전형들에 대한 동작 전압이 감소될 수 있음으로써, 디바이스에 최적인 임계 전압이 얻어질 수 있다.
게이트 전극들 (5, 6) 각각의 높이, 즉, 실리사이드막의 두께는 100nm 이하가 될 수 있고, 이러한 높이는 게이트 길이의 단축에 따라 감소되어야 한다. 게이트 길이와 관련하여 높이가 너무 높은 경우에, 기계적 강도가 불충분해지고, 디바이스의 구조가 제조 프로세스동안 유지될 수 없음으로써 디바이스의 제조에 곤란함을 일으킨다. 통상적으로, 게이트 전극의 높이는 게이트 길이의 2배 내지 3배가 될 수도 있다. 그 높이가 너무 낮은 경우에서도, 게이트 전극을 위해 요구되는 시트 (sheet) 저항값을 얻을 수 없으며, 이는 차례로 디바이스 특성의 열화로 귀결된 다. 따라서, 디바이스 기술의 발생에 따라 요구되는, 시트 저항을 획득하는데 요구되는 높이가 유지되어야만 하고, 적어도 20 nm 이상의 높이가 요구된다.
실리사이드의 결정 그레인의 사이즈에 관해서도, 전술한 조건들이 충족되어야만 한다. 이와 동시에, 유효 일함수 (Φeff) 의 변동의 관점에서, 입자 (particle) 사이즈는 게이트 길이의 절반이거나 그보다 작을 수도 있다.
도 1 에서, 실리콘 산화막이 게이트 절연막으로서 사용된다. 그러나, 그 유전상수가 실리콘 산화막의 유전상수보다 높은 절연막 재료 (높은 유전 절연막) 가 사용될 수도 있다. 예를 들어, 절연막 재료는 Si3N4, Al2O3, Ta2O3, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3, Pr2O3 등을 포함한다. Zr 실리케이트 또는 Hf 실리케이트의 경우에서와 같이, 실리콘 산화물과 금속 이온들을 믹싱함으로써 형성된 재료가 사용될 수도 있다. 또한, LaAl 산화물 등과 같은 재료들의 조합이 사용될 수도 있다. 각각의 세대의 트랜지스터들을 위한 재료가 적절히 선택되고 사용될 수도 있다. 이하의 실시예에서도, 실리콘 산화막이 게이트 절연막으로서 사용된다. 그러나, 달리 명기하지 않으면, 실리콘 산화막을 높은 유전 절연막으로 대체하는 것이 응용될 수도 있다.
동작 임계 전압이 더욱 낮아질 수 있으므로, 게이트 절연층은 Hf 원소를 포함하는 층을 포함할 수도 있다.
이러한 경우에, NiSi2 결정상의 형성의 결과로서 산출된 유효 일함수 Φeff 의 변조 효과 (effect of modulation) 가 더욱 커진다. 임계 전압이 더욱 낮아질 수 있도록, NMOS 게이트 전극용으로 이용되는 저온에서 형성된 NiSi2 결정상의 결과로서, 유효 일함수 Φeff 는 4.3 eV 의 값을 갖는다. 이는, 전극과 Hf-계 절연막 사이의 계면에 발생하는 Hf-Si 접합 (bond) 에 의해 유발되는 페르미-레벨 피닝 (pinning) 에 기인한다. 전극측 계면의 Si 성분이 많아짐에 따라, 피닝의 영향은 더욱 커진다.
도 34 는 NiSi2 가 N-도핑된 실리케이트 게이트 절연막 (HfSiON) 상에 형성되는 커패시턴스-전압 (C-V) 특성과 Ni3Si 가 N-도핑된 실리케이트 게이트 절연막 (HfSiON) 상에 형성되는 다른 커패시턴스-전압 (C-V) 특성을 도시하는 예시도이다. 도 34 에 도시한 바와 같이, HfSiON 상에 NiSi2 그레인 상을 사용함으로써, 유효 일함수 Φeff 가 작아질 수 있도록, 이러한 특성의 시프트량 (폭) 은 도 23 에 도시한 (SiO2 상의) 특성의 시프트량보다 더 크다.
NiSi2 결정상/Hf-계 절연막의 경우에, NiSi2 결정상 내의 Si의 표면 농도는 다결정 Si 의 표면 농도와 같음으로써, Hf-Si 접합이 동일한 표면 농도로 형성된다. 구체적으로, NiSi2 전극의 경우에, 다결정 Si 의 경우에 획득된 것만큼 강한 페르미-레벨 피닝이 SiO2 상에 발생하고, 그 유효 일함수는 단지 4.54 eV 로 더욱 작게 된다. 반대로, HfSiON 상에서, 일함수의 변동은 다결정 Si 의 경우에서와 같이 4.3 eV 로 급격히 떨어진다.
이러한 현상은, Hf 성분이 30% 이상인 경우에 특히 현저해진다. 그러나, Hf 성분이 30% 보다 작은 경우에도, Hf-Si 접합이 계면에 존재하는 한 일함수는 피닝 현상에 의해 영향을 받는다. 유효 일함수 Φeff 는 계면에서의 Hf-Si 접합의 표면 농도에 따라 4.54 eV (SiO2 상) 로부터 4.3 eV (HfSiON) 로 변한다.
반대로, 사방정계 MnP-타입 NiSi 상의 경우에, 전극측 상의 Si 의 표면 농도는 NiSi2 의 경우에 획득된 것의 대략 1/2 이다. 따라서, 동일한 Hf 성분을 갖는 절연막의 경우에서도, 피닝 레이트 (pinning rate) 는 NiSi2 의 경우에서 획득된 것의 절반이며, 유효 일함수 Φeff 의 하락은 작다.
PMOS 금속용으로 적절히 많은 Ni 함유량을 갖는 Ni3Si 상 전극의 경우에, 계면에서 Si 의 양이 작아지고, 피닝의 영향이 작아진다. Ni3Si 상 전극의 경우에, SiO2 상에서 획득된 유효 일함수 Φeff 와 Ni3Si 상 전극 상에서 획득된 유효 일함수 Φeff 사이의 차이는 0.1 eV 이하이다. 따라서, SiO2 상에서 획득된 것과 본질적으로 동일한 유효 일함수 Φeff 가 실현된다. Ni31Si12 상은 본질적으로 동일한 동작을 나타낸다. 따라서, NiSi2 결정상이 NMOS 금속용으로 이용되고 Ni3Si 결정상 및 Ni31Si12 상이 PMOS 금속용으로 이용되는 경우에 있어서, Hf 원소를 포함하는 게이트 절연층이 사용되는 때에, 각각의 도전형에 대한 임계 전압에서의 소정의 감소가 달성될 수 있다.
게이트 절연층용으로 비정질인 HfSiON 을 사용하는 것이 이용될 수도 있다.
게이트 절연층은, SiO2 로 형성되고 게이트 절연층의 기판측 상에 제공되는 계면층을 가질 수도 있다. 게이트 절연층은 SiO2, SiON, SiN 등으로 형성되고 게이트 절연층의 게이트 전극측 상에 제공된 계면층을 가질 수도 있다. 계면층이 게이트 절연층의 게이트 전극측 상에 형성되는 경우에, Hf-Si 접합으로 인한 페르미-레벨 피닝 현상으로 인한 NiSi2 의 일함수 감소 효과는 계면층의 두께 증가에 따라 더욱 작아진다. 실용적인 관점에서, 계면의 두께는 5 옹스트롬 이하일 수도 있다.
본 실시예에 따르면, 벌크 기판상에 제조된 트랜지스터의 임계 전압의 감소에 우세한 일함수가 실현될 수 있다. 따라서, 도 1 에 도시한 바와 같이, 기판은 벌크 기판일 수도 있다.
여기에서, Si 가 채널 영역용으로 이용된다. 그러나, 이동도의 측면에서 Si 보다 우수한 SiGe, Ge, 및 인장 (strained) 실리콘이 또한 이용될 수도 있다.
(제 1 실시예 - 제조 방법 : 게이트의 상부로의 Ni 이온 주입)
제 1 실시예의 반도체 디바이스를 제조하는 예시적인 방법을 도 2 내지 도 4 를 참조하여 설명한다.
디바이스 절연 구조는 국부 산화 방법 또는 섈로우 트렌치 (shallow trench) 방법에 의해 형성될 수 있으며, 또한 메사 (mesa) 타입일 수도 있다. 따라서, p형 불순물 영역 (p-웰) 및 n형 불순물 영역 (n형) 이 이온 주입법에 의해 형성된다.
다음으로, 게이트 절연막으로서 이용될 열 산화 실리콘막이 실리콘 기판의 표면상에 형성된다. 높은 유전막이 게이트 절연막용으로 이용되는 경우에, MOCVD 방법 또는 ALD 방법에 의해 형성된 금속 산화물, 또는 Si, N 등으로 도핑된 이러한 금속 산화물이 실리콘을 대체하여 이용된다.
다음으로, 게이트 전극으로서 이용되는 다결정 실리콘층이 50 nm 로 적층되고, SiN 캡층 (cap layer) 이 감압 CVD (decompression CVD) 에 의해 그 위에 10 nm 로 적층된다. 패터닝은 리소그래피 (lithography) 에 의해 수행되고, 게이트 전극의 형태는 이방성 (anisotropic) 에칭에 의해 프로세싱된다.
n형 MIS 트랜지스터 및 p형 MIS 트랜지스터 각각에서 많이 도핑된 얕은 소스-드레인 영역 (확장 영역) 은 인 이온들 및 붕소 이온들의 주입에 의해 형성된다. 선택적인 적층 성장 (epitaxial growth) 방법을 사용하고 디바이스 특성으로서 단채널 (short channel) 효과를 방지할 수 있는 융기된 (elevated) 소스-드레인 구조가 소스-드레인 확산층을 형성하는데 또한 이용될 수도 있다. 융기된 소스-드레인 영역의 형성과 동시에, 불순물들이 또한 도입될 수도 있다.
게이트 전극을 소스-드레인 영역으로부터 격리시키는데 이용되는 측벽이 형성된다. 인 이온들 및 붕소 이온들이, 이미 사용된 가속 전압보다 더 큰 가속 전압에서 주입되어, 깊은 소스-드레인 접합 영역을 형성한다. Ni 는 스퍼터링 (sputtering) 에 의해 8 nm 로 형성되며, 이렇게 형성된 막은 400℃ 에서의 열처리를 받음으로써, 소스-드레인 영역의 상부에 NiSi 접촉층을 형성한다. 다른 영역에서 반응하지 않은 Ni 는 H2SO4 용액에 의해 에칭되어 사라짐으로써, 소스-드레인 영역에만 NiSi 를 선택적으로 형성한다.
다음으로, 게이트 전극상의 SiN 캡층이 제거되고, 삽입층 막의 실리콘 산화막이 감압 CVD 에 의해 적층되고, 게이트 전극의 상부 에지는 CMP (화학-기계적 연마) 에 의해 노출된다.
도 2 에 도시한 바와 같이, 두 도전형들의 다결정 Si 게이트 전극들의 상부가 노출된 채로 있는 동안, Ni 이온들이 주입된다. 가속 전압은 10 keV 이고, 주입되는 이온량은 5×1015 cm-2 이상이다. 따라서, 게이트 전극이 400℃ 에서 1시간동안 열처리를 받음으로써, 10 nm 또는 그 부근의 입방 NiSi2 결정 벌크가 다결정 Si 게이트 전극의 상부상에 형성된다.
전술한 바와 같이, Ni 이온들이 비정질 Si 에 주입되고, NiSi2 상의 결정 시드가 후속하는 열처리를 통해 형성되는 것으로 알려진다 (비특허 문헌 4 참조). 이러한 경우에, 3시간 동안의 장시간 열처리가 비정질 Si 로부터 NiSi2 결정 시드를 형성하는데 이용된다. 이러한 방법을 LSI 제조 프로세스에 적용하는 것은 생산 효율 측면에서는 효과적이지 않다.
본 실시형태의 제조방법에 따르면, 열처리 시간은 Ni 이온들을 다결정으로 주입함으로써 단축될 수 있다. 이러한 이유는, NiSi 결정상과 Si 가 동일한 입방격자 구조를 가지고, NiSi2 결정상의 격자상수와 Si 의 격자상수 사이에 1% 이하의 차이가 존재하며, 이들이 서로 밀접하게 존재하기 때문이다. NiSi2 결정상의 형성시에, 근원점 (point of origin) 으로서 본질적으로 동일한 격자 구조의 다결정 Si 를 취하여 성장 시드가 형성될 수 있다. 따라서, NiSi2 의 시드를 형성하는데 요구되는 활성 에너지가 더욱 감소된다. 결정 시드의 형성은, Si 결정 그레인 내부보다 구조적으로 더욱 불안정한 그레인 경계에서 보다 발생하기 쉽다. 또한, 결정 시드의 성장은 결정 그레인의 삼중점 (triple point) 에서 더욱 가속된다. 구체적으로, 에너지는 다수의 결정 그레인들이 중첩하는 지점에서 불안정하게 되며, NiSi2 결정 시드의 형성이 가속된다. 따라서, Ni 이온들이 다결정 Si 로 주입되는 본 실시예는 보다 짧은 시간에 NiSi2 결정상의 결정 그레인의 형성에 더욱 적절하다.
Ni 는 스퍼터링에 의해 20 nm 의 막으로 성장한다. 그 후에, 이러한 막은 500℃ 에서의 저온 열처리를 받게 됨으로써, NiSi2 결정상은 결정 시드로서 이미 형성된 NiSi2 벌크를 취하여 성장한다. NiSi2 결정상은 두 도전형들의 게이트 전극들에서 게이트 절연막의 계면까지 형성된다 (도 3).
디바이스 격리 SiO2 로부터 반응하지 않은 Ni 를 제거한 후에, p형 MIS 트랜지스터가 형성된 영역만이 리소그래피에 의해 노출되고, n형 MIS 트랜지스터 영역은 하드 마스크 (hard mask) 또는 방식제 (resist) 로 코팅된다. 그 후에, Ni 는 다시 스퍼터링에 의해 50 nm 의 막으로 성장하고 (도 4), 이러한 막이 400 ℃ 에서 열처리를 받음으로써, p형 MIS 트랜지스터의 게이트 전극 Ni3Si 만을 형성한다. 따라서, 제 1 실시예의 구조가 제조될 수 있다 (도 1).
제조방법 (도 2 내지 도 4, 및 도 1) 에 따르면, K. Takahashi 등. 과 관련 하여 설명한 바와 같이, 믹싱된 NiSi+NiSi2 의 결정상은, Ni 층 (9) 의 적층된 막이 다결정 Si 층 (10) 의 막의 절반보다 두께면에서 크게 만들어지지 않는다면 게이트 절연막의 계면상에 형성되지 않는다. 이러한 이유는, 본 제조방법 하에서는, 형성열의 측면에서 사방정계 MnP-타입 NiSi 보다 네거티브하게 더 큰 NiSi2 의 결정상, 즉 안정한 상이 먼저 형성되고, 더욱 불안정한 사방정계 MnP-타입의 NiSi 는 형성되지 않기 때문이다. NiSi 의 결정에 의해 생성된 열은 21.4 kcal/mol 이고, NiSi2 의 결정에 의해 생성된 열은 22.5 kcal/mol 이다.
계면 부근에서 NiSi2 로 사용된 Si 가 Ni 의 양에 대하여 충분하지 않은 경우에; 즉, 다결정 Si 게이트의 높이의 절반보다 큰 Ni 가 적층된 경우에, 최종적으로 형성된 상은 Ni-Si 조성에 의해 결정된다. 이러한 이유로, NiSi 가 몇몇 부분에 형성되고, 전극의 유효 일함수 Φeff 의 변동은 전술한 바와 같이 0.05 eV 보다 커진다.
Ni 층 (9) 의 적층막의 두께가 다결정 Si 층 (10) 의 두께의 5/18 보다 작게 된 경우에, 이렇게 형성된 NiSi2 상은 게이트 절연막의 계면에 도달하지 못하고, 아직 실리사이다이징 반응을 거치지 않은 다결정 Si 층은 게이트 절연막의 계면상에 잔류한다. 따라서, 본 발명의 목적인 금속 게이트 전극의 형성은 달성될 수 없다.
따라서, Ni 층의 적층막의 두께는 다결정 Si 층의 두께의 5/18 내지 1/2 일 수도 있다.
다결정 실리콘에서 NiSi2 결정핵을 생성하는 열처리 프로세스는 300℃ 내지 800℃ 에 이르는 온도를 필요로 한다. 온도가 300℃ 보다 낮은 경우에, NiSi2 결정핵은 형성될 수 없다. 반대로, 온도가 800℃ 보다 높은 경우에, 소스-드레인 영역에 형성된 많이 도핑된 불순물 층의 경사가 급한 (steep) 불순물 프로파일이 유지될 수 없는데, 이는 차례로 디바이스의 온-오프 특성의 열화를 초래한다.
열처리 프로세스가 온도에도 의존한다고 할지라도, 열처리 프로세스는 10초 내지 1시간동안 수행될 수도 있다. 이러한 프로세스가 1시간보다 오래 수행되는 경우에, 생산성 측면에서 제조비용 증가의 우려가 발생할 수도 있다. 이러한 프로세스가 10초보다 짧게 수행되는 경우에, NiSi2 결정핵이 몇몇 디바이스들에서 충분하게 성장하지 못하는 우려가 발생할 수도 있다.
열처리 프로세스의 분위기는 질소 분위기일 수도 있다.
NiSi2 결정핵을 성장시키고 다결정 실리콘 층을 NiSi2 결정상으로 변형시키는 열처리 프로세스는 300℃ 내지 600℃ 에 이르는 온도를 필요로 한다. 온도가 300℃ 보다 낮은 경우에, 결정 그레인의 성장속도가 낮고, 이는 차례로 생산비용을 증가시킨다. 반대로, 온도가 600℃ 보다 높은 경우에, 형성된 NiSi2 상은 게이트 절연막에 손상을 가하며, 이는 차례로 디바이스의 신뢰성을 열화시킨다.
비록 열처리 프로세스가 온도에도 의존하지만, 열처리 프로세스는 1시간 이하동안 수행될 수도 있다. 프로세스가 1시간보다 오래 수행된다면, 제조 비용이 생산성 측면에서 증가된다.
열처리 프로세스의 분위기는 질소 분위기일 수도 있다.
(제 2 실시예 : 불순물-분리층 (Segregated Layer))
제 2 실시예에 따른 CMOSFET 예와 제 1 실시예의 CMOSFET 사이의 차이를 도 5 를 참조하여 설명한다.
도 5 는 게이트 길이 방향에서 제 2 실시예의 예시적인 CMOSFET 의 개략 단면도이다.
도 5 에 도시한 바와 같이 도 5 에 도시한 CMOSFET 과 도 1 에 도시한 CMOSFET 사이의 차이점은, 불순물로 도핑된 하나 이하의 층이 두 도전형들의 게이트 전극들과 관련하여 게이트 절연막과 게이트 전극 사이의 계면상에 존재한다는 점이다. P 는 n형 MIS 트랜지스터의 게이트 절연층 (1) 과 게이트 전극 (5) 사이의 계면 영역 내에 적어도 제 1 층에 불균등하게 분포하고, P 의 농도는 1×1016cm-2 보다 작다. B (붕소) 는 p형 MIS 트랜지스터의 게이트 절연층 (1) 과 게이트 전극 (6) 사이의 계면 영역에 불균등하게 분포되고, B 의 농도는 1×1016cm-2 보다 작다.
P 는 n형 MIS 트랜지스터의 게이트 절연층 (1) 과 게이트 전극 (5) 사이의 계면의, 전극 (5) 을 대향하는 부분 상에 불균등하게 분포함으로써, 계면의, 게이트 절연막에 대향하는 부분 상에 양 전하를 유발하는 전기적 쌍극자를 형성한다. 유효 일함수 Φeff 는 P 농도의 증가에 따라 연속적으로 감소한다. 그러나, 유효 일함수 Φeff 의 연속적인 감소는, P 의 표면 농도가 하나 이하의 층을 형성하는 경우에서이다. 표면 농도가 하나의 층을 초과한 경우에 변조 효과는 포화된다. 이러한 이유는 Φeff 의 변조 효과는 계면 쌍극자의 형성에 기인하기 때문이다.
도 35 는 실리사이드 전극이 형성된 이후에, Ni-Si 로 이루어진 각각의 게이트 전극에 불순물 도핑의 이온 주입법에 의해 P 가 불균등하게 계면상에 분포되는 경우에, 계면상의 불순물 농도와 유효 일함수 Φeff 의 변조량과의 관계를 도시하는 예시도이다. 불순물 농도는 SIMS 분석에 의해 정량적으로 구해진다. (P-분리층이 하나의 층을 형성하는 경우에) P 로 인한 유효 일함수 Φeff 의 변조폭이 대략 1.0 eV 의 최대값일 수 있도록, 불순물로 인한 NiSi2 전극의 변조 효과는 NiSi 또는 Ni2Si 의 변조 효과보다 크다. 따라서, 계면 상에의 분리의 결과로서 NiSi2 구조를 갖는 n형 MIS 트랜지스터의 게이트 전극의 유효 일함수 Φeff 는 P 가 존재하지 않는 경우에 획득된 유효 일함수 (NiSi2 : 4.54 eV) 보다 계면 불균등 분포량 4.5×1014cm-2 만큼 더 작아짐으로써, Si 의 전도대의 에지 (Ec) 에 대응하는 유효 일함수 Φeff 가 실현된다. 구체적으로, 최소 4.15 eV 가 획득된다. 이러한 값은 벌크-타입 고속 동작 n형 MIS 트랜지스터에 최적인 게이트 전극의 Φeff 값에 대응한다.
도 33 은 제 2 실시예에 따른 n형 MIS 트랜지스터의 게이트 전극의 커패시턴스-전압 (C-V) 특성으로부터 계산된 Vfb 의 산화막 의존 특성을 도시하는 예시적인 도면이다. P 를 도핑하지 않은 NiSi2 의 일함수는 4.54 eV 이다. 그러나, 도 6 및 도 7 에 도시한 바와 같이, P 가 이온 주입법에 의해 도핑되는 경우에 NiSi2 의 일함수는 4.15 eV 이다. 이온 주입법은 후술한다.
한편, p형 MIS 트랜지스터에서, 계면 상에서 분리된 B 의 결과로서, Φeff 값은, B 가 불균등하게 분포된 경우에 획득된 Ni3Si 의 Φeff (4.85 eV) 보다 최대 0.4 eV 만큼 더 커진다. 이러한 이유는, 계면 쌍극자가 P 의 경우에 획득된 방향에 반대되는 방향으로 변조되기 때문이다. 또 다른 이유는, P 의 분리된 위치가 전극과 게이트 절연막 사이의 계면의 전극측 상이고, B 가 계면의, 게이트 절연층 (1) 에 대향하는 부분 상에서 분리되기 때문이다. 계면에서의 전하의 분포에 관련하여, 게이트 전극이 도핑되지 않은 경우와 비교할 때, 음전하가 계면의 절연막측의 제 1 층에 분리된 B 원소에 의해 계면의, 게이트 절연막에 대향하는 부분 상에 유발됨으로써, 반대 방향으로 배향된 쌍극자를 형성한다. 결과적으로, Si 의 가전자대의 끝 (Ev) 에 대응하는 유효 일함수 Φeff 가 실현된다. P 의 분리의 경우에, Φeff 의 변조량은 B 가 하나 이하의 층을 형성하는 영역 내의 계면상의 B 의 표면 농도에 비례하여 증가한다. B 가 하나의 층을 형성하는 경우에, 이러한 효과는 포화된다. 변조의 최대량은 0.4 ev 또는 그 부근이며, 유효 일함수 Φeff 는 5.25 eV 까지 증가한다. 유효 일함수 Φeff 의 이러한 값은 많이 도핑된 p형 다결정 Si 전극에 의해 획득된 유효 일함수와 본질적으로 동일하며, 벌크-타입 고속 동작 p형 MIS 트랜지스터에 최적인 유효 일함수 Φeff 의 값이다. 전술한 HfSiON 막 또는 HfO2 가 게이트 절연막으로서 이용되는 경우에, 이들 불순물 중 임의의 것이 절연막으로 대량 확산되어, 계면상에서 분리되지 않는다. 따라서 전술한 불순물 변조효과가 획득될 수 없다. SiO2 계면층이 HfSiON 층의 상부에 위치함으로써, 불순물들은 게이트 전극과 계면층 사이의 계면상에서 분리되어, 불순물들로 인한 계면 효과가 획득된다.
CMIS 디바이스가 두 도전형들의 게이트 전극 구조들을 동시에 갖는 경우에, CMIS 디바이스의 고속 동작이 가능해진다. P 및 B 의 도핑 레벨을 디바이스에 의해 요구되는 동작 임계 전압에 따라 조절하는 것이 더 좋다. 예를 들어, 저전력 소비 디바이스의 경우에, 임계 전압을 증가시키고 오프 (OFF) 누설 전류를 감소시킬 필요성이 존재한다. 따라서, 계면에서의 불순물의 도핑 레벨은 저레벨로 설정되어야 한다.
게이트 전극과 절연막 사이의 계면을 도핑하는데 이용되는 원소들은 P 및 B 에 한정되지 않는다. 그 전기음성도 (electronegativity) 가 Ni 및 Si 의 전기음성보다 큰 비금속 원소들이 사용되는 경우에, 불순물의 첨가에 의해 수행되는 일함수의 제어가 더욱 용이해진다. 특히, Sb 및 As 가 그 계면의, 게이트 전극에 대향하는 부분 상에서 분리되고, P 의 경우에서와 같이 유효 일함수 Φeff 를 감소시키는 큰 효과를 산출한다. Sb 및 As 는 n형 트랜지스터에 적절한 첨가 원소들이다.
첨가 불순물들이 그 계면의 동일한 측 상의 후속층들 또는 제 2 층 상에서 분리되는 경우에서도, 변조 효과에 대한 분리의 영향은 작다. 불순물들이 그 계면의 전극측 상에서 분리되는 경우에, 불순물들은 전극의 자유 전자들에 의해 차단된 다. 불순물들이 계면의 절연막측 상에서 분리되는 경우에도, 전기적 쌍극자가 등방성으로 형성되고, 이러한 쌍극자들은 서로 상쇄된다. 한편, 동일한 원소들이 계면의 각각의 측 상에서 분리되는 경우에, 결과적인 쌍극자들의 효과들은 서로 상쇄되고, 그에 따라 일함수 Φeff 의 변조효과는 작아진다.
임의의 원소들의 경우에, Ni 실리사이드에서 획득된 원소의 분리 계수는 게이트 절연막에서 획득된 원소의 분리 계수와 상이하다. 원소들은 Ni 실리사이드 또는 게이트 절연막 중 하나에서 주로 분리되고, 전술한 최대 변조폭에 근접한 값이 획득된다. 또한, 첨가 원소들이 전극 재료 매트릭스 또는 절연막 재료 매트릭스에 도핑된다. 추가 불순물 원소들 벌크의 특성을 갖는 층화된 (layered) 구조가 획득되어선 안 된다. 통상적으로, 추가 원소들은 5 개 또는 그보다 작은 단일층들로 형성될 수도 있다. 이러한 이유는, 5 개 이상의 단일층들의 경우에, 추가 원소들은 쌍극자 효과를 나타내지 않고, 유효 일함수 Φeff 는 본 발명의 요지를 벗어난 추가 원소층의 진공 일함수에 의해 결정되기 때문이다.
기판측에 적용되는 저가속 SIMS 분석법 또는 광전자 분광법 (XPS) 은 분리된 불순물들의 표면 농도를 측정하는 기술로서 효과적이다. 특히, 불순물들이 게이트 전극 또는 절연막에 분포되는지 여부에 대하여 판정될 수 있도록 불순물들의 상태가 XPS 의 사용에 의해 명확화될 수 있다.
도 35 에 도시한 바와 같이 분리된 불순물들의 효과로 인해 변조 효과가 NiSi2 에서 크므로, 도 36 에 도시한 바와 같이, n형 MIS 트랜지스터뿐만 아니라 NiSi2 상을 이용함으로써, B 가 p형 MIS 트랜지스터의 게이트 전극의 계면 상에서 분리된다 할지라도 소정의 유효 일함수 Φeff 가 획득될 수 있다. 계면의 절연막측 상에서 분리된 B 의 농도는 대략 6.5×1014cm-2 이 되게 조정되고, 소정의 유효 일함수 Φeff 는 5.2 eV 가 될 수 있으며, 낮은 임계값을 갖는 p형 트랜지스터의 고속 동작이 이루어질 수 있다. 따라서, CMIS 디바이스는 고속으로 동작할 수 있다. 도 35 에 도시한 바와 같이, 계면상의 불순물 농도가 더욱 큰 경우에, 유효 일함수 Φeff 는 마이너스가 된다. 그러나, 불순물들 (예를 들어, B) 이 계면의 게이트 절연막측 상에서 분리되는 경우에, 유효 일함수의 코드는 반전된다. 따라서, 유효 일함수 Φeff 의 값이 더 커질수록, 계면 상의 불순물 농도가 더 커진다.
(제 2 실시예 - 제조 방법 1 : 스노우-플로우 (Snow-Plow) 방법)
제 2 실시예의 반도체 디바이스를 제조하는 프로세스의 일 예와 제 1 실시예의 반도체 디바이스를 제조하는 프로세스 사이의 차이점을 설명한다.
P-분리층 및 B-분리층을 형성하는 예시적인 기술을 설명한다. 우선, 이온 주입 동작동안, B 또는 P 불순물들이 게이트 전극으로 또한 동시에 주입되는데, 이러한 이온 주입 동작은 게이트 전극상의 SiN 캡을 사용하지 않고 소스-드레인 영역들의 형성을 위해 수행된다. 그 후에, 실리사이데이션 반응동안 획득된 "스노우-플로우 효과" 에 의해, 불순물들이 계면의, 게이트 전극에 대향하는 부분 상에서 분리된다.
Ni 실리사이드 전극으로의 이온 주입의 경우에 사용된 조건에 이러한 조건 들이 따르는 한, 임의의 조건들이 이온 주입을 위한 조건으로서 사용될 수도 있고, 게이트 절연층에 대한 손상의 가함을 피할 수 있다.
(제 2 실시예 - 제조방법 2 : 이온 주입법)
제 2 실시예의 반도체 디바이스를 제조하는 프로세스의 다른 예와 제 1 실시예의 반도체 디바이스를 제조하는 프로세스 사이의 차이점을 도 6 및 도 7 을 참조함으로써 설명한다.
도 1 에 도시한 프로세스에 후속하여, P 가 1×1016cm- 2 의 농도로 5 keV 에서 주입되며, n형 MIS 트랜지스터가 제조되는 영역만이 노출된다 (도 6). 동일한 방법에 의해, B 가 1×1016cm- 2 의 농도로 1 keV 에서 주입되며, p형 MIS 트랜지스터가 제조되는 영역만이 노출된다 (도 7).
그 후에, 500℃ 에서 1시간의 열처리에 의해 각각의 게이트 전극들 (5, 6) 에 주입된 P 및 B 가 다결정 Ni 실리사이드층의 그레인 경계에 확산되고, 게이트 절연막 (1) 이 계면 상에서 분리된다. 따라서, 도 5 에 도시한 구조가 제조될 수 있다.
B 및 P 이온들을 게이트 전극으로 주입하는 조건들은 전술한 바에 한정되지 않는다. 이온 방사에 의해 게이트 절연막 상에 손상이 가해지지 않는 정도까지 가속 전압이 낮아지는 한, 임의의 조건들이 선택적으로 사용될 수도 있다. 또한, 다단계 (multistage) 로 분리되어, 이온 주입 및 열처리가 수행될 수도 있다.이온 주입에 사용되는 통상적인 가속 전압에 대한 본질적인 요구사항은 게이트 전극의 상 부 에지로부터 게이트의 2/3 높이까지의 영역으로 떨어지는 이온들의 평균 거리 범위의 조건들을 충족하는 것이다. 게다가, 열처리에 대한 본질적인 요구사항은 주입 깊이에 따라 전극과 게이트 절연막 사이의 계면으로 주입된 원소들이 충분히 확산하는 조건을 또한 충족시키는 것이다.
열처리의 온도는 300℃ 내지 500℃ 에 이른다. 온도가 300℃ 보다 낮은 경우에, Ni 의 확산속도는 늦으며, Ni 의 충분한 확산은 많은 시간의 소비와 관계됨으로써, 생산성을 열화시킨다. 이러한 온도는 600℃ 를 초과하지 넘지 않는다. 온도가 600℃ 를 넘는다면, Ni 가 게이트 절연막으로 확산함으로써 게이트 누설 전류를 증가시킨다. 극한의 경우에, 게이트 전극과 채널 영역 사이에 단락 (short circuit) 이 발생한다.
열처리의 열에 의존하여, 열처리 프로세스는 10초 내지 1시간의 범위 내에서 수행될 수도 있다. 열처리가 1시간보다 길게 수행된다면, 생산성이 열화되고, 제조비용이 증가될 수도 있다. 반대로, 열처리가 10초보다 짧게 수행되는 경우에, NiSi2 결정핵이 몇몇 디바이스들에서 충분히 성장할 수 없는 우려가 발생할 수도 있다.
열처리 프로세스의 분위기는 질소 분위기일 수도 있다.
그레인 경계 경로로 B 가 Ni 실리사이드막으로 확산하는 속도는 B 가 다결정 Si 로 확산하는 속도의 10배 이상이다. 이러한 이유로, B의 계면 분리층의 형성과 관련하여, Ni3Si 의 형성 후에 이온 주입이 사용되는 경우에, B 가 계면상에서 효과 적으로 분리되고, Φeff 변조량이 더욱 커진다.
(제 3 실시예 : TiSi2 상부층)
제 3 실시예에 따른 CMOSFET 예와 제 2 실시예의 CMOSFET 사이의 차이점을 도 8 을 참조하여 설명한다.
도 8 은 게이트 길이 방향에서의 제 3 실시예의 CMOSFET 예의 개략 단면도이다.
도 8 에 도시한 바와 같이, 본 실시예의 CMOSFET 과 도 5 에 도시한 그 대응부 사이의 구조적인 차이점은 n형 MIS 트랜지스터의 게이트 전극의 구조에 존재한다. 다른 점에서는, CMOSFET 은 도 5 에 도시한 그 대응부와 구조적으로 동일하다. n형 MIS 트랜지스터의 전극의 구조와 관련하여, 계면의, 게이트 절연막에 대향하는 부분 상의 하부층이 다결정층 (입방 NiSi2 결정상) 으로 형성되는데, 각각의 결정 그레인들은 입방결정 구조 및 1:2 Ni-Si 조성을 갖고, 부분의 상부층은 C49 타입의 사방정계 TiSi2 결정상으로 형성된다. 게이트 전극의 결정 구조는 사방정계 C49 타입이다. 도 5 에 도시한 실시예의 경우에서와 같이, P 는 NiSi2 층과 게이트 절연막 사이의 계면 위에 불균등하게 분포된다.
이러한 구조에 따르면, 게이트 전극과 게이트 절연막 사이의 계면의 구조는 제 2 실시예와 연계하여 설명한 것과 유사하고, 제 2 실시예에 의해 산출된 것과 동일한 이점을 산출한다. 상세한 사항은 제조방법과 연계하여 설명한다. 그러나, 본 실시예의 게이트 전극의 구조는 500℃ 이하에서 실리사이드를 형성하는 열 프로 세스를 통해 또한 제조될 수 있으며, 이러한 디바이스의 신뢰성은 손상되지 않는다.
TiSi2 결정상의 두께는 4.6 nm 내지 24 nm 에 이를 수도 있다. 후술할 바와 같이, Ti 박층이 전술한 두께 범위 내에서 형성되는 경우에, TiSi2 결정상은 이러한 범위내에 속하는 두께를 취한다.
도 8 에서, 불순물 분리층 (7,8) 은 제 2 실시예에 대응하여 형성된다. 그러나, 제 3 실시예 및 이하의 모든 실시예들에서, 이러한 층들은 제 1 실시예의 경우에서와 같이 생략될 수도 있다.
(제 3 실시예 - 제조방법 : Ti 박층의 삽입)
제 3 실시예의 반도체 디바이스를 제조하는 방법 예를 도 9 및 도 10 을 참조하여 설명한다.
이러한 방법은 제 1 실시예와 연계하여 설명한 방법과 동일하다 - CMP (화학-기계적 연마) 에 의해 게이트 전극의 상부 말단을 노출하는 프로세스까지의 제조 방법. 본 실시예에서, SiN 캡층이 게이트 전극상에 형성되지 않는다. 소스-드레인 영역으로의 P 또는 B 의 주입동안, n형 MIS 트랜지스터의 경우에 게이트 전극으로 P 이온들이 동시에 도입되고, p형 MIS 트랜지스터의 경우에 게이트 전극으로 B 이온들이 동시에 도입된다.
4 nm 의 두께를 갖는 Ti 층은 리소그래피에 의해 n형 MIS 트랜지스터에만 형성된다. 그 후에, 도 9 에 도시한 바와 같이, Ni 가 스퍼터링에 의해 15 nm 로 성 장되고, 두 도전형들의 다결정 Si 게이트 전극들의 상부가 노출된다.
그 후에, n형 MIS 트랜지스터의 게이트 전극이 450℃ 에서 1분동안 열처리 프로세스를 받게 되고, 입방 NiSi2 결정상의 다결정층이 게이트 절연막 바로 위에 형성되고, C49 타입의 사방정계 TiSi2 결정상이 대략 8 nm 로 다결정층 상에 형성된다. NiSi 의 다결정층이 30 nm 의 두께로 p형 MIS 트랜지스터 영역에서 게이트 전극 상에 형성되고, 대략 20 nm 의 영역을 통해 게이트 절연막과 접촉하기 위하여 다결정 Si 층이 NiSi 의 다결정층 아래에 형성된다. 이 때, 다결정 Si 층의 P 및 B 원소들은 "스노우-플로우" 효과에 의해, 게이트 절연막의 계면 상, 그리고 NiSi 와 다결정 Si 사이의 계면 상에서 분리된다.
다음으로, p형 MIS 트랜지스터 영역이 리소그래피에 의해 노출되고, Ni 는 스퍼터링에 의해 50 nm 의 두께로 성장하게 된다 (도 10).
400℃ 에서의 저온 열처리를 수행함으로써, p형 MIS 트랜지스터의 모든 게이트 전극들이 Ni3Si 결정상의 다결정층으로 형성된다. 이 때, 다결정 Si 내의 B 는 스노우-플로우 효과에 의해 게이트 절연막의 계면 상에서 분리된다. 도 8 에 도시한 구조는 반응하지 않은 Ni 를 제거함으로써 제조될 수 있다.
이러한 제조방법에 따르면, Ni 와 Si 의 계면 반응동안 획득된 Ni 의 확산 속도는 Ti 박층을 Ni 와 Si 사이의 계면으로 삽입함으로써 제어될 수 있다. 그 후에, NiSi2 결정상이 반응의 제 1 상에 형성될 수 있다.
이러한 경우에, 단위 시간 주기 내에 Si 에 진입하는 Ni 의 양은 2 개의 요 소들, 즉 Ti 막의 두께와 열처리의 온도에 의해 결정된다. NiSi2 결정상이 이러한 조건들에 의해 제 1 상으로서 형성되는 한, 전술한 것과 다른 조건들은 문제를 발생시키지 않는다. 본 실시예의 경우에서와 같이, 이러한 층이 Ni 의 진입 속도를 감소시키는 역할을 나타내는 한, Ti 외의 계면 삽입층이 사용되는 경우에도, Ti 등과 같은 계면 삽입층이 최적의 두께에서 사용될 수도 있다.
Ni 실리사이드가 형성되는 경우에, Ni 의 환원력이 미약하므로, 대기 (atmosphere) 내에서 폴리실리콘의 표면상에 형성된 자연 산화막이 제거된다. 폴리실리콘의 자연 산화막이 완전히 제거되지 않은 경우에, 실리사이드 반응은 불균일하다. 따라서, 트랜지스터 사이의 특성 편차가 크다.
도 24 는 자연 산화막이 없는 실시예들에 따라 Ti 막 및 Ni 막이 다결정 Si 상에 형성되는 경우에, 실리사이드 게이트 전극이 n형 MIS 트랜지스터의 게이트 전극으로서 형성되는 투과 전자 현미경 사진을 예시적으로 도시한다. 게이트 절연막은 HfSiON 이다. Ti 는 폴리실리콘 Si 층 상에 적층되고 (두께 100 nm), Ni 는 Ti 적층 상에 연속적으로 스퍼터링된다. Ni 를 스퍼터링한 후에, 1분동안 Ni 분위기에서 450℃로 열처리가 수행되어, NiSi2 결정상 (입방결정) 이 형성된다.
도 25 는 도 24 의 게이트 절연막의 계면의 고해상 이미지를 예시적으로 도시한다. NiSi2 상이 게이트 절연막의 계면 상에 형성되고, Ti 는 높은 환원력을 갖는 금속이므로, Ti 는 자연 산화막을 용이하게 환원시킬 수 있어, 실리사이드 반응이 향상된다. 이러한 경우에, 도 24 에 도시한 바와 같이, Ti 산화가 전극층 상에 형성되었다는 것이 EDX (에너지 분산형 X-ray) 분석에 의해 확인된다. 본 실시예에 따른 제조방법에 의해, 자연 산화막이 잔존하는 영역에 실리사이드가 용이하게 형성될 수 있고, 트랜지스터들 사이의 특성 편차가 억제될 수 있다. SiO2 를 환원시킬 수 있는 금속 원소가 계면 삽입층으로서 사용되는 경우에, 동일한 효과가 획득될 수 있다. 계면 삽입층을 위한 금속 원소들은 예를 들어, SiO2 의 에너지보다 더 큰 네거티브 에너지를 갖는 Hf, Zr, Y, La, Er 이다.
Ti 박층의 두게는 2 nm 내지 10 nm 에 이를 수도 있다. 박층이 10 nm 를 초과하는 경우에, Ni 는 Si 층으로 확산할 수 없을 수도 있다. Ti 박막이 2 nm 보다 얇은 경우에, Ni 의 확산은 과도하게 빠르고, NiSi2 는 최초층으로서 형성될 수 없다.
NiSi2 결정상을 형성하는 열처리 프로세스는 300℃ 내지 600℃ 의 온도를 필요로 한다. 온도가 300℃ 보다 낮은 경우에, Ni 의 확산속도는 느리고, Ni 의 확산은 많은 시간 소비와 관련됨으로써, 생산성을 열화시킨다. 반대로, 온도가 600℃ 보다 높은 경우에, 형성된 NiSi2 상이 게이트 절연막상에 손상을 가함으로써, 디바이스의 신뢰도를 낮춘다.
열처리 프로세스는 열처리의 온도에 의존하고, 10초 내지 1시간의 범위 내에서 수행될 수도 있다. 열처리가 1시간보다 오래 수행된다면, 제조비용이 증가될 수 있다. 반대로, 열처리가 10초보다 짧게 수행되는 경우에, NiSi2 결정핵이 몇몇 디바이스에서 충분하게 성장하지 못하는 우려가 발생할 수 있다.
열처리 프로세스의 분위기는 질소 분위기일 수도 있다.
본 실시예의 방법이 소스-드레인 영역을 형성하는데 이용되는 경우에, (111) 패싯이 NiSi2 및 Si 의 계면을 따라 형성되고, 이러한 계면은 매우 거칠게 된다 (O. Nakatsuka 등. 참조). 그러나, 본 실시예의 경우에서와 같이, 게이트 전극용으로 이용되는 본 방법의 결과로서, NiSi2 의 계면은 게이트 절연막의 계면을 따라 원자 레벨로 평활해짐으로써, 거침 (roughness) 이 발생하지 않는다.
이러한 제조방법하에서, NiSi2 결정상은 저온에서 형성되므로, Ni 이온들이 게이트 전극으로 침입하지 않는다면, K. Takahashi 등. 에서 언급한 바와 같이, NiSi 및 NiSi2 를 포함하는 믹싱된 결정상이 게이트 전극과 절연막 사이의 계면을 따라 형성되지 않는다. Ni 층의 두께 대 다결정 실리콘층의 두께의 비는 전술한 바와 같이 NiSi2 결정상을 형성하는데 사용된 비로 조정될 수도 있다. 구체적으로, Ni 층의 두께는 다결정 실리콘층 두께의 1/2 이하로 될 수도 있다.
본 제조방법 하에서, NiSi2 결정상의 게이트 전극 및 Ni3Si 결정상의 게이트 전극의 형성 후에 이온들을 주입하는 방법이 불순물을 도입하는 방법으로서 또한 이용될 수도 있다. 또한, "스노우-플로우" 효과 및 전극의 형성 후에 이온들을 주입하는 방법이 조합하여 사용될 수도 있다.
(제 3 실시예에 따른 CMOSFET 의 다른 예)
도 26 은 제 3 실시예에 따른 CMOSFET 의 다른 예를 도시하는, 게이트 길이 방향에서의 예시적이고 도식적인 단면도이다. p형 MIS 트랜지스터의 게이트 전극의 구조는 도 8 에 도시한 게이트 전극의 구조와는 상이하다. 게이트 전극을 제외한 구조는 도 8 에 도시한 구조와 동일하다. 도 26 에서, 그 각각이 Ni3Si 결정상으로서의 입방결정으로 이루어진 결정 그레인을 포함하는 다결정층은 전술한 바와 같이 게이트 절연막측 아래의 층이다. 다결정층 위의 층은 입방결정 "C49 타입" 의 TiSi2 결정상으로 형성된다. 이러한 층의 결정 구조는 사방정계 결정의 C49 타입이다. 도 8 뿐만 아니라 도 26 에서, B 는 Ni3Si 결정상으로서의 입방결정과 게이트 절연막 사이의 계면 상에서 분리된다. 본 실시예에 따르면, p형 MIS 트랜지스터의 게이트 전극의 높이는 n형 MIS 트랜지스터의 게이트 전극의 높이의 2배 또는 3배이다. 이러한 구조에 따르면, 게이트 전극/게이트 절연막 사이의 계면의 구조는 도 8 에 도시한 구조와 동일하다. 후에 제조방법에서 설명할 바와 같이, 게이트 전극의 구조의 예는 500℃ 아래에서 실리사이드를 형성하는 열 프로세스에 의해 생성될 수 있으며, 이러한 디바이스의 신뢰도는 크게 떨어지지 않는다.
(제 3 실시예에 따른 CMOSFET 의 다른 예의 제조방법)
이하, 제 3 실시예에 따른 CMOSFET 의 다른 예의 제조방법을 도 27 및 도 28 을 참조하여 예시적으로 설명한다. 이러한 제조방법은, 게이트 전극의 상부 단부를 노출시키는 프로세스가 CMP (화학 기계적 연마) 에 의해 수행되기까지는 제 1 실시예의 방법과 동일하다. 여기에서, B 가 SiN 캡층을 형성하지 않고 p형 MIS 트 랜지스터의 게이트 전극에 도핑되거나, P 또는 B 이온들의 소스-드레인 영역으로의 주입과 동시에 P 가 n형 MIS 트랜지스터의 게이트 전극에 도핑된다. 그 후에, Ti 층 (4 nm) 및 Ni (15 nm) 가 양 타입의 MIS 트랜지스터 영역에 스퍼터링된다 (도 27 참조). (450℃ 에서 1분 동안의) 열처리에 의해, 입방결정 NiSi2 결정층의 다결정층이 양 타입의 MIS 트랜지스터들의 게이트 전극들의 게이트 절연막 위에 형성된다. 사방정계 결정 (C49 타입) 의 TiSi2 결정상 (8 nm) 이 다결정층상에 형성된다. 다결정 Si 의 P 또는 B 가 "스노우-플로우" 효과에 의해 게이트 절연막의 계면 상에서 분리된다.
반응하지 않은 Ni 를 제거한 후에, p형 MIS 트랜지스터 영역이 리소그래피 기술을 이용하여 노출되고, Ni (50 nm) 가 그 영역 상에 스퍼터링된다.
그 후, 열처리가 400℃ 에서 수행되고, p형 MIS 트랜지스터의 게이트 전극 아래의 NiSi2 결정상으로서의 입방결정의 모든 다결정층들이 Ni3Si 결정상의 다결정층으로 변한다. p형 트랜지스터의 게이트 전극의 높이는 n형 트랜지스터의 게이트 전극의 높이의 대략 2배 또는 3배이다. 도 26 에 도시한 구조는 반응하지 않은 Ni 가 제거된 후에 달성될 수 있다. 제조방법에 따르면, TiSi2 결정상 (C49 타입) 은 p형 MIS 트랜지스터의 게이트 전극의 상부 상에 형성된다. TiSi2 상은 황산-과산화수소의 액체 용액에 대한 내 에칭성의 관점에서 Ni3Si 보다 강하다. 전술한 예의 구성을 취함으로써, 반응하지 않은 Ni 가 제거된 경우에, NiSi2 의 형성 및 Ni3Si 의 형성의 양 경우에, 황산-과산화수소의 액체 용액이 동일한 온도 및 그 동일한 양으로 사용될 수 있다. 따라서, 제조방법이 단순할 수 있다. 이러한 제조방법에 따르면, Ti 를 제외한 재료로 이루어진 계면 삽입층이 Ni 의 도핑 속도를 감소시키는데 이용될 수 있다. 예를 들어, TiN 은 소정의 두께를 갖는 계면 삽입층으로서 사용될 수 있다.
도 30 및 도 31 은 제 3 실시예에 따른 CMOSFET 의 다른 예를 제조하는 다른 프로세스를 예시적으로 도시한다. 제 3 실시예에 따른 CMOSFET 의 다른 예를 제조하는 다른 프로세스는, 게이트 전극의 상부가 CMP (화학 기계적 연마) 에 의해 노출될 때까지는 도 27 및 도 28 에 도시한 제조방법과 동일하다 (전술한 바와 같음).
p형 MIS 트랜지스터의 폴리실리콘 게이트 전극은 리소그래피 기술에 의해 에칭되고, 폴리실리콘 게이트 전극의 높이는 18 nm 이다 (도 30 참조). Ti 층 (4 nm) 및 Ni (15 nm) 가 양 타입의 MIS 트랜지스터들의 MIS 트랜지스터 영역 상에 스퍼터링된다 (도 31 참조). 그 후에, (400℃ 에서 1분동안) 열처리가 수행된다.
NiSi2 결정상의 입방결정의 다결정층이 n형 MIS 트랜지스터의 게이트 전극의 게이트 절연막 위에 형성된다. 사방정계 결정 (C49 타입) (대략 8 nm) 의 TiSi2 결정상이 다결정층 위에 형성된다.
p형 MIS 트랜지스터의 게이트 전극의 아래층은 Ni3Si 결정상의 다결정층으로 형성되고, 사방정계 결정 (C49 타입) (대략 8 nm) 의 TiSi2 결정상이 Ni3Si 결정상 의 다결정층 위에 형성된다.
Ti 층은 단지 Ni 의 확산속도를 조절하기 위해서만 기능한다. Ni 실리사이드의 구조 및 조성은 폴리실리콘 게이트 전극의 높이에 대한 Ni 막의 두께에 의해 결정된다. 다결정 Si 층에 포함된 P 및 B 는 "스노우-플로우" 효과에 의해 게이트 절연막의 계면 상에서 분리된다.
반응하지 않은 Ni 를 제거함으로써, 도 26 에 도시한 구조와 동일한 구조를 갖는 CMIS 트랜지스터가 형성될 수 있다 (도 32 참조). 그러나, 도 25 와는 달리, 도 32 에 도시한 바와 같이 p형 MIS 트랜지스터의 높이는 n형 MIS 트랜지스터의 높이보다 작다. 양 높이의 차이는 10 - 30 nm 이다. 이러한 차이는 도 26 의 차이보다 작다. 따라서, 상부 배선의 접촉 플러그를 형성하는 것이 용이하다. 도 30 및 도 31 에 도시한 제조방법에서, Ni 의 형성 프로세스, 리소그래피 프로세스, 및 실리사이드 전극의 형성의 열처리를 포함하는 모든 프로세스들이 1회에 수행된다. 따라서, 전술한 구조를 형성하기 위하여, 도 30 및 도 31 에 도시한 제조방법이 도 27 내지 도 29 에 도시한 제조방법보다 용이하다.
p형 MIS 트랜지스터의 폴리실리콘 게이트 전극의 높이는 18 nm 에 한정되지 않으며, 전술한 Ni 를 형성함으로써 게이트 절연막의 계면의 모든 표면 상에 Ni3Si 상을 형성하게 될 수 있다. Ni 의 형성 두께는, n형 트랜지스터의 게이트 전극의 전체 계면 상에 NiSi2 가 형성되는 범위 내에 있다. 이러한 범위에 따르기 위하여, p형 MIS 트랜지스터의 폴리실리콘 게이트 전극의 높이에 대한 n형 MIS 트랜지스터 의 폴리실리콘 게이트 전극의 높이의 비는 0.16 보다 크고 0.35 보다 작다. 여기에서, 양 타입들의 높이는 실리사이드를 형성하기 전에 폴리실리콘 게이트의 높이로부터, TiSi2 를 형성함으로써 소비되는 폴리실리콘의 두께를 감함으로써 규정된다. 소정의 구조를 갖는 양 타입의 트랜지스터들의 Ni 실리사이드 상은, 전술한 비율이 위에 규정한 범위 내에 있는 경우에 Ni 막의 두께를 적절히 조절함으로써 동일한 Ni 막으로 형성될 수 있다. 본 실시예에서, 폴리실리콘의 두께 (8.8 nm) 는 Ti (4.4 nm) 에 의해 소모됨으로써, 위에 규정한 비율은 위 범위 내의 0.22 (9.2 nm/ 41.2 nm) 이다. p형 트랜지스터가 NiSi2 인 경우에, 위의 비율은 0.35 이상이고, 0.50 이하이다. 본 제조방법에 따르면, 예를 들어 "SRAM 회로" 로서 사용되는 n형 MIS 트랜지스터 및 p형 MIS 트랜지스터가 게이트 폭의 방향을 따라 배치되고 게이트 전극들이 연속적으로 배치되는 경우에, 양 게이트 전극들의 계면 상의 Ni-실리사이드 영역에서 조성이 변하는 Ni 실리사이드의 조성 변화 영역이 작게 될 수 있다. Ni 가 둘 중 하나의 타입의 게이트 전극 영역에 선택적으로 형성되는 경우에, Ni 실리사이드의 조성 변화 영역은 특히 게이트 전극의 계면 에지 주변에 발생된다. 그러나, Ni 막의 에지는 본 실시예에서는 발생되지 않는다.
제 3 실시예에 따른 CMOSFET 의 다른 예를 제조하는 다른 프로세스에 따르면, Ti 를 제외한 재료로 이루어진 계면 삽입층이 Ni 의 도핑 속도를 줄이는데 이용될 수 있다. 예를 들어, TiN 이 소정의 두께를 갖는 계면 삽입층으로서 사용될 수 있다.
(제 4 실시예: NiSi 상부층)
제 4 실시예에 따른 일례의 CMOSFET와 제 2 실시예의 CMOSFET 간의 차이점에 대해 도 11 을 참조하여 설명한다.
도 11 은 게이트 길이 방향으로 제 4 실시예의 일예인 CMOSFET에 대한 개략적인 단면도를 도시한 것이다.
도 11 에 도시된 바와 같이, 본 실시예에 따른 CMOSFET와 도 5 에 도시된 그 대응부 간의 차이점은 n형 NIS 트랜지스터의 전극 구조에 있다. 다른 관점에서 보면, CMOSFET들은 서로 구조적으로 동일하다. n형 NIS 트랜지스터의 전극 구조에 관련하여, 계면에서의 게이트 절연막에 대향하는 부분 상의 하부층은, 결정 입자들이 입방결정 구조와 1:2 Ni-Si 조성을 갖는 다결정층 (입방 NiSi2 결정상) 으로 이루어지며, 계면에서의 게이트 절연막에 대향하는 부분 상의 상부층은, 사방정계 MnP형의 결정 구조를 갖는 NiSi 결정상으로 이루어진다. P 는 도 5 에 도시된 실시예의 경우에서와 같이, NiSi2 층과 게이트 절연막 간의 계면 상에 균일하지 않게 분포된다.
본 실시예의 구조와 관련하여, 게이트 전극과 게이트 절연막 간의 계면 구조는 도 5 에 도시된 그 대응부와 유사하며, 이런 구조의 이점도 또한 동일하다. NiSi2 결정상보다 낮은 내성을 갖는 NiSi 결정상이 형성된다. 따라서, n형 NIS 트랜지스터의 게이트 전극의 시트 저항값은 제 2 실시예의 게이트 전극의 시트 저항값보다 낮게 되어, 장치는 보다 고속으로 동작할 수 있다. 비록 상세한 설명에서 는 제조방법과 관련하여 기술하였지만, 본 실시예의 게이트 전극은 500℃ 이하의 실리사이드 형성을 위한 열처리를 통해 제조될 수도 있으며, 장치의 신뢰성도 손상 받지 않는다.
도 11 에는, 제 2 실시예에 따라 불순물 분리층 (7, 8) 이 형성되어 있다. 그러나, 제 4 실시예에서, 이들 층들은 제 1 실시예의 경우에서와 같이 생략되어 있다.
(제 4 실시예 - 제조방법 1 : 게이트 상부층 결정상 변화 NiSi2 ⇒ NiSi)
제 4 실시예의 반도체 장치의 제조방법의 일례에 대해 도 12 및 도 13 을 참조하면서 기술하기로 한다.
우선, 도 5 에 도시된 구조를 이전에 기술된 제조 방법에 따라 형성한다. 후속하여, n형 NIS 트랜지스터 영역에만 리소그래피를 통해 5㎚의 Ni 층을 형성한다 (도 12).
이어서, 이처럼 형성된 구조체에 대해 400℃ 에서 1분간 열처리를 행함으로써, n형 NIS 트랜지스터의 게이트 전극의 상부의 결정상이 NiSi2 결정상에서 NiSi 결정상으로 변형된다. 이로써, 도 13 에 도시된 구조체가 형성된다.
본 제조방법 하에서도, NiSi2의 게이트 전극과 Ni3Si의 게이트 전극의 형성 후, 또는 이들의 결합에 의해 불순물이 도입될 수 있다.
NiSi2 결정상의 비저항값은 NiSi2 결정상의 약 절반이다. NiSi2 결정상의 게이트 전극의 상부가 NiSi 결정상으로 변형됨에 따라, 게이트 전극의 저항이 줄어들 수 있어, 반도체 장치의 고속 동작을 구현할 수 있다.
(제 4 실시예 - 제조방법 2 : 게이트 중간부 내로의 Ni 이온 주입)
제 4 실시예의 반도체 장치를 제조하기 위한 일례의 프로세스에 대해 도 14 내지 도 17을 참조하여 설명한다.
본 제조방법은 게이트 전극의 상단부를 CMP (화학-기계 연마법) 에 의해 노출하는 프로세스까지는 전술한 방법과 동일하다.
도 2 에서 도시된 경우와 마찬가지로, 두 도전형의 다결정 Si 게이트 전극의 상부를 노출시키면서 Ni 이온을 주입시킨다. 이 경우, 가속 전압은 30 keV 또는 그 정도로 설정함으로써 Ni 이온의 피크 깊이가 다결정 Si 전극 표면에서부터 20㎚ 또는 그 정도에 달하게 된다. 이온량은 5×1015cm-2 이상이다. 이 때, 게이트 전극의 상부는, 이온 주입으로 인한 손상 때문에 비정질 구조인 것으로 가정한다.
후속하여, 형성된 구조체에 대해 350℃에서 30분간 열 처리를 행함으로써, 10㎚ 정도이고 CaF2 구조를 취하는 NiSi2 결정 벌크가 다결정 Si 전극 내 약 20㎚의 깊이로 형성된다. 약 20㎚ 의 Ni 막이 스퍼터링에 의해 형성된다 (도 14). 이어서, 이 막에 대해 500℃ 이하의 저온 열처리를 행함으로써, Ni가 Si 내로 확산되고, NiSi 결정상이 위치 20㎚에 비해 얕은 영역에 형성된다. 동시에, NiSi2 결정 벌크가 형성되는 위치 (표면에서부터 20㎚) 보다 깊은 영역에, NiSi2 벌크 결정이 이전 형성된 NiSi2 벌크를 성장 시드로서 취하면서 성장하고, NiSi2 결정상은 게이 트 절연막의 계면까지 형성된다.
이어서, 결정에 대해 리소그래피를 행함으로써, p형 MIS 트랜지스터가 제조되는 영역에만 25㎚의 Ni 막이 형성되고 (도 15), 이 막에 대해 400℃의 열처리를 행함으로써 p형 MIS 트랜지스터의 게이트 전극에만 Ni3Si 가 형성된다.
반응하지 않은 Ni 를 제거한 후에, n형 MIS 트랜지스터가 제조되는 영역만이 리소그래피에 의해 노출되고, p형 MIS 트랜지스터 영역은 레지스트 또는 하드 마스크로 피복된다. 이 상태에서, P 이온이 5 keV로 1×1016cm-2의 농도까지 주입된다 (도 16). 동일한 방법에 의해, p형 MIS 트랜지스터가 제조되는 영역만이 노출되고, B 이온이 1 keV로 1×1016cm-2의 농도까지 주입된다 (도 17).
이어서 30분간 400℃의 열처리를 통해 게이트 전극 내로 주입된 B 및 P 이온들이 다결정 Ni 실리사이드층의 결졍 경계 내로 확산되어, 게이트 절연막의 계면 상에서 분리된다. 따라서, 도 11 에 도시된 구조체를 제조할 수 있다. 이런 제조 방법 하에서도, 소스-드레인 영역 내로의 이온 주입과 동시에 불순물을 추가로 주입시킬 수 있다.
(변형예)
제 1 내지 제 4 실시예를 벌크 기판 상의 플래너 반도체 장치를 참조하면서 기술하였다. 그러나, 제 1 내지 제 4 실시예는 SOI 기판 또는 Fin-형 반도치 장치 상의 플래너 반도체 장치에도 적용할 수 있다.
(제 1 변형예 : SOI 기판 상의 플래너 반도체 장치)
변형예에 따른 일례의 CMOSFET 를 도 18 을 참조하여 설명한다.
도 18 에 도시한 바와 같이, CMIS 장치를 SOI 기판 상에 제조한다. CMIS 장치의 구조는 도 1 에 도시한 구조와 동일하다. CMIS 장치가 제조되는 SOI 기판의 Si 능동 영역의 두께는 15㎚ 이며, 본 장치는 소위 완전-공핍형 CMIS 장치이다.
완전-공핍형 CMIS 장치에서, 기판의 채널 영역에서의 불순물의 도핑 레벨은 낮아, 채널 영역은 완전히 공핍된다. 따라서, 이 장치의 고속 동작을 실현하는 데 요구되는 게이트 전극의 유효 일함수 Φeff 는 벌크 장치에 요구되는 것과는 다르다. 구체적으로는, 벌크 장치의 경우, 유효 일함수 Φeff 는 Si의 금지대의 끝 부분까지 달하게 된다. 완전-공핍형 장치에서, 두 도전형의 게이트 전극에 대한 유효 일함수 Φeff 는 Si-중간 갭에 0.2eV 만큼 가깝다. 본 실시예에서는, 각 게이트 전극에 대해 NiSi2 결정상 및 NiSi3 결정상이 사용되고, 결정상의 유효 일함수 Φeff 는 완전-공핍형 장치의 고속 동작에 최적인 값을 취한다.
도 18 은 제 1 실시예에 적용할 수 있는 방식 (모드) 을 도시한 것이다. 물론, 제 1 변형예는 제 2 내지 제 4 실시예 중 임의 실시예에 적용가능한 모드일 수 있다.
두 도전형의 게이트 전극은 SOI 기판 상에서 교환될 수 있다. 이런 구조에 의해, 임계 동작 전압은 도 18 에 도시된 경우에서 달성되는 임계 동작 전압에 비해 약 0.5eV 만큼 증가한다. 이로 인해, 동작 대기 동안 대기 전력 소모를 감소시킬 수 있어, 이런 구조에 의한 CMIS 장치의 저 전력 소모를 구현할 수 있다.
(제 2 변형예 : Fin-형 반도체 장치)
변형예의 일례인 CMOSFET를 도 19 를 참조하면서 기술하기로 한다.
도 19 에 도시된 바와 같이, p형 실리콘 기판 상에 피착된 실리콘 산화물막인 매립된 산화물이 형성된다. 매립된 산화물 상에 트랜지스터의 소스-드레인 영역을 형성하는 Fin 구조가 형성된다. 예시된 구조에서, Fin 구조는 n형 MIS 트랜지스터에서 p형 Si층과 SiN 층으로 이루어지는 적층형 구조에 대응한다. p형 MIS 트랜지스터에서, Fin 구조는 n형 Si층과 SiN층으로 이루어지는 적층형 구조에 대응한다. 또한, Fin 구조는 SiN 이외에 단일 Si층 또는 절연층으로 형성될 수 있다.
게이트 전극 (5, 6) 은 이들 Fin 구조를 가로지르도록 Ni 실리사이드로 형성될 수 있고, 게이트 절연막 (1) 으로서 기능하는 실리콘 산화물막이 접촉 계면에 형성된다. n형 MIS 트랜지스터에서, Ni 실리사이드로 구성되는 게이트 전극은 NiSi2 결정상의 다결정막이고, p형 MIS 트랜지스터에서 게이트 전극은 Ni3Si 결정상의 다결정막이다.
이런 구조는 소위 이중 게이트 MIS 트랜지스터에 대응하며, 이 트랜지스터에서는 Fin 섹션의 양쪽 어느 쪽 측면부 상에서나 채널 섹션을 갖는 MIS 트랜지스터가 제조된다. Fin 섹션에서 단일 Si층이 사용되면, Fin 의 상부 또한 채널 영역으로 되어, 트리-게이트 MIS 트랜지스터가 형성된다.
비록 도시하지는 않았지만, n형 고농도 도핑된 불순물 영역에 모두 속하는 소스 영역 및 드레인 영역이, 채널 영역이 소스 영역과 드레인 영역 사이에 개재되 도록 소스-드레인 섹션으로서 p형 Fin 에 형성된다. p형 고농도 도핑된 불순물 영역에 모두 속하는 소스 영역 및 드레인 영역이 n형 불순물의 Fin 에 형성된다. 제 2 변형예에 관련하여 기술된 3차원 구조를 갖는 장치 소자에서, 높이 방향의 불순물 도핑 레벨을 균일하게 함에 있어 매우 곤란함을 겪게 된다. 따라서, 쇼트키 (Schottky) 소스-드레인 구조가 또한 채용될 수도 있다.
제 2 변형예는 도 1 에 도시된 게이트 전극 계면 구조를 Fin-형의 완전-공핍형 트랜지스터에 적용한 실시예이다. 본 실시예는 제 1 변형예의 경우에서와 같이 완전-공핍형 장치에 관한 것이다. 따라서, 게이트 전극의 유효 일함수 Φeff 는 고속 동작 CMIS 장치에 최적이다. 두 도전형의 게이트 전극의 구조를 치환함에 의해, 저 전력 소모의 CMIS 장치 또한 구현할 수 있다.
전술한 바와 같이, 본 발명에 따른 게이트 전극 계면의 구조는 또한 플래너형의 트랜지스터에 관계없이 3차원 구조의 트랜지스터에도 적용가능하다. 본 제조 방법과 관련하여, 제조 방법을 최적화할 수 있으면, 플래너형의 제조 방법도 적용할 수 있다.
비록 본 실시예가 Fin 구조의 이중-게이트 MIS 트랜지스터를 사용하지만, 플래너 이중 게이트 CMIS 트랜지스터, 포트레이트 이중 게이트 CMIS 트랜지스터, 또는 3차원 구조의 또 다른 장치 소자를 사용할 수 있다.
도 19 는 제 1 실시예에 적용되는 방식 (모드) 을 도시한 것이다. 그러나, 물론, 제 2 변형예는 제 2 내지 제 4 실시예에도 적용가능하다.
이들 실시예에 따르면, 반도체 장치는 임계치의 변동이 작고, 이런 반도체 장치를 제조하는 방법을 제공한다.
비록 상기 실시예들을 기술하였지만, 본 발명은 이들 실시예에만 한정되는 것은 아니다. 본 발명은 첨부된 특허청구범위에 기재된 본 발명의 요지 범위 내에서 여러 변형예가 가능하다. 또한, 본 발명은 본 발명의 요지 범위 내에서의 실시 단계에서 여러 방식으로 변형될 수 있다. 또한, 상기 실시예에 기술된 다수의 구성 소자들을 적절히 조합하여 여러 발명을 창조해 낼 수 있다.
전술한 바와 같은 본 발명에 따르면, 트랜지스터의 임계값의 변동을 저감시킬 수 있는 효과가 있다.

Claims (20)

  1. 반도체 장치로서,
    N-채널 MIS 트랜지스터를 포함하며,
    상기 N-채널 MIS 트랜지스터는,
    p형 반도체층과,
    상기 p형 반도체층 상에 형성된 제 1 게이트 절연층과,
    상기 제 1 게이트 절연층 상에 형성된 제 1 게이트 전극 - 상기 제 1 게이트 전극은 5.39 옹스트롬 내지 5.40 옹스트롬의 격자 상수를 갖는 NiSi2의 입방결정(cubic crystal)을 포함하는 결정상(crystal phase)을 포함함 - 과,
    상기 제 1 게이트 전극이 게이트 길이 방향을 따라서 개재되어 있는 상기 p형 반도체층에 형성된 제 1 소스-드레인 영역
    을 포함하는 반도체 장치.
  2. 반도체 장치로서,
    기판과,
    N-채널 MIS 트랜지스터와,
    P-채널 MIS 트랜지스터를 포함하며,
    상기 N-채널 MIS 트랜지스터는,
    상기 기판 상에 형성된 p형 반도체층과,
    상기 p형 반도체층 상에 형성된 제 1 게이트 절연층과,
    상기 제 1 게이트 절연층 상에 형성된 제 1 게이트 전극 - 상기 제 1 게이트 전극은 5.39 옹스트롬 내지 5.40 옹스트롬의 격자 상수를 갖는 NiSi2의 입방결정을 포함하는 결정상을 포함함 - 과,
    상기 제 1 게이트 전극이 게이트 길이 방향을 따라서 개재되어 있는 상기 p형 반도체층에 형성된 제 1 소스-드레인 영역을 포함하고,
    상기 P-채널 MIS 트랜지스터는,
    상기 기판 상에 형성된 n형 반도체층과,
    상기 n형 반도체층 상에 형성된 제 2 게이트 절연층과,
    상기 제 2 게이트 절연층 상에 형성된 제 2 게이트 전극 - 상기 제 2 게이트 전극은 Ni3Si의 입방결정 또는 Ni31Si12의 육방정계 결정(hexagonal crystal) 중 적어도 하나를 포함하는 결정상을 포함함 - 과,
    상기 제 2 게이트 전극이 게이트 길이 방향을 따라서 개재되어 있는 상기 n형 반도체층에 형성된 제 2 소스-드레인 영역을 포함하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 NiSi2의 입방결정의 결정상은 다결정 및 단일상(single phase)인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 게이트 전극과 상기 제 1 게이트 절연층 간의 계면의 제 1 전극 측에 형성되고, 인, 비소, 및 안티몬 중 적어도 하나가 분리되는 제 1 원소 분리층과,
    제 2 게이트 전극과 제 2 게이트 절연층 간의 계면의 제 2 게이트 절연층 측에 형성되고, 붕소가 분리되는 제 2 원소 분리층
    을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 전극은,
    TiSi2의 사방정계 결정(orthorhombic crystal)을 포함하는 결정상으로 형성된 상부층과,
    상기 NiSi2의 입방 결정을 포함하는 결정상으로 형성된 하부층
    을 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 게이트 전극의 상부층은 4.6 nm 내지 24 nm의 두께를 갖는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 게이트 전극은,
    NiSi의 사방정계 결정을 포함하는 결정상으로 형성된 상부층과,
    상기 NiSi2의 입방 결정을 포함하는 결정상으로 형성된 하부층
    을 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 게이트 절연층은 Hf 를 포함하는 층을 갖는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 게이트 절연층은 HfSiON 으로 형성된 층을 갖는 반도체 장치.
  10. 제 2 항에 있어서,
    상기 기판은 벌크 기판인 반도체 장치.
  11. 반도체 장치의 제조 방법으로서,
    p형 반도체층 상에 제 1 게이트 절연층을 형성하는 단계와,
    상기 제 1 게이트 절연층 상에 제 1 다결정 실리콘층을 형성하는 단계와,
    상기 제 1 다결정 실리콘층이 개재되어 있는 상기 p형 반도체층의 표면 상에 제 1 소스-드레인 영역을 형성하는 단계와,
    상기 제 1 다결정 실리콘층에 Ni의 이온 주입을 수행하는 단계와,
    300℃ 내지 800℃의 온도에서 상기 제 1 다결정 실리콘층에 NiSi2 결정핵을 형성하기 위한 열처리를 수행하는 단계와,
    상기 제 1 다결정 실리콘층 상에 상기 제 1 다결정 실리콘층의 두께에 대하여 그 두께가 5/18 내지 1/2의 두께인 제 1 Ni 층을 형성하는 단계와,
    300℃ 내지 600℃의 온도에서 상기 NiSi2 결정핵을 성장시키기 위한 열처리를 수행함으로써 상기 제 1 다결정 실리콘층을 NiSi2의 결정상으로 변형시키는 단계
    를 포함하는 반도체 장치의 제조 방법.
  12. 반도체 장치의 제조 방법으로서,
    p형 반도체층 상에 제 1 게이트 절연층을 형성하는 단계와,
    상기 제 1 게이트 절연층 상에 제 1 다결정 실리콘층을 형성하는 단계와,
    상기 제 1 다결정 실리콘층이 개재되어 있는 상기 p형 반도체층의 표면 상에 제 1 소스-드레인 영역을 형성하는 단계와,
    상기 제 1 다결정 실리콘층 상에 제 1 Ti 박층을 형성하는 단계와,
    상기 제 1 Ti 박층 상에 제 1 Ni 층을 형성하는 단계와,
    300℃ 내지 600℃의 온도에서 다중층 (상기 제 1 Ni 층/상기 제 1 Ti 박층/상기 제 1 다결정 실리콘층) 을 다중층 (TiSi2 결정상/NiSi2 결정상) 으로 변형시키기 위한 열처리를 수행하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 반도체 장치의 제조 방법으로서,
    p형 반도체층 상에 제 1 게이트 절연층을 형성하는 단계와,
    n형 반도체층 상에 제 2 게이트 절연층을 형성하는 단계와,
    상기 제 1 게이트 절연층 상에 제 1 다결정 실리콘층을 형성하는 단계와,
    상기 제 2 게이트 절연층 상에 제 2 다결정 실리콘층을 형성하는 단계와,
    상기 제 1 다결정 실리콘층이 개재되어 있는 상기 p형 반도체층의 표면 상에 제 1 소스-드레인 영역을 형성하는 단계와,
    상기 제 2 다결정 실리콘층이 개재되어 있는 상기 n형 반도체층의 표면 상에 제 2 소스-드레인 영역을 형성하는 단계와,
    상기 제 1 다결정 실리콘층 상에 제 1 Ti 박층을 형성하는 단계와,
    상기 제 1 Ti 박층 상에 제 1 Ni 층을 형성하는 단계와,
    상기 제 2 다결정 실리콘층 상에, 제 2 Ni 층, 또는 제 2 Ti 박층 및 상기 제 2 Ni 층을 순서대로 형성하는 단계와,
    300℃ 내지 600℃의 온도에서 다중층 (상기 제 1 Ni 층/상기 제 1 Ti 박층/상기 제 1 다결정 실리콘층) 을 제 1 다중층 (TiSi2 결정상/NiSi2 결정상) 으로 변형시키기 위한 제 1 열처리를 수행하는 단계와,
    상기 제 2 다결정 실리콘층으로부터 Ni3Si 결정상 또는 Ni31Si12 결정상을 형성하기 위한 제 2 열처리를 수행하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    다중층 (상기 제 2 Ni 층/상기 제 2 Ti 박층/상기 제 2 다결정 실리콘층) 을 다중층 (NiSi 결정상/상기 제 2 다결정 실리콘층) 으로 더 변형시키기 위한 상기 제 1 열처리를 수행하는 단계와,
    상기 제 1 열처리를 수행한 후 상기 NiSi 결정상 상에 제 3 Ni 층을 형성하는 단계와,
    300℃ 내지 600℃의 온도에서 다중층 (상기 제 3 Ni 층/상기 NiSi 결정상/상기 제 2 다결정 실리콘층) 을 상기 Ni3Si 결정상 또는 상기 Ni31Si12 결정상으로 변형시키기 위한 상기 제 2 열처리를 수행하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 1 Ti 박층을 형성하는 것과 동시에 상기 제 2 Ti 박층을 형성하는 단계와,
    상기 제 1 Ni 층을 형성하는 것과 동시에 상기 제 2 Ni 층을 형성하는 단계와,
    다중층 (상기 제 2 Ni 층/상기 제 2 Ti 박층/상기 제 2 다결정 실리콘층) 을 제 2 다중층 (상기 TiSi2 결정상/상기 NiSi2 결정상) 으로 더 변형시키기 위한 상기 제 1 열처리를 수행하는 단계와,
    상기 제 2 다중층 (상기 TiSi2 결정상/상기 NiSi2 결정상) 상에 제 3 Ni 층을 형성하는 단계와,
    다중층 (상기 제 3 Ni 층/상기 TiSi2 결정상/상기 NiSi2 결정상) 을 다중층 (상기 TiSi2 결정상/상기 Ni3Si 결정상) 또는 다중층 (상기 TiSi2 결정상/상기 Ni31Si12 결정상) 으로 변형시키는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 제 2 다결정 실리콘층의 일부를 에칭하여 상기 제 2 다결정 실리콘층의 두께를 감소시키는 단계와,
    상기 제 1 Ti 박층을 형성하는 것과 동시에 상기 제 2 Ti 박층을 형성하는 단계와,
    상기 제 1 Ni 층을 형성하는 것과 동시에 상기 제 2 Ni 층을 형성하는 단계와,
    상기 제 1 열처리와 동시에, 다중층 (상기 제 2 Ni 층/상기 제 2 Ti 층/상기 제 2 다결정 실리콘층) 을 다중층 (상기 TiSi2 결정상/상기 Ni3Si 결정상) 또는 다중층 (상기 TiSi2 결정상/상기 Ni31Si12 결정상) 으로 변형시키기 위한 상기 제 2 열처리를 수행하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 제 1 다결정 실리콘층의 두께에 대하여 그 두께가 5/18 내지 1/2의 두께인 상기 제 1 Ni 층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  18. 제 13 항에 있어서,
    상기 제 1 다결정 실리콘층에 인, 비소, 및 안티몬 중 적어도 하나의 이온 주입을 수행하는 단계와,
    상기 제 2 다결정 실리콘층에 붕소의 이온 주입을 수행하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  19. 제 13 항에 있어서,
    상기 Ni3Si 결정상 또는 상기 Ni31Si12 결정상이 형성된 후에 상기 다중층 (상기 TiSi2 결정상/상기 NiSi2 결정상) 에 인, 비소, 및 안티몬 중 적어도 하나의 이온 주입을 수행하는 단계와,
    상기 Ni3Si 결정상 및 상기 Ni31Si12 결정상의 어느 한쪽에 붕소의 이온 주입을 수행하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  20. 제 13 항에 있어서,
    상기 제 1 Ti 박층의 두께는 2 nm 내지 10 nm의 범위에 있는 반도체 장치의 제조 방법.
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