CN102543706B - 一种不同多晶硅栅电极厚度的集成工艺 - Google Patents

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本发明涉及半导体制造领域，尤其涉及一种不同多晶硅栅电极厚度的集成工艺。本发明公开了一种不同多晶硅栅电极厚度的集成工艺，通过利用硬掩膜层进行选择性刻蚀高、低压区域多晶栅，并结合分布接触孔光刻、刻蚀工艺，进而实现不同厚度的多晶栅电极的器件集成工艺，并增大了接触孔的刻蚀成功率，提高产品的良率。

Description

一种不同多晶硅栅电极厚度的集成工艺
技术领域
本发明涉及半导体制造领域，尤其涉及一种不同多晶硅栅电极厚度的集成工艺。
背景技术
随着集成电路制造工艺的不断进步，半导体器件的体积正变得越来越小，为了提高逻辑器件的运行速度及控制线宽的高宽比，防止栅电极图形发生倾倒，多晶硅材料的厚度会不断降低，图1为多晶栅电极厚度与不同逻辑技术节点的关系，其纵轴表示多晶硅栅电极厚度，横轴表示不同逻辑技术节点；如图1所示，随着逻辑技术节点的越来越小多晶硅栅电极厚度的厚度在不断的降低。
图2为不同材料的阻挡能力与注入能量的关系，其纵轴表示掩膜材料的厚度，横轴表示离子注入的能量，1-7及A-E分别表示不同的掩膜材料；如图2所示，不同材料抵御注入的能力是不同的，注入的能量越高要求掩膜材料的厚度越厚，为防止器件被注入离子穿透导致器件实效，多晶硅厚度的降低会影响到器件注入能量。
对于非纯逻辑器件而言，一方面为了提高器件的运行速度需要不断减少多晶硅的厚度，另一方面由于驱动能力、耐压能力等的要求需要大能量、大剂量的注入，而大能量、大剂量的注入又要增大多晶硅的厚度，这就产生了矛盾，而解决这一矛盾就需要针对高、低压器件不同的工作区域采用不同的栅极厚度。此外，同一器件栅极厚度的不同，又会导致接触孔的绝缘层厚度也存在较大的差异，这又给后续接触孔刻蚀造成一定难度。上述这些问题均已经成为现在集成电路制造工艺中难以解决的课题。
发明内容
本发明公开了一种不同多晶硅栅电极厚度的集成工艺，在一衬底上覆盖一栅氧化层，一绝缘区域贯穿栅氧化层和衬底，将其隔离为高压区域和低压区域，且高压区域的栅氧化层的厚度大于低压区域的栅氧化层的厚度，其中，包括以下步骤：
步骤S1：依次淀积第一多晶硅层和硬掩膜层，其中，第一多晶硅层覆盖栅氧化层和绝缘区域，硬掩膜层覆盖第一多晶硅层；
步骤S2：回蚀高压区域和部分绝缘区域上方的硬掩膜层至第一多晶硅层后，淀积第二多晶硅层覆盖剩余的硬掩膜层和回蚀硬掩膜层后暴露出的第一多晶硅层；
步骤S3：光刻、刻蚀位于剩余的硬掩膜层上方的第二多晶硅层至剩余的硬掩膜层后，光刻、刻蚀去除剩余的硬掩膜层；
步骤S4：光刻、刻蚀位于高、低压区域上方的第一多晶硅层和剩余的第二多晶硅层，形成高、低压区域的多晶硅栅极；
步骤S5：于高、低压区域的多晶硅栅极的侧壁上形成侧墙后，淀积接触孔刻蚀阻挡层覆盖高、低压区域的多晶硅栅极及其侧墙、刻蚀后暴露出的栅氧化层和绝缘区域；
步骤S6：淀积接触孔绝缘氧化层薄膜覆盖接触孔刻蚀阻挡层后，刻蚀位于高压区域的多晶硅栅极上方的接触孔绝缘氧化层薄膜和接触孔刻蚀阻挡层至高压区域的多晶硅栅极，形成高压区域栅电极的接触孔；刻蚀位于低压区域的多晶硅栅极上方的接触孔绝缘氧化层薄膜和接触孔刻蚀阻挡层至低压区域的多晶硅栅极，形成低压区域栅电极的接触孔；刻蚀位于有源区上方的接触孔绝缘氧化层薄膜和接触孔刻蚀阻挡层至有源区区域的栅氧化层，形成有源区区域的接触孔。
上述的不同多晶硅栅电极厚度的集成工艺，其中，所述第一、二多晶硅层的厚度均为1000nm。
上述的不同多晶硅栅电极厚度的集成工艺，其中，所述硬掩膜层的材质为氧化硅、碳化硅、氮化硅、氮氧化硅、钛、钽、氮化钛、氮化钽、氧化钛、氧化钽。
上述的不同多晶硅栅电极厚度的集成工艺，其中，所述硬掩膜层的厚度为1-1000nm。
综上所述，由于采用了上述技术方案，本发明提出一种不同多晶硅栅电极厚度的集成工艺，通过利用硬掩膜层进行选择性刻蚀高、低压区域多晶栅，并结合分布接触孔光刻、刻蚀工艺，进而实现不同厚度的多晶栅电极的器件集成工艺，并增大了接触孔的刻蚀成功率，提高产品的良率。
附图说明
图1是本发明背景技术中多晶栅电极厚度与不同逻辑技术节点的关系示意图；
图2是本发明背景技术中不同材料的阻挡能力与注入能量的关系示意图；
图3-15是本发明不同多晶硅栅电极厚度的集成工艺的流程示意图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步的说明：
如图1-15所示，本发明提供了一种不同多晶硅栅电极厚度的集成工艺，在衬底101上覆盖栅氧化层102，绝缘区域103贯穿栅氧化层102和衬底101，并将其隔离为高压区域104和低压区域105，栅氧化层102包括高压区域104内的栅氧化层1021和低压区域105内的栅氧化层1022，且栅氧化层1021的厚度大于栅氧化层1022的厚度；其中，可以通过在衬底先淀积一层栅氧化层，回蚀衬底和栅氧化层制备贯穿回蚀衬底和栅氧化层的绝缘区域3后，在高压区域104内的栅氧化层上再次淀积一层栅氧化层，以使得高压区域104的栅氧化层1021的厚度大于低压区域105的栅氧化层1022的厚度；当然，上述工艺只是使得高压区域104的栅氧化层1021的厚度大于低压区域105的栅氧化层1022的厚度的一种优选方式，也可以采用其他工艺步骤，只要将高压区域104的栅氧化层1021的厚度大于低压区域105的栅氧化层1022的厚度即可。
首先，淀积第一多晶硅层106覆盖栅氧化层1021、1022及绝缘区域103的上表面，淀积硬掩膜层107覆盖第一多晶硅层106；其中，第一多晶硅层106的厚度为1000nm，硬掩膜层107的材质为硬掩膜层的材质为氧化硅、碳化硅、氮化硅、氮氧化硅、钛、钽、氮化钛、氮化钽、氧化钛、氧化钽等，且其厚度在1-1000nm之间。
其次，回蚀高压区域104和部分绝缘区域103上方的掩膜层107至第一多晶硅层106后，淀积第二多晶硅层108覆盖剩余的硬掩膜层1071和回蚀硬掩膜层107后暴露出的第一多晶硅层1061；其中，第二多晶硅层108的厚度也是为1000nm。
之后，于第二多晶硅层108上旋涂光刻胶光刻（图中未标示），曝光、显影后，去除剩余的硬掩膜层1071上方的光刻胶，以剩余的光刻胶为掩膜刻蚀位于剩余的硬掩膜层1071上方的第二多晶硅层108至剩余的硬掩膜层1071后，去除剩余的硬掩膜层1071和剩余的光刻胶。
再次旋涂光刻胶覆盖剩余的第二多晶硅层1081和去除剩余的硬掩膜层1071后暴露出第一多晶硅层1062，曝光、显影后去除成高、低压区域栅极上的光刻胶，并以剩余的光刻胶为掩膜分别刻蚀去除剩余的硬掩膜层1071后暴露出第一多晶硅层1062至低压区域105内的栅氧化层1022，以形成低压栅极109，刻蚀剩余的第二多晶硅层1081和回蚀硬掩膜层107后暴露出的第一多晶硅层1061至高压区域104内的栅氧化层1021，以形成高压栅极110。
然后，于低压栅极109和高压栅极110的侧壁上制备侧墙后，淀积接触孔刻蚀阻挡层111覆盖低压栅极109及其侧墙、高压栅极110及其侧墙、栅氧化层102和绝缘区域103的上表面。
最后，淀积接触孔绝缘氧化层薄膜112覆盖接触孔刻蚀阻挡层111后，刻蚀位于高压栅极110上方的接触孔绝缘氧化层薄膜112和接触孔刻蚀阻挡111层至高压栅极110，形成高压区域栅电极的接触孔113；之后，刻蚀位于低压栅极109上方的剩余的接触孔绝缘氧化层薄膜1121和剩余的接触孔刻蚀阻挡层1111至低压栅极109，形成低压区域栅电极的接触孔114；然后，刻蚀位于有源区上方的再次刻蚀后剩余的接触孔绝缘氧化层薄膜1122和再次刻蚀后剩余的接触孔刻蚀阻挡层1112至有源区区域的栅氧化层102，形成有源区区域的接触孔115。
综上所述，由于采用了上述技术方案，本发明提出一种不同多晶硅栅电极厚度的集成工艺，通过利用硬掩膜层进行选择性刻蚀高、低压区域的多晶栅，并结合分布接触孔光刻、刻蚀工艺，进而实现不同厚度的多晶栅电极的器件集成工艺，并增大了接触孔的刻蚀成功率，提高产品的良率。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims (4)

1.一种不同多晶硅栅电极厚度的集成工艺，在一衬底上覆盖一栅氧化层，一绝缘区域贯穿栅氧化层和衬底，将其隔离为高压区域和低压区域，且高压区域的栅氧化层的厚度大于低压区域的栅氧化层的厚度，其特征在于，包括以下步骤：
步骤S1：依次淀积第一多晶硅层和硬掩膜层，其中，第一多晶硅层覆盖栅氧化层和绝缘区域，硬掩膜层覆盖第一多晶硅层；
步骤S2：回蚀高压区域和部分绝缘区域上方的硬掩膜层至第一多晶硅层后，淀积第二多晶硅层覆盖剩余的硬掩膜层和回蚀硬掩膜层后暴露出的第一多晶硅层；
步骤S3：光刻、刻蚀位于剩余的硬掩膜层上方的第二多晶硅层至剩余的硬掩膜层后，光刻、刻蚀去除剩余的硬掩膜层；
步骤S4：光刻、刻蚀位于高、低压区域上方的第一多晶硅层和剩余的第二多晶硅层，形成高、低压区域的多晶硅栅极；
步骤S5：于高、低压区域的多晶硅栅极的侧壁上形成侧墙后，淀积接触孔刻蚀阻挡层覆盖高、低压区域的多晶硅栅极及其侧墙、刻蚀后暴露出的栅氧化层和绝缘区域；
步骤S6：淀积接触孔绝缘氧化层薄膜覆盖接触孔刻蚀阻挡层后，刻蚀位于高压区域的多晶硅栅极上方的接触孔绝缘氧化层薄膜和接触孔刻蚀阻挡层至高压区域的多晶硅栅极，形成高压区域栅电极的接触孔；刻蚀位于低压区域的多晶硅栅极上方的接触孔绝缘氧化层薄膜和接触孔刻蚀阻挡层至低压区域的多晶硅栅极，形成低压区域栅电极的接触孔；刻蚀位于有源区上方的接触孔绝缘氧化层薄膜和接触孔刻蚀阻挡层至有源区区域的栅氧化层，形成有源区区域的接触孔。
2.根据权利要求1所述的不同多晶硅栅电极厚度的集成工艺，其特征在于，所述第一、二多晶硅层的厚度均为1000nm。
3.根据权利要求1所述的不同多晶硅栅电极厚度的集成工艺，其特征在于，所述硬掩膜层的材质为氧化硅、碳化硅、氮化硅、氮氧化硅、钛、钽、氮化钛、氮化钽、氧化钛、氧化钽。
4.根据权利要求1所述的不同多晶硅栅电极厚度的集成工艺，其特征在于，所述硬掩膜层的厚度为1-1000nm。
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