CN108400109A - 接触孔的制造方法 - Google Patents
接触孔的制造方法 Download PDFInfo
- Publication number
- CN108400109A CN108400109A CN201810120432.4A CN201810120432A CN108400109A CN 108400109 A CN108400109 A CN 108400109A CN 201810120432 A CN201810120432 A CN 201810120432A CN 108400109 A CN108400109 A CN 108400109A
- Authority
- CN
- China
- Prior art keywords
- contact hole
- side wall
- manufacturing
- polysilicon gate
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 63
- 229920005591 polysilicon Polymers 0.000 claims abstract description 63
- 238000005530 etching Methods 0.000 claims abstract description 43
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 238000001259 photo etching Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 65
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 41
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- 229910003978 SiClx Inorganic materials 0.000 claims 1
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 238000001459 lithography Methods 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229920000642 polymer Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种接触孔的制造方法,包括步骤:步骤一、提供一半导体衬底,在半导体衬底上形成多条多晶硅栅;步骤二、在各多晶硅栅的侧面形成第一侧墙;步骤三、形成层间膜;步骤四、对层间膜进行平坦化;步骤五、采用光刻工艺定义出接触孔的开口的刻蚀区域并将接触孔的开口的刻蚀区域的尺寸扩大;步骤六、进行接触孔的开口的刻蚀;步骤七、在各接触孔的开口的内侧面形成第二侧墙;步骤八、在接触孔的开口中填充金属形成所述接触孔。本发明能防止接触孔刻蚀过程中发生刻蚀停止,同时还能防止接触孔和相邻的多晶硅栅之间产生击穿,还能增加接触孔的光刻和刻蚀的工艺窗口,提高产品的性能和良率。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法,特别是涉及一种接触孔的制造方法。
背景技术
CMOS工艺中,在多晶硅栅形成之后,需要沉积层间膜(ILD),之后再形成接触孔。接触孔形成前,沉积的层间膜的膜层结构依次为SiN,高密度等离子化学气相沉积工艺(HDPCVD)形成的氧化硅即HDP oxide,等离子体增强化学气相沉积(PECVD)形成的氧化硅即PECVD oxide。随着CMOS工艺特征尺寸不断变小,对接触孔层的曝光工艺能力要求越来越高,并且在接触孔刻蚀过程中容易发生聚合物增加导致的刻蚀停止问题,这将会导致接触孔的接触电阻(Rc)偏大或者直接断开(open);如果刻蚀过程中减小聚合物的产生,则聚合物会减少对接触孔侧壁的保护作用,易发生接触孔和多晶硅栅的击穿。
如图1所示,是现有第一种接触孔的制造方法形成的接触孔的示意图;在所述半导体衬底1上形成多条多晶硅栅2,各所述多晶硅栅2之间具有间隔;层间膜5将所述多晶硅栅2之间的间隔完全填充并覆盖在所述多晶硅栅2的顶部区域和所述多晶硅栅2之间的间隔的顶部区域。现有第一种方法中,接触孔6的开口通过光刻定义后直接对层间膜5进行刻蚀形成,之后在所述接触孔6的开口中填充金属如钨形成所述接触孔6。图1中标出了接触孔6的结构中的各尺寸,尺寸a0为光刻定义的接触孔6的开口的宽度,随着CMOS工艺特征尺寸不断变小,尺寸a0需要不断减少,但是尺寸a0减小后,会在接触孔刻蚀过程中容易发生聚合物增加导致的刻蚀停止问题,这将会导致接触孔的接触电阻偏大或者直接断开等技术问题。虚线AA表示所述多晶硅栅2的表面位置,可以看出:尺寸b0表示在所述多晶硅栅2的表面的高度处所述接触孔6的宽度;尺寸c0表示在所述多晶硅栅2的表面的高度处所述接触孔6和所述多晶硅栅2的间距。
如图2所示,是现有第二种接触孔的制造方法形成的接触孔的示意图;为例克服现有第一种方法中在接触孔刻蚀过程中容易发生聚合物增加导致的刻蚀停止问题,现有第二种方法是将接触孔6的开口的光刻定义的尺寸增加,之后直接对层间膜5进行刻蚀形成,之后在所述接触孔6的开口中填充金属如钨形成所述接触孔6。图2中标出了接触孔6的结构中的各尺寸,尺寸a1为光刻定义的接触孔6的开口的宽度,可以看出尺寸a1大于图1中的尺寸a0,这样能防止接触孔的开口刻蚀中发生聚合物增加导致的刻蚀停止问题;虚线AA表示所述多晶硅栅2的表面位置,可以看出:尺寸b1表示在所述多晶硅栅2的表面的高度处所述接触孔6的宽度;尺寸c1表示在所述多晶硅栅2的表面的高度处所述接触孔6和所述多晶硅栅2的间距。可以看出,由于增加了尺寸a1的大小,故尺寸c1会比图1所示的尺寸c0小,较小的尺寸c1又会带来新的技术问题,即容易发生所述接触孔6和所述多晶硅栅2之间的击穿的技术问题。
发明内容
本发明所要解决的技术问题是提供一种接触孔的制造方法,能防止接触孔刻蚀过程中发生刻蚀停止,同时还能防止接触孔和相邻的多晶硅栅之间产生击穿。
为解决上述技术问题,本发明提供的接触孔的制造方法包括如下步骤:
步骤一、提供一半导体衬底,在所述半导体衬底上形成多条多晶硅栅,各所述多晶硅栅之间具有间隔;所述多晶硅栅和所述半导体衬底表面之间隔离有栅介质层。
步骤二、在各所述多晶硅栅的侧面形成第一侧墙。
步骤三、形成层间膜,所述层间膜将所述多晶硅栅之间的间隔完全填充并覆盖在所述多晶硅栅的顶部区域和所述多晶硅栅之间的间隔的顶部区域。
步骤四、对所述层间膜进行平坦化。
步骤五、采用光刻工艺定义出接触孔的开口的刻蚀区域,将所述接触孔的开口的刻蚀区域的尺寸扩大用以消除后续所述接触孔的开口的刻蚀过程中产生的刻蚀停止现象。
步骤六、进行所述接触孔的开口的刻蚀区域的所述层间膜的刻蚀并形成所述接触孔的开口。
步骤七、在各所述接触孔的开口的内侧面形成第二侧墙,通过所述第二侧墙缩小所述接触孔的开口的尺寸并增加后续形成的所述接触孔的金属和所述多晶硅栅之间的间距。
步骤八、在所述接触孔的开口中填充金属形成所述接触孔。
进一步的改进是,所述第一侧墙的材料包括氮化硅,所述第一侧墙通过先沉积所述第一氮化硅层再对所述第一氮化硅层进行全面刻蚀形成。
进一步的改进是,组成所述第一侧墙的所述第一氮化硅层呈L型。
进一步的改进是,具有呈L型的所述第一氮化硅层的所述第一侧墙的形成步骤包括:
步骤21、依次沉积第一氮化硅层和第二氧化硅层。
步骤22、依次对所述第二氧化硅层和所述第一氮化硅层进行全面刻蚀形成呈D型结构的所述第一侧墙。
步骤23、去除呈D型结构的所述第一侧墙中的所述第二氧化硅层形成呈L型的所述第一侧墙。
进一步的改进是,步骤22中采用干法刻蚀对所述第二氧化硅层和所述第一氮化硅层进行全面刻蚀。
进一步的改进是,步骤23采用湿法工艺去除呈D型结构的所述第一侧墙中的所述第二氧化硅层。
进一步的改进是,步骤三中所述层间膜的材料为氧化硅。
进一步的改进是,步骤七中,所述第二侧墙的材料包括氮化硅或氧化硅。
进一步的改进是,步骤七中,所述第二侧墙呈D型结构。
进一步的改进是,步骤七中,所述第二侧墙通过先沉积第二氮化硅层或第二氧化硅层,再对所述第二氮化硅层或所述第二氧化硅层进行全面刻蚀形成。
进一步的改进是,采用干法刻蚀对所述第二氮化硅层或所述第二氧化硅层进行全面刻蚀。
进一步的改进是,所述半导体衬底为硅衬底。
进一步的改进是,所述栅介质层为栅氧化层。
进一步的改进是,在所述多晶硅栅的两侧的所述半导体衬底表面上形成和所述多晶硅栅的侧面自对准的源漏区;
进一步的改进是,步骤八中所述接触孔中填充的金属材料包括钨。
本发明通过扩大接触孔的开口的刻蚀区域的尺寸,能够消除接触孔的开口的刻蚀过程中产生的刻蚀停止现象;本发明还在接触孔的开口形成之后在接触孔的开口的内侧面形成第二侧墙,第二侧墙能缩小接触孔的开口的尺寸并增加接触孔的金属和多晶硅栅之间的间距,从而同时还能防止接触孔和相邻的多晶硅栅之间产生击穿。
另外,本发明通过扩大接触孔的开口的刻蚀区域的尺寸,还能增加接触孔的光刻即步骤五的光刻和刻蚀即步骤六的刻蚀的工艺窗口,从而能降低工艺难度和成本。
本发明最终能提高产品的性能和良率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是现有第一种接触孔的制造方法形成的接触孔的示意图;
图2是现有第二种接触孔的制造方法形成的接触孔的示意图;
图3是本发明实施例接触孔的制造方法的流程图;
图4A-图4I是本发明实施例方法各步骤中接触孔的结构图。
具体实施方式
如图3所示,是本发明实施例接触孔6的制造方法的流程图;如图4A至图4I所示,是本发明实施例方法各步骤中接触孔6的结构图;本发明实施例接触孔6的制造方法包括如下步骤:
步骤一、如图4A所示,提供一半导体衬底1。如图4B所示,在所述半导体衬底1上形成多条多晶硅栅2,各所述多晶硅栅2之间具有间隔;所述多晶硅栅2和所述半导体衬底1表面之间隔离有栅介质层如栅氧化层。
本发明实施例中,形成所述多晶栅2的步骤包括:
如图4A所示,首先在所述半导体衬底1的表面依次形成栅介质层如栅氧化层和多晶硅层2。
如图4B所示,采用光刻工艺定义出多晶硅栅2的形成区域,对多晶硅栅2的形成区域外的多晶硅层2和栅介质层依次进行刻蚀形成栅极结构对应的多晶硅栅2。
较佳为,所述半导体衬底1为硅衬底。在所述多晶硅栅2形成之后还包括在所述多晶硅栅2两侧的所述半导体衬底1表面上形成和所述多晶硅栅2的侧面自对准的源漏区的步骤,所述源漏区的注入也能放置在形成所述第一侧墙3之后进行。
步骤二、如图4D所示,在各所述多晶硅栅2的侧面形成第一侧墙3。
所述第一侧墙3的材料包括氮化硅,所述第一侧墙3通过先沉积所述第一氮化硅层3再对所述第一氮化硅层3进行全面刻蚀形成。
较佳为,组成所述第一侧墙3的所述第一氮化硅层3呈L型。具有呈L型的所述第一氮化硅层3的所述第一侧墙3的形成步骤包括:
步骤21、如图4C所示,依次沉积第一氮化硅层3和第二氧化硅层4。
步骤22、如图4D所示,依次对所述第二氧化硅层4和所述第一氮化硅层3进行全面刻蚀在所述多晶硅栅2的侧面的呈D型结构的所述第一侧墙。
更优选择为,步骤22中采用干法刻蚀对所述第二氧化硅层4和所述第一氮化硅层3进行全面刻蚀。
步骤23、如图4D所示,去除呈D型结构的所述第一侧墙中的所述第二氧化硅层4形成呈L型的所述第一侧墙。更优选择为,采用湿法刻蚀去除所述第二氧化硅层4。
步骤三、如图4E所示,形成层间膜5,所述层间膜5将所述多晶硅栅2之间的间隔完全填充并覆盖在所述多晶硅栅2的顶部区域和所述多晶硅栅2之间的间隔的顶部区域。
较佳为,步骤三中所述层间膜5的材料为氧化硅。所述层间膜5能采用HDP CVD叠加PECVD工艺形成,其中HDP CVD形成的氧化硅将所述多晶硅栅2之间的间隔完全填充;PECVD形成所述层间膜5的后续氧化硅。
步骤四、如图4E所示,对所述层间膜5进行平坦化。
步骤五、如图4F所示,采用光刻工艺定义出接触孔6的开口6a的刻蚀区域,将所述接触孔6的开口6a的刻蚀区域的尺寸扩大用以消除后续所述接触孔6的开口6a的刻蚀过程中产生的刻蚀停止现象。
步骤六、如图4F所示,进行所述接触孔6的开口6a的刻蚀区域的所述层间膜5的刻蚀并形成所述接触孔6的开口6a。
步骤七、如图4H所示,在各所述接触孔6的开口6a的内侧面形成第二侧墙7,通过所述第二侧墙7缩小所述接触孔6的开口6a的尺寸并增加后续形成的所述接触孔6的金属和所述多晶硅栅2之间的间距。
本发明实施例中,所述第二侧墙7的材料包括氮化硅或氧化硅。所述第二侧墙7呈D型结构。所述第二侧墙7通过先沉积第二氮化硅层或第二氧化硅层,再对所述第二氮化硅层或所述第二氧化硅层进行全面刻蚀形成。较佳为,采用干法刻蚀对所述第二氮化硅层或所述第二氧化硅层进行全面刻蚀。
步骤八、如图4I所示,在所述接触孔6的开口6a中填充金属形成所述接触孔6。所述接触孔6中填充的金属材料包括钨。图4I中标出了本发明实施例方法形成的接触孔6的结构中的各尺寸,尺寸a1为光刻定义的接触孔6的开口的宽度,可以看出尺寸a1大于图1中的尺寸a0,这样能防止接触孔的开口刻蚀中发生聚合物增加导致的刻蚀停止问题;虚线AA表示所述多晶硅栅2的表面位置,可以看出:尺寸c2表示在所述多晶硅栅2的表面的高度处所述接触孔6和所述多晶硅栅2的间距。可以看出,本发明实施例中由于设置了第二侧墙7,能尺寸c2比图2中的尺寸c1要大,所以,本发明实施例方法中的尺寸c2不受到尺寸a1增加的影响,所以本发明实施例能保证尺寸c2具有较大的值,能防止所述接触孔6和所述多晶硅栅2之间发生击穿。
本发明实施例通过扩大接触孔6的开口6a的刻蚀区域的尺寸,能够消除接触孔6的开口6a的刻蚀过程中产生的刻蚀停止现象;本发明实施例还在接触孔6的开口6a形成之后在接触孔6的开口6a的内侧面形成第二侧墙7,第二侧墙7能缩小接触孔6的开口6a的尺寸并增加接触孔6的金属和多晶硅栅2之间的间距,从而同时还能防止接触孔6和相邻的多晶硅栅2之间产生短路。
另外,本发明实施例通过扩大接触孔6的开口6a的刻蚀区域的尺寸,还能增加接触孔6的光刻即步骤五的光刻和刻蚀即步骤六的刻蚀的工艺窗口,从而能降低工艺难度和成本。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (15)
1.一种接触孔的制造方法,其特征在于,包括如下步骤:
步骤一、提供一半导体衬底,在所述半导体衬底上形成多条多晶硅栅,各所述多晶硅栅之间具有间隔;所述多晶硅栅和所述半导体衬底表面之间隔离有栅介质层;
步骤二、在各所述多晶硅栅的侧面形成第一侧墙;
步骤三、形成层间膜,所述层间膜将所述多晶硅栅之间的间隔完全填充并覆盖在所述多晶硅栅的顶部区域和所述多晶硅栅之间的间隔的顶部区域;
步骤四、对所述层间膜进行平坦化;
步骤五、采用光刻工艺定义出接触孔的开口的刻蚀区域,将所述接触孔的开口的刻蚀区域的尺寸扩大用以消除后续所述接触孔的开口的刻蚀过程中产生的刻蚀停止现象;
步骤六、进行所述接触孔的开口的刻蚀区域的所述层间膜的刻蚀并形成所述接触孔的开口;
步骤七、在各所述接触孔的开口的内侧面形成第二侧墙,通过所述第二侧墙缩小所述接触孔的开口的尺寸并增加后续形成的所述接触孔的金属和所述多晶硅栅之间的间距;
步骤八、在所述接触孔的开口中填充金属形成所述接触孔。
2.如权利要求1所述的接触孔的制造方法,其特征在于:所述第一侧墙的材料包括氮化硅,所述第一侧墙通过先沉积所述第一氮化硅层再对所述第一氮化硅层进行全面刻蚀形成。
3.如权利要求2所述的接触孔的制造方法,其特征在于:组成所述第一侧墙的所述第一氮化硅层呈L型。
4.如权利要求3所述的接触孔的制造方法,其特征在于:具有呈L型的所述第一氮化硅层的所述第一侧墙的形成步骤包括:
步骤21、依次沉积第一氮化硅层和第二氧化硅层;
步骤22、依次对所述第二氧化硅层和所述第一氮化硅层进行全面刻蚀形成呈D型结构的所述第一侧墙;
步骤23、去除呈D型结构的所述第一侧墙中的所述第二氧化硅层形成呈L型的所述第一侧墙。
5.如权利要求4所述的接触孔的制造方法,其特征在于:步骤22中采用干法刻蚀对所述第二氧化硅层和所述第一氮化硅层进行全面刻蚀。
6.如权利要求4所述的接触孔的制造方法,其特征在于:步骤23采用湿法工艺去除呈D型结构的所述第一侧墙中的所述第二氧化硅层。
7.如权利要求2所述的接触孔的制造方法,其特征在于:步骤三中所述层间膜的材料为氧化硅。
8.如权利要求2所述的接触孔的制造方法,其特征在于:步骤七中,所述第二侧墙的材料包括氮化硅或氧化硅。
9.如权利要求8所述的接触孔的制造方法,其特征在于:步骤七中,所述第二侧墙呈D型结构。
10.如权利要求9所述的接触孔的制造方法,其特征在于:步骤七中,所述第二侧墙通过先沉积第二氮化硅层或第二氧化硅层,再对所述第二氮化硅层或所述第二氧化硅层进行全面刻蚀形成。
11.如权利要求10所述的接触孔的制造方法,其特征在于:采用干法刻蚀对所述第二氮化硅层或所述第二氧化硅层进行全面刻蚀。
12.如权利要求1所述的接触孔的制造方法,其特征在于:所述半导体衬底为硅衬底。
13.如权利要求1所述的接触孔的制造方法,其特征在于:所述栅介质层为栅氧化层。
14.如权利要求12所述的接触孔的制造方法,其特征在于:在所述多晶硅栅的两侧的所述半导体衬底表面上形成和所述多晶硅栅的侧面自对准的源漏区。
15.如权利要求1所述的接触孔的制造方法,其特征在于:步骤八中所述接触孔中填充的金属材料包括钨。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810120432.4A CN108400109A (zh) | 2018-02-07 | 2018-02-07 | 接触孔的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810120432.4A CN108400109A (zh) | 2018-02-07 | 2018-02-07 | 接触孔的制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN108400109A true CN108400109A (zh) | 2018-08-14 |
Family
ID=63095957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810120432.4A Pending CN108400109A (zh) | 2018-02-07 | 2018-02-07 | 接触孔的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108400109A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113517223A (zh) * | 2021-06-29 | 2021-10-19 | 上海华力集成电路制造有限公司 | 有源区金属零层的制造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103000634A (zh) * | 2011-09-16 | 2013-03-27 | 中芯国际集成电路制造(上海)有限公司 | Nor快闪存储器及其形成方法和接触孔的形成方法 |
CN104078418A (zh) * | 2013-03-29 | 2014-10-01 | 中国科学院微电子研究所 | 半导体器件制造方法 |
CN104576337A (zh) * | 2013-10-11 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
-
2018
- 2018-02-07 CN CN201810120432.4A patent/CN108400109A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103000634A (zh) * | 2011-09-16 | 2013-03-27 | 中芯国际集成电路制造(上海)有限公司 | Nor快闪存储器及其形成方法和接触孔的形成方法 |
CN104078418A (zh) * | 2013-03-29 | 2014-10-01 | 中国科学院微电子研究所 | 半导体器件制造方法 |
CN104576337A (zh) * | 2013-10-11 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113517223A (zh) * | 2021-06-29 | 2021-10-19 | 上海华力集成电路制造有限公司 | 有源区金属零层的制造方法 |
CN113517223B (zh) * | 2021-06-29 | 2024-03-15 | 上海华力集成电路制造有限公司 | 有源区金属零层的制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102386082B (zh) | 半导体元件的形成方法 | |
CN106252411A (zh) | 半导体器件结构的结构和形成方法 | |
US6821865B2 (en) | Deep isolation trenches | |
CN108172620A (zh) | 半导体器件结构及其制造方法 | |
KR102171265B1 (ko) | 금속 마스크를 이용한 패터닝 방법 및 그 패터닝 방법을 포함한 반도체 소자 제조방법 | |
TW202117856A (zh) | 半導體裝置的形成方法 | |
US20240030059A1 (en) | Single diffusion cut for gate structures | |
TW202020945A (zh) | 半導體結構之製備方法 | |
US9653600B2 (en) | Semiconductor device and method of fabricating same | |
US8652911B2 (en) | Semiconductor device and method of manufacturing the same | |
CN109686702B (zh) | 半导体结构及其形成方法 | |
CN108400109A (zh) | 接触孔的制造方法 | |
US10312150B1 (en) | Protected trench isolation for fin-type field-effect transistors | |
CN104752334B (zh) | 接触插塞的形成方法 | |
CN105097517B (zh) | 一种FinFET器件及其制造方法、电子装置 | |
WO2022033126A1 (zh) | 一种半导体器件及其制备方法 | |
CN108470709A (zh) | 浅沟槽绝缘结构的制造方法 | |
CN105097516A (zh) | 一种FinFET器件及其制造方法、电子装置 | |
US11152263B2 (en) | Process method for cutting polysilicon gate of FinFET transistor | |
JP2006148052A (ja) | 半導体素子の格納電極形成方法 | |
CN108630549A (zh) | 半导体器件及其形成方法 | |
US20060286756A1 (en) | Semiconductor process and method for reducing parasitic capacitance | |
CN102420174A (zh) | 一种双大马士革工艺中通孔填充的方法 | |
JPH11330419A (ja) | 半導体のデバイスの製造に関連したブラックシリコンの形成を減少させる方法 | |
CN111106106A (zh) | 半导体器件制造方法与半导体器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180814 |
|
RJ01 | Rejection of invention patent application after publication |