CN111106106A - 半导体器件制造方法与半导体器件 - Google Patents
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Abstract
本公开提供了一种半导体器件制造方法与半导体器件，属于半导体技术领域。该方法包括：提供一半导体衬底，包括第一区域和第二区域，第一区域的上表面为介电层；利用第一掩膜层在第二区域的上表面形成第一导电层；利用第二掩膜层选择性刻蚀介电层与第一导电层，形成第一区域的位元线接触孔与第二区域的栅极电极；形成阻挡层；形成第二导电层，填充位元线接触孔以及所述栅极电极之间的空隙，并覆盖栅极电极的上表面；利用第三掩膜层选择性刻蚀第二导电层与阻挡层，形成第一区域的位元线结构与第二区域的栅极结构。本公开可以改善位元线接触，减少电容的RC延迟，并改善外围栅极结构的轮廓凹陷不良，提高器件性能。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体器件制造方法与半导体器件。
背景技术
随着半导体器件尺寸的降低，半导体制造工艺的难度也随之增加。其中，在小尺寸的情况下，位元线结构中接触电阻对于整体电阻的影响增大，导致电容的RC延迟升高，读取速率下降；在外围电路区域的栅极结构中，由于尺寸降低，在形成栅极电极与栅极导电层时，交界处容易出现轮廓凹陷的不良情况，影响器件性能。
上述两方面问题成为目前行业内亟待解决的问题，因此需要提出一种新的半导体器件制造方法。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种半导体器件制造方法与半导体器件，进而至少在一定程度上克服现有的半导体器件中电容RC延迟较高以及外围栅极结构出现轮廓凹陷的问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供一种半导体器件制造方法，包括：提供一半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的上表面为介电层；利用第一掩膜层在所述第二区域的上表面形成第一导电层；利用第二掩膜层选择性刻蚀所述介电层与第一导电层，形成所述第一区域的位元线接触孔与所述第二区域的栅极电极；形成阻挡层，所述阻挡层覆盖所述第一区域与第二区域的上表面、所述位元线接触孔的内壁以及所述栅极电极的侧壁；形成第二导电层，所述第二导电层填充所述位元线接触孔以及所述栅极电极之间的空隙，并覆盖所述栅极电极的上表面；利用第三掩膜层选择性刻蚀所述第二导电层与所述阻挡层，形成所述第一区域的位元线结构与所述第二区域的栅极结构。
在本公开的一个示例性实施例中，在形成第二导电层后，所述方法还包括：形成绝缘层；所述利用第三掩膜层选择性刻蚀所述第二导电层与阻挡层，形成所述第一区域的位元线结构与所述第二区域的栅极结构包括：形成第三掩膜层，所述第三掩膜层定义所述第一区域的位元线图形与所述第二区域的栅极图形；刻蚀所述绝缘层、第二导电层与阻挡层，并移除所述第三掩膜层，形成所述第一区域的位元线结构与所述第二区域的栅极结构。
在本公开的一个示例性实施例中，所述绝缘层的材料包括氮化硅。
在本公开的一个示例性实施例中，所述第一区域内具有浅沟槽隔离结构与埋入式栅极。
在本公开的一个示例性实施例中，所述形成阻挡层包括：利用ALD(Atomic LayerDeposition，原子层沉积)工艺沉积所述阻挡层。
在本公开的一个示例性实施例中，所述形成第二导电层包括：利用HDPCVD(HighDensity Plasma Chemical Vapor Deposition，高密度等离子体化学气相沉积)工艺沉积金属材料，形成所述第二导电层。
在本公开的一个示例性实施例中，所述金属材料包括钨。
在本公开的一个示例性实施例中，所述介电层的材料包括氮化硅，所述第一导电层的材料包括多晶硅(Poly-Si)，所述阻挡层包括氮化钛层或氮化钛/硅化钨叠层。
在本公开的一个示例性实施例中，所述第三掩膜层包括硬掩膜层、抗反射层与光刻胶层。
在本公开的一个示例性实施例中，所述硬掩膜层的材料包括二氧化硅、氮化硅及氮氧化硅中的一种或多种。
在本公开的一个示例性实施例中，所述第一区域用于形成器件单元阵列，所述第二区域用于形成外围电路。
根据本公开的一个方面，提供一种半导体器件，包括：半导体衬底，包括第一区域和第二区域，所述第一区域的上表面为介电层，所述第一区域与第二区域内都设有浅沟槽；埋入式栅极，位于所述第一区域内；栅极电极，位于所述第二区域的上表面；位元线，位于所述第一区域；阻挡层，覆盖所述栅极电极的上表面、所述位元线的底部与一部分侧壁，隔开所述位元线与所述介电层；栅极导电层，覆盖所述栅极电极上方的阻挡层。
在本公开的一个示例性实施例中，所述半导体器件还包括：绝缘层，覆盖所述位元线与所述栅极导电层的上表面。
本公开的示例性实施例具有以下有益效果：
一方面，在位元线结构中，采用阻挡层加单一导电材料的形式，使得阻挡层与导电材料共同形成位元线接触，且阻挡层与下方区域的粘附性较好，改善了位元线接触的效果，降低了接触电阻，从而减少了电容的RC延迟。另一方面，在外围电路区域的栅极结构中，设置栅极电极、阻挡层、栅极导电层的多层结构，在形成栅极结构的刻蚀过程中，阻挡层可以保护栅极电极的顶部与底部轮廓，防止边角处发生凹陷，使得形成的栅极结构具有较高的质量，有利于提高器件的性能。再一方面，本示例性实施例通过第二掩膜层与第三掩膜层同时定义器件单元阵列区域的位元线结构与外围电路区域的栅极结构，且通过同一阻挡层改善了器件单元阵列区域的位元线接触与外围电路区域的栅极轮廓，工艺流程简单，实用性较强。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出本示例性实施例中一种半导体器件制造方法的流程图；
图2至图13示出本示例性实施例中一种半导体器件制造方法的流程示意图；
图14至图16示出本示例性实施例中一种半导体器件制造方法的子流程示意图；
图17示出本示例性实施例中一种半导体器件的结构示意图；
图18示出本示例性实施例中另一种半导体器件的结构示意图；
图19示出本示例性实施例中再一种半导体器件的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
本公开的示例性实施例首先提供了一种半导体器件制造方法，参考图1及图2～图13所示，该方法可以包括以下步骤S110～S160：
步骤S110中，参考图2与图3，提供一半导体衬底100，半导体衬底100包括第一区域110和第二区域120，第一区域110的上表面为介电层101。
其中，第一区域110与第二区域120分别用于形成不同功能的器件。在一示例性实施例中，第一区域110可以用于形成器件单元阵列，第二区域120可以用于形成外围电路。
图2为俯视图，半导体衬底100包括第一区域110与第二区域120；第一区域110定义有源区111的单元阵列，有源区111被浅沟槽112所隔开，埋入式栅极113与有源区111相交；外围电路的第二区域120中也定义外围有源区121，且外围有源区121也被浅沟槽112所隔开。半导体衬底100可以是p型硅衬底、n型硅衬底、硅锗衬底等，有源区111与外围有源区121内可以设置源极与漏极。分别从AA'与BB'作第一区域110与第二区域120的侧视图，得到图3。第一区域110的上表面覆盖有介电层101，在半导体衬底100中，一个有源区111的两侧为浅沟槽112，内部还形成有埋入式栅极113。
需要说明的是，图2与图3所示的结构仅为示例性的，浅沟槽112与埋入式栅极113也可以在本实施例的全部过程之后再形成，即初始提供一半导体衬底，定义出第一区域与第二区域，其中第一区域定义用于形成器件单元阵列的有源区，且第一区域的上方被介电层覆盖，该半导体衬底结构即可用于进行后续步骤。
步骤S120中，参考图4与图5，利用第一掩膜层103在第二区域120的上表面形成第一导电层102。
具体而言，可以在第一区域110与第二区域120的上表面沉积第一导电层102，然后在第二区域120的上表面形成第一掩膜层103，再刻蚀第一导电层102，则第一区域110上表面的第一导电层102被移除，最后移除第一掩膜层103，保留第二区域120上表面的第一导电层102。
在一示例性实施例中，第一掩膜层103可以由抗反射层(Anti-ReflectionCoating，ARC)与光刻胶层(Photo Resist，PR)组成，能够实现更加精准的选择性刻蚀。
在一示例性实施例中，在形成第一导电层前，可以先形成一栅极氧化层，并在栅极氧化层上沉积第一导电层，有利于后续形成更加完整的栅极结构。
步骤S130中，参考图6、图7与图8，利用第二掩膜层104选择性刻蚀介电层101与第一导电层102，形成第一区域110的位元线接触孔105与第二区域120的栅极电极106。
图7为俯视图，图8为图7的侧视图。第二掩膜层104的材料可以与第一掩膜层103相同，也可以不同。第二掩膜层104可以定义第一区域110的位元线接触图形以及第二区域120的栅极电极图形，具体而言，可以留出第一区域110的位元线接触孔105的区域，覆盖第二区域120的栅极电极106的区域，则在刻蚀的过程中，第一区域110中位元线接触孔105区域的介电层101被刻蚀，可以以半导体衬底100为刻蚀终止层，其余部分保留；第二区域120中栅极电极106以外区域的第一导电层102被刻蚀，同样以半导体衬底100为刻蚀终止层，保留下来的第一导电层102即栅极电极106。栅极电极106分布于第二区域120的外围有源区121，为分立的结构，各分立的栅极电极106之间具有空隙。通过控制介电层101的厚度，可以得到理想深度的位元线接触孔105，有利于后续对于位元线接触孔105的填充，防止出现孔洞。在刻蚀完成后，可以将第二掩膜层104移除。从而通过一次光刻与刻蚀同时定义了第一区域110的位元线接触孔105与第二区域120的栅极电极106。
步骤S140中，参考图9，形成阻挡层107，阻挡层107覆盖第一区域110与第二区域120的上表面、位元线接触孔105的内壁以及栅极电极106的侧壁。
阻挡层107应当保留位元线接触孔105与栅极电极106的图形，通常具有较小的厚度。此外，阻挡层107覆盖位元线接触孔105的内壁，可以具有一定的导电性。通常可以利用CVD(Chemical Vapor Deposition，化学气相沉积)工艺沉积阻挡层107，可以根据阻挡层107的材料成分选择原料气体，并通过设置合适的沉积温度、压力等使原料气体反应，沉积得到阻挡层107的材料。
在一示例性实施例中，可以利用ALD工艺沉积阻挡层107，则可以精确控制阻挡层107的厚度，且具有较好的厚度均匀性。
步骤S150中，参考图10，形成第二导电层108，第二导电层108填充位元线接触孔105以及栅极电极106之间的空隙，并覆盖栅极电极106的上表面。
在填充第二导电层108时，首先填充位元线接触孔105以及栅极电极106之间的空隙，然后可以继续填充，使第二导电层108覆盖栅极电极106的上表面，同时也可以覆盖第一区域110的上表面。位元线接触孔105处填充的第二导电层108可用于形成位元线接触，其上方的第二导电层108可用于形成位元线。栅极电极106正上方的第二导电层108可用于形成栅极导电层。阻挡层107可以防止第二导电层108与半导体衬底100、介电层101、栅极电极106之间的相互扩散。
步骤S160中，参考图11至图13，利用第三掩膜层109选择性刻蚀第二导电层108与阻挡层107，形成第一区域110的位元线结构114与第二区域120的栅极结构115。
图11为俯视图，第三掩膜层109定义第一区域110的位元线图形与第二区域120的栅极图形。图12与图13为AA'、BB'与CC'处的侧视图。需要说明的是，位元线图形包括位元线接触孔105内壁的阻挡层107区域，而栅极图形不包括栅极电极106侧壁的阻挡层107区域。在形成第三掩膜层109后，刻蚀第二导电层108与阻挡层107，并以介电层101与半导体衬底100为刻蚀终止层，然后再移除第三掩膜层109，从而在位元线接触孔105与栅极电极106的结构基础上，通过一次光刻与刻蚀同时定义了第一区域110的位元线结构114与第二区域120的栅极结构115。
位元线结构114由位元线接触孔105区域的阻挡层107与第二导电层108组成，其中阻挡层107与第二导电层108的一部分形成了位元线接触，第二导电层108的剩余部分形成了位元线，从而改善了位元线接触的效果，降低了接触电阻。栅极结构115由栅极电极106、阻挡层107与第二导电层108组成，其中第二导电层108可视为栅极导电层，由于阻挡层107的粘附与保护作用，在刻蚀栅极结构115两侧的材料时，栅极电极106顶部两侧的角与底部两侧的角可以保留较好的轮廓，防止发生凹陷，使得栅极结构115具有较高的质量，有利于提高器件的性能。
需要说明的是，在刻蚀过程中，需要将未被第三掩膜层109遮盖的区域的第二导电层108与阻挡层107完全刻蚀，通常可以对第一区域110的介电层101或第二区域120的半导体衬底100进行一定程度的过刻蚀，以防止位元线或栅极导电层之间导通，影响器件性能。
需要补充的是，在上述方法过程中，利用掩膜层形成特定的图形结构后，需要移除掩膜层，在移除掩膜层后，可以利用CMP(Chemical Mechanical Polishing，化学机械研磨)工艺对第一区域与第二区域的上表面进行平坦化处理，以提高半导体器件结构的质量。
基于上述说明，本示例性实施例中，一方面，在位元线结构中，采用阻挡层加单一导电材料的形式，使得阻挡层与导电材料共同形成位元线接触，且阻挡层与下方区域的粘附性较好，改善了位元线接触的效果，降低了接触电阻，从而减少了电容的RC延迟。另一方面，在外围电路区域的栅极结构中，设置栅极电极、阻挡层、栅极导电层的多层结构，在形成栅极结构的刻蚀过程中，阻挡层可以保护栅极电极的顶部与底部轮廓，防止边角处发生凹陷，使得形成的栅极结构具有较高的质量，有利于提高器件的性能。再一方面，本示例性实施例通过第二掩膜层与第三掩膜层同时定义器件单元阵列区域的位元线结构与外围电路区域的栅极结构，且通过同一阻挡层改善了器件单元阵列区域的位元线接触与外围电路区域的栅极轮廓，工艺流程简单，实用性较强。
在一示例性实施例中，在形成第二导电层108后，半导体器件制造方法还可以包括以下步骤：
参考图14，形成绝缘层116。其中，绝缘层116可以沉积在第二导电层108的上方，覆盖整个第一区域110与第二区域120。
相应的，步骤S160可以包括以下步骤：
参考图15，形成第三掩膜层109，第三掩膜层定义第一区域110的位元线图形与第二区域120的栅极图形；
参考图16，刻蚀绝缘层116、第二导电层108与阻挡层107，并移除第三掩膜层109，形成第一区域110的位元线结构114与第二区域120的栅极结构115。
绝缘层116用于隔离位元线结构114、栅极结构115与其上方的结构(后工艺形成的结构)，绝缘层116与介电层101的材料可以相同，也可以不同，当二者材料相同时，在刻蚀绝缘层116、第二导电层108与阻挡层107时，可以采用分步刻蚀，先利用对绝缘层116刻蚀效果好的介质进行第一步刻蚀，再利用对第二导电层108与阻挡层107刻蚀效果好的介质进行第二步刻蚀，第二步刻蚀可以以介电层101为刻蚀终止层；当二者材料不同时，也可以直接以介电层101为刻蚀终止层，通过一次刻蚀移除未被第三掩膜层109遮盖的绝缘层116、第二导电层108与阻挡层107。本实施例对此不做特别限定。
绝缘层116可以采用硅氧化物、硅氮化物等制备，在一示例性实施例中，绝缘层116的材料可以是SiN，SiN具有较好的绝缘性能，通过CVD工艺较易于沉积形成氮化硅层，成本较低且工艺简单。
在一示例性实施例中，第一区域内具有浅沟槽隔离结构与埋入式栅极。即在本实施例的过程进行之前，预先形成浅沟槽隔离结构与埋入式栅极，有利于在本实施例进行过程中，精确控制外围栅极、位元线接触等图形的位置与尺寸。
进一步的，参考图17所示，埋入式栅极113可以由埋入栅氧化层117、粘附层118与埋入栅导电层119组成，其中埋入栅氧化层117可以是SiO2层，粘附层118可以是TiN层，埋入栅导电层可以是钨。该结构的埋入式栅极113与两侧的源极、漏极形成较好的有源结构。
在一示例性实施例中，可以利用HDPCVD工艺沉积金属材料，形成第二导电层。由于第二导电层需要填充位元线接触孔以及栅极电极之间的沟槽，利用HDPCVD工艺可以实现接近于完全填充的效果，防止产生大量孔洞，影响器件性能。
进一步的，第二导电层的金属材料可以是钨。钨适合于作为栅极导电材料，其导电性能较好，且熔点高，对后工艺的温度限制较少。
在一示例性实施例中，介电层的材料可以是SiN，SiN除了介电性能较好外，还具有较好的隔离作用；第一导电层的材料可以是多晶硅，适于作为栅极电极材料，其电学性能较好；则在步骤S130中，可以采用Cl2/SF6/Ar/O2作为介质气体，进行干刻蚀，对SiN与多晶硅的刻蚀效果较好。阻挡层可以是TiN层或TiN/WSi叠层，TiN层与介电层、第二导电层的粘附性较高，接触效果较好，且耐高温性与导电性都较好，增加WSi的叠层结构可以进一步改善接触效果。
特别的，当绝缘层的材料为SiN，第二导电层的材料为金属W，阻挡层的材料时TiN时，可以在形成第三掩膜层后，利用刻蚀选择比W/SiN及TiN/SiN较高的介质气体进行干刻蚀，以完全移除第三掩膜层以外区域的绝缘层、第二导电层与阻挡层。
在一示例性实施例中，第三掩膜层可以包括硬掩膜层、抗反射层与光刻胶层。在步骤S160中，为了形成第一区域的位元线结构与第二区域的栅极结构，需要刻蚀掉第二导电层与阻挡层，刻蚀深度较高，在此过程中可能对第三掩膜层下方的结构产生损伤。在抗反射层与光刻胶层的基础上，增加硬掩膜层，可以对下方的结构产生较好的防止刻蚀效果。
进一步的，硬掩膜层的材料可以包括SiO2、SiN及SiON中的一种或多种。上述材料可以在刻蚀过程中对抗反射层与光刻胶层产生较好的保护作用，以防止下方的结构被刻蚀。另外，由于硬掩膜层的材料为常用的介电材料，可以利用SOD(Spin-on Dielectric，旋涂介电层)工艺或CVD工艺形成硬掩膜层。
在一示例性实施例中，步骤S120中形成第一导电层前，可以先在第二区域的栅极位置处形成一栅极氧化层，可以在栅极氧化层上沉积第一导电层，并进行后续步骤，则最终得到的半导体器件结构可以如图18所示，第二区域120的栅极结构115可以由栅极氧化层122、栅极电极106、阻挡层107与第二导电层108组成，栅极结构115更加完整，可以与半导体衬底100中的源极、漏极形成更好的晶体管结构。
本公开的示例性实施例还提供了一种半导体器件，参考图19所示，该半导体器件可以包括：半导体衬底100，包括第一区域110和第二区域120，第一区域110的上表面为介电层101，第一区域110与第二区域120内都设有浅沟槽112；埋入式栅极113，位于第一区域110内；栅极电极106，位于第二区域120的上表面；位元线117，位于第一区域110；阻挡层107，覆盖栅极电极106的上表面、位元线117的底部与一部分侧壁，隔开位元线117与介电层101；栅极导电层118，覆盖栅极电极106上方的阻挡层107。
其中，位元线117可以是单一膜层，也可以是位元线接触层与位元线导电层的叠层。位元线117的底部可以位于半导体衬底100或介电层101内，其顶部可以超出介电层101的上表面，也可以与介电层101的上表面齐平，本实施例对此不做特别限定。
在第一区域110内，阻挡层107隔开位元线117与介电层101，并在底部隔开位元线117与半导体衬底100，可以保护位元线117的结构，特别是底部角的轮廓，且能够阻止位元线117与介电层101或半导体衬底100之间的互相扩散。在第二区域120内，阻挡层107隔开栅极电极106与栅极导电层118，可以保护栅极电极的顶部角结构，且能够阻止栅极电极106与栅极导电层118之间的相互扩散。
在一示例性实施例中，位元线117与栅极导电层118的材料可以相同，例如二者的材料可以是钨，以便于在制造该半导体器件时，可以通过一步工艺(例如化学气相沉积或物理气相沉积)同时形成位元线117与栅极导电层118，从而简化工艺流程，降低生成成本。
特别的，当位元线117由位元线接触层与位元线导电层组成时，位元线导电层与栅极导电层118的材料可以相同。例如位元线接触层的材料可以是氮化钛，位元线导电层与栅极导电层118的材料可以是钨等，本实施例对此不做特别限定。
在一示例性实施例中，半导体器件还可以包括绝缘层，覆盖位元线117与栅极导电层118的上表面，以隔离位元线结构、栅极结构与其上方的结构(后工艺形成的结构)，提高半导体器件的稳定性。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理，并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围的情况下进行各种修改和改变。本公开的范围仅由所附的权利要求来限。
Claims (13)
1.一种半导体器件制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的上表面为介电层；
利用第一掩膜层在所述第二区域的上表面形成第一导电层；
利用第二掩膜层选择性刻蚀所述介电层与第一导电层，形成所述第一区域的位元线接触孔与所述第二区域的栅极电极；
形成阻挡层，所述阻挡层覆盖所述第一区域与第二区域的上表面、所述位元线接触孔的内壁以及所述栅极电极的侧壁；
形成第二导电层，所述第二导电层填充所述位元线接触孔以及所述栅极电极之间的空隙，并覆盖所述栅极电极的上表面；
利用第三掩膜层选择性刻蚀所述第二导电层与所述阻挡层，形成所述第一区域的位元线结构与所述第二区域的栅极结构。
2.根据权利要求1所述的方法，其特征在于，在形成第二导电层后，所述方法还包括：
形成绝缘层；
所述利用第三掩膜层选择性刻蚀所述第二导电层与阻挡层，形成所述第一区域的位元线结构与所述第二区域的栅极结构包括：
形成第三掩膜层，所述第三掩膜层定义所述第一区域的位元线图形与所述第二区域的栅极图形；
刻蚀所述绝缘层、第二导电层与阻挡层，并移除所述第三掩膜层，形成所述第一区域的位元线结构与所述第二区域的栅极结构。
3.根据权利要求2所述的方法，其特征在于，所述绝缘层的材料包括氮化硅。
4.根据权利要求1所述的方法，其特征在于，所述第一区域内具有浅沟槽隔离结构与埋入式栅极。
5.根据权利要求1所述的方法，其特征在于，所述形成阻挡层包括：
利用原子层沉积ALD工艺沉积所述阻挡层。
6.根据权利要求1所述的方法，其特征在于，所述形成第二导电层包括：
利用高密度等离子体化学气相沉积HDPCVD工艺沉积金属材料，形成所述第二导电层。
7.根据权利要求6所述的方法，其特征在于，所述金属材料包括钨。
8.根据权利要求1所述的方法，其特征在于，所述介电层的材料包括氮化硅，所述第一导电层的材料包括多晶硅，所述阻挡层包括氮化钛层或氮化钛/硅化钨叠层。
9.根据权利要求1所述的方法，其特征在于，所述第三掩膜层包括硬掩膜层、抗反射层与光刻胶层。
10.根据权利要求9所述的方法，其特征在于，所述硬掩膜层的材料包括二氧化硅、氮化硅及氮氧化硅中的一种或多种。
11.根据权利要求1所述的方法，其特征在于，所述第一区域用于形成器件单元阵列，所述第二区域用于形成外围电路。
12.一种半导体器件，其特征在于，包括：
半导体衬底，包括第一区域和第二区域，所述第一区域的上表面为介电层，所述第一区域与第二区域内都设有浅沟槽；
埋入式栅极，位于所述第一区域内；
栅极电极，位于所述第二区域的上表面；
位元线，位于所述第一区域；
阻挡层，覆盖所述栅极电极的上表面、所述位元线的底部与一部分侧壁，隔开所述位元线与所述介电层；
栅极导电层，覆盖所述栅极电极上方的阻挡层。
13.根据权利要求12所述的半导体器件，其特征在于，还包括：
绝缘层，覆盖所述位元线与所述栅极导电层的上表面。
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