CN112447604B - 存储器及其形成方法 - Google Patents

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Abstract

一种存储器及其形成方法，所述存储器的形成方法包括：提供衬底，所述衬底上形成有若干间隔排列的位线结构；形成至少覆盖所述位线结构侧壁的覆盖层；在所述衬底上形成填充满相邻位线结构之间间隙的填充层；刻蚀所述填充层至衬底表面，形成接触孔，所述接触孔与所述覆盖层之间具有部分厚度的填充层；在所述接触孔内形成导电插塞；去除剩余的所述填充层；在所述衬底上填充绝缘层，所述绝缘层封闭所述覆盖层与所述导电插塞之间的空间，在所述覆盖层与所述导电插塞之间形成气隙。所述存储器的性能得到提高。

Description

存储器及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储器及其形成方法。
背景技术
存储器的发展追求高速度，高集成密度，低功耗等。随着半导体器件结构尺寸的微缩，尤其是在关键尺寸小于20nm的DRAM制造过程中，对导线之间的绝缘材质有了更高的要求，如更宽的带宽以保证绝缘性能良好，更低的介电常数以确保寄生电容小，耦合效应小，各种各样的低k介电材质广泛被应用于半导体制造的中。其中氮化硅-空气层-氮化硅的空气层结构是最优的低K介电材质结构之一，由于中间有空气层可以确保其绝缘性能良好，同时空气层具有最低的介电常数，因此，可以满足半导体日益严苛的低k需求。
目前，空气层的结构主要广泛应用于DRAM后段金属导线之间的绝缘，降低金属导线之间耦合效应、寄生电容，从而达到降低IC延迟，提高器件响应速度的效果。而在DRAM制造的前、中段制程中，空气层结构的应用较少。
随着存储器关键尺寸在不断的缩小，器件结构的集成度随之越来越高，在 DRAM制造过程中，由于电容接触线与金属位线之间的间距较小，为了防止位线与电容接触线之间产生漏电，通常会增加绝缘材质的厚度。通常位线与电容接触线之间的绝缘材质为氮化硅，而氮化硅的介电常数比较高(接近8)，这会造成金属位线与电容接触线之间有比较严重的耦合效应，影响信号的传输速度与强度，因此，现有存储器的性能还有待进一步的提高。
发明内容
本发明所要解决的技术问题是，提供一种存储器及其形成方法，提高存储器的性能。
为了解决上述问题，本发明提供了一种存储器的形成方法，包括：提供衬底，所述衬底上形成有若干间隔排列的位线结构；形成至少覆盖所述位线结构侧壁的覆盖层；在所述衬底上形成填充满相邻位线结构之间间隙的填充层；刻蚀所述填充层至衬底表面，形成接触孔，所述接触孔与所述覆盖层之间具有部分厚度的填充层；在所述接触孔内形成导电插塞；去除剩余的所述填充层；
在所述衬底上填充绝缘层，所述绝缘层封闭所述覆盖层与所述导电插塞之间的空间，在所述覆盖层与所述导电插塞之间形成气隙。
可选的，刻蚀所述填充层至所述衬底表面，形成所述接触孔的方法进一步包括：在所述填充层表面形成图形化掩膜结构，所述图形化掩膜结构包括第一子掩膜结构和第二子掩膜结构，所述第一子掩膜结构表面形成有若干平行间隔排布的若干第一沟槽，所述第二子掩膜结构覆盖所述第一子掩膜结构，所述第二子掩膜结构表面形成有若干平行间隔排布的第二沟槽，所述第一沟槽和所述第二沟槽的延伸方向交叉；沿所述第二沟槽刻蚀所述图形化掩膜结构，将所述第二沟槽图形转移至所述第一子掩膜结构表面，形成第三沟槽；再以所述第一子掩膜结构为掩膜刻蚀所述填充层至所述衬底表面，形成所述接触孔，所述接触孔位置与所述第一沟槽和所述第三沟槽相交区域对应。
可选的，所述第一沟槽和所述第三沟槽的延伸方向相互垂直。
可选的，采用干法刻蚀工艺刻蚀所述填充层至衬底表面，形成所述接触孔，使得所述接触孔的侧壁转角为圆角。
可选的，所述接触孔侧壁与所述覆盖层之间的最小距离为0.5nm～5nm。
可选的，所述绝缘层的材料为氮化硅。
可选的，采用湿法刻蚀工艺去除剩余的所述填充层。
可选的，所述覆盖层的厚度为4nm～10nm。
可选的，所述覆盖层还覆盖所述位线结构的顶部；所述导电插塞的形成方法包括：在所述接触孔内填充满第一导电层；对所述第一导电层进行回刻蚀，再在所述接触孔内的第一导电层顶部填充第二导电层，所述第二导电层还覆盖所述位线结构顶部的部分覆盖层。
本发明的技术方案还提供一种存储器，包括：衬底，所述衬底上形成有若干间隔排列的位线结构以及至少覆盖所述位线结构侧壁的覆盖层；位于所述衬底表面、相邻位线结构之间的绝缘层；位于所述绝缘层内的柱状导电插塞，所述覆盖层与所述导电插塞之间形成有气隙。
可选的，所述导电插塞的侧壁转角为圆角。
可选的，所述导电插塞侧壁与所述覆盖层之间的最小距离为0.5nm～5nm。
可选的，所述绝缘层的材料为氮化硅。
可选的，所述覆盖层还覆盖所述位线结构的顶部；所述导电插塞包括第一导电层和位于所述第一导电层顶部的第二导电层，所述第二导电层还覆盖所述位线结构顶部的部分覆盖层。
可选的，所述覆盖层的厚度为4nm～10nm。
本发明的存储器的形成方法在存储器的位线结构与连接电容器的导电插塞之间，形成气隙，由于气隙的介电常数小，能够提高位线结构与导电插塞之间的隔离性能，可以有效的降低耦合效应，减少寄生电容，提高器件的响应速度。
附图说明
图1A至图12为本发明的具体实施方式的存储器的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的存储器及其形成方法的具体实施方式做详细说明。
请参考图1A至图12为本发明一具体实施方式的存储器的形成过程的结构示意图。
请参考图1A和1B，提供衬底100，所述衬底100上形成有若干间隔排列的位线结构110。其中1A为位线结构110的俯视示意图。图1B为沿图1A中割线AA’的剖面示意图。
所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，所述半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
所述衬底100内形成有隔离结构101，在所述衬底100内隔离出若干有源区。所述隔离结构101可以通过在所述衬底100内形成沟槽后，再在所述沟槽内填充隔离材料层而形成。所述隔离结构101的材料可以包括氮化硅或氧化硅等。所述隔离结构101可以在所述衬底10隔离出的若干个呈阵列分布或其他分布类型的有源区。
所述衬底100的有源区内可以形成有MOS晶体管(图中未示出)，所述 MOS晶体管包括栅极，以及位于所述栅极两侧的源极和漏极。所述衬底100 内还可以形成有平行排布的字线，与所述MOS晶体管的栅极连接。所述字线的延伸方向可以与所述有源区相交。
该具体实施方式中，所述位线结构110包括第一位线结构110a以及第二位线结构110b。
所述第一位线结构110a包括位于衬底100有源区表面的第一导电层111a、位于所述第一导电层111a表面的第二导电层112a以及位于所述第二导电层 112a表面的介质层113a。所述第一导电层111a的材料可以包括但不限于多晶硅，所述第二导电层112a的材料可以包括但不限于钨，所述介质层113a的材料可以包括或不限于氮化硅。
所述第二位线结构110b包括隔离层111b、位于所述隔离层111b表面的第二导电层112b以及位于所述的第二导电层112b表面的介质层113b。所述隔离层111b的材料可以包括但不限于多晶硅，所述第二导电层112b的材料可以包括但不限于钨，所述介质层113b的材料可以包括或不限于氮化硅。
所述第一位线结构110a底部的第一导电层111a与所述有源区内的MOS 晶体管的源极或漏极电连接。
所述第二位线结构110b形成于隔离结构和/或有源区表面，所述第二位线结构110b与MOS晶体管之间未形成电连接，主要用于在形成所述位线结构 110时，使得位线结构110的图形密度均匀。在其他具体实施方式中，所述位线结构110也可以仅包括与MOS晶体管的源极或漏极电连接的第一位线结构 110a。
请参考图2，形成至少覆盖所述位线结构110侧壁的覆盖层200。
所述覆盖层200至少覆盖所述位线结构110的侧壁。在该具体实施方式中，所述覆盖层200还覆盖所述位线结构110的顶部以及相邻位线结构110之间的衬底100表面。
所述覆盖层200的材料可以为氮化硅、氮氧化硅等绝缘材料。可以选择介电系数较高的材料作为覆盖层200的材料，以提高所述位线结构110与外部导体之间的隔离性能。
在该具体实施方式中，所述覆盖层200的材料为氮化硅，厚度为 4nm～100nm，以具有较高的绝缘性能。通过原子层沉积工艺形成所述覆盖层 200，以便于控制所述覆盖层200的厚度。在其他具体实施方式中，也可以采用其他工艺，例如物理气相沉积工艺、化学气相沉积工艺、等离子体增强化气相沉积工艺等形成所述覆盖层200。
请参考图3，在所述衬底100上形成填充满相邻位线结构110之间间隙的填充层300。
所述填充层300的材料可以包括氧化硅、氮化硅及氮氧化硅等在内的任何合适的绝缘材料。所述填充层300填充满相邻的位线结构110之间的间隙，且覆盖所述位线结构110。
该具体实施方式中，所述填充层300的材料为氧化硅，可以采用SOD工艺在相邻位线结构110之间以及顶部形成所述填充层300，并通过回刻蚀或者化学机械研磨工艺进行平坦化处理，使得所述填充层300的表面平坦，与所述覆盖层200顶部齐平高于所述覆盖层200。所述填充层300高出所述位线结构顶部的覆盖层200的高度可以根据不同的需求来确定，在此不作限定。在其他具体实施方式中，还可以通过化学气相沉积工艺或者物理气相沉积工艺等形成所述填充层300。
然后，刻蚀所述填充层至衬底表面，形成接触孔，所述接触孔与所述覆盖层之间具有部分厚度的填充层300，具体请参考后续附图。
请参考图4A和4B，在所述填充层300表面形成第一子掩膜材料层，包括但不限于：掺碳氧化硅层401、氮氧化硅层402、碳氧化硅层403、氮氧化硅层 404以及底部抗反射层(BARC)405；在所述第一子掩膜材料层表面形成第一图形化光刻胶层406，所述第一图形化光刻胶层406内的凹槽407沿所述位线结构110的延伸方向延伸，所述凹槽407的正投影位于相邻位线结构110之间。图4B为形成所述第一图形化光刻胶层406后的俯视示意图。
请参考图5A和5B，沿所述凹槽407依次刻蚀所述底部抗反射层(BARC) 405、氮氧化硅层404、碳氧化硅层403以及氮氧化硅层402，将所述第一图形化光刻胶层406的图形转移至所述氮氧化硅层402内，保留所述掺碳氧化硅层 401以及被刻蚀后的氮氧化硅层402，作为第一子掩膜结构500，所述第一子掩膜结构500表面形成有若干平行间隔排布的若干第一沟槽501。图5B为所述氮氧化硅层402的俯视示意图。
请参考图6A和6B，在所述第一子掩膜结构500表面形成第二子掩膜结构，包括但不限于：掺碳氧化硅层601、氮氧化硅层602、底部抗反射层(BARC) 603、第二图形化光刻胶层604，所述第二图形化光刻胶层604内形成有第二沟槽605，所述第二沟槽605的延伸方向与所述第一沟槽501的延伸方向相交。图6B为形成所述第二图形化光刻胶层604后的俯视示意图，图6A为沿图6B 中割线BB’的剖面示意图。
请参考图7A至7B，沿所述第二沟槽605依次刻蚀所述底部抗反射层 (BARC)603、氮氧化硅层602、掺碳氧化硅层601至所述氮氧化硅层402内，将所述第二沟槽605的图形转移至所述氮氧化硅层402内，在所述氮氧化硅层 402内形成第三沟槽701，所述第三沟槽701与所述第一沟槽501相交。由于在刻蚀所述氮氧化硅层402形成所述第三沟槽701的同时，会对部分第一沟槽 501处进行刻蚀，使得所述第三沟槽701与所述第一沟槽501相交处702的深度大于所述第三沟槽701与所述第一沟槽501的其他位置处深度。该具体实施方式中，所述第一沟槽501和所述第三沟槽701的延伸方向相互垂直。图7B，为俯视示意图，图7A为沿图7B中割线CC’的剖面示意图。
请参考图8A和8B，以所述第一子掩膜结构500为掩膜刻蚀所述填充层 300至所述衬底100表面，形成所述接触孔801，所述接触孔801位置与所述第一沟槽501和所述第三沟槽701相交区域702对应。
可以采用干法刻蚀工艺刻蚀所述填充层300至衬底100表面，形成所述接触孔801，使得所述接触孔801的侧壁转角为圆角。较佳的，所述干法刻蚀工艺选择含化学性刻蚀的刻蚀工艺，更利于形成所述圆角。侧壁转角为圆角有利于增大所述接触孔801的内壁面积，便于后续在所述接触孔801内填充导电插塞。且所述接触孔801的侧壁转角为圆角，可以使得后续在所述接触孔801内形成的导电插塞内有电流通过时，边缘的电场线密度均匀，避免尖端放电问题。
在刻蚀所述填充层300形成所述接触孔801时，将所述覆盖层200打开，使得所述接触孔801底部暴露出所述衬底100表面。所述接触孔801底部还可能暴露出部分隔离结构101的表面，图8B中未示出所述隔离结构101。
所述接触孔801侧壁与所述位线结构100侧壁的覆盖层200之间具有部分厚度的填充层300。在一些具体实施方式中，所述接触孔801侧壁与所述位线结构100侧壁的覆盖层200之间的最小距离为0.5nm～5nm。
请参考图9A和8B，在所述接触孔801内填充满第一导电层901。
所述第一导电层901的材料包括但不限于多晶硅。
形成所述第一导电层901的方法包括，在所述接触孔801内填充第一导电层材料，对所述第一导电层材料进行平坦化处理，并且以所述覆盖层200作为停止层，使得所述第一导电层901表面与所述位线结构110顶部的覆盖层200 的表面齐平。
请参考图10A和10B，对所述第一导电层901进行回刻蚀，再在所述接触孔内的第一导电层901顶部填充第二导电层1001。
所述的第二导电层1001的材料包括但不限于钨、铜、铝等金属材料，所述第二导电层1001的电阻率小于所述第一导电层901的电阻率，可以降低接触电阻。可以采用物理气相沉积工艺或者化学气相沉积工艺在所述第一导电层901、覆盖层200、填充层300表面沉积第二导电层材料，并对所述第二导电层材料进行刻蚀，形成于所述第一导电层901连接的若干独立分布的第二导电层 1001。
所述第二导电层1001还可以覆盖所述位线结构110顶部的部分覆盖层 200，可以提高所述第二导电层1001的表面积，进一步降低接触电阻。
所述第一导电层901和所述第二导电层1002构成所述接触孔内的导电插塞1000。所述导电插塞1000用于连接所述衬底100内的MOS晶体管的源极或漏极。当所述位线结构连接MOS晶体管的源极时，所述导电插塞1000连接 MOS晶体管的漏极；当所述位线结构连接MOS晶体管的漏极时，所述导电插塞连接MOS晶体管的源极。所述导电插塞1000顶部用于连接至存储器的电容结构。
请参考图11A和11B，去除剩余的所述填充层300。
通过湿法刻蚀工艺去除所述填充层300。在一个具体实施方式中，所述填充层300的材料为氧化硅，采用HF溶液，去除所述填充层300。
去除所述填充层300之后，在所述导电插塞1000与所述位线结构110侧壁的覆盖层200之间形成间隙1101。在X方向上，所述导电插塞1000与所述覆盖层200之间的最小距离为0.5nm～5nm。
请参考图12，在所述衬底100上填充绝缘层1201，所述绝缘层1201封闭所述覆盖层200与所述导电插塞1000之间的空间，在所述覆盖层200与所述导电插塞1000之间形成气隙。
在形成所述绝缘层1201的过程中，由于在X方向上所述间隙1101(请参考图11A)的尺寸较小，在沉积所述绝缘层1201的过程中，所述绝缘层材料还未填充满所述间隙1101内时，间隙1101的较小开口处便会被封闭；在Y方向上，由于相邻导电插塞1000之间的距离较大，Y方向上相邻位线结构1000 之间会被绝缘材料填充满，最终形成位于导电插塞1000与位线结构110侧壁之间的气隙1201。
可以采用化学气相沉积工艺形成所述绝缘层1201，在沉积过程中，可以通过调整工艺参数，降低沉积的绝缘材料的填洞能力，从而更易于形成所述气隙 1201。在其他具体实施方式中，也可以选择填充能力较差的材料作为所述绝缘层1201的材料，例如所述绝缘层1201的材料可以包括但不限于氮化硅。
上述存储器的形成方法在存储器的位线结构与连接电容器的导电插塞之间，形成气隙，由于气隙的介电常数小，能够提高位线结构与导电插塞之间的隔离性能，可以有效的降低耦合效应，减少寄生电容，提高器件的响应速度。
本发明的具体实施方式还提供一种存储器。
请参考图12，为本发明一具体实施方式的存储器的结构示意图。
所述存储器包括：衬底100，所述衬底100上形成有若干间隔排列的位线结构11以及至少覆盖所述位线结构110侧壁的覆盖层200；位于所述衬底100 表面、相邻位线结构110之间的绝缘层1200；位于所述绝缘层1200内的柱状导电插塞1000，所述覆盖层200与所述导电插塞1000之间形成有气隙1201。
所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，所述半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
所述衬底100内形成有隔离结构101，在所述衬底100内隔离出若干有源区。所述隔离结构101可以通过在所述衬底100内形成沟槽后，再在所述沟槽内填充隔离材料层而形成。所述隔离结构101的材料可以包括氮化硅或氧化硅等。所述隔离结构101可以在所述衬底100隔离出的若干个呈阵列分布或其他分布类型的有源区。
所述衬底100的有源区内可以形成有MOS晶体管(图中未示出)，所述 MOS晶体管包括栅极，以及位于所述栅极两侧的源极和漏极。所述衬底100 内还可以形成有平行排布的字线，与所述MOS晶体管的栅极连接。所述字线的延伸方向可以与所述有源区相交。
该具体实施方式中，所述位线结构110包括第一位线结构110a以及第二位线结构110b。
所述第一位线结构110a包括位于衬底100有源区表面的第一导电层111a、位于所述第一导电层111a表面的第二导电层112a以及位于所述第二导电层 112a表面的介质层113a。所述第一导电层111a的材料可以包括但不限于多晶硅，所述第二导电层112a的材料可以包括但不限于钨，所述介质层113a的材料可以包括或不限于氮化硅。
所述第二位线结构110b包括隔离层111b、位于所述隔离层111b表面的第二导电层112b以及位于所述的第二导电层112b表面的介质层113b。所述隔离层111b的材料可以包括但不限于多晶硅，所述第二导电层112b的材料可以包括但不限于钨，所述介质层113b的材料可以包括或不限于氮化硅。
所述第一位线结构110a底部的第一导电层111a与所述有源区内的MOS 晶体管的源极或漏极电连接。
所述第二位线结构110b形成于隔离结构和/或有源区表面，所述第二位线结构110b与MOS晶体管之间未形成电连接，主要用于在形成所述位线结构110时，使得位线结构110的图形密度均匀。在其他具体实施方式中，所述位线结构110也可以仅包括与MOS晶体管的源极或漏极电连接的第一位线结构 110a。
所述覆盖层200的材料可以为氮化硅、氮氧化硅等绝缘材料。可以选择介电系数较高的材料作为覆盖层200的材料，以提高所述位线结构110与外部导体之间的隔离性能。在该具体实施方式中，所述覆盖层200的材料为氮化硅，厚度为4nm～100nm，以具有较高的绝缘性能。
所述导电插塞1000包括位于衬底100表面的第一导电层901以及位于所述第一导电层901顶部的第二导电层1001。所述第一导电层901的材料包括但不限于多晶硅，所述第二导电层1001的材料包括但不限于钨、铜、铝等金属材料，所述第二导电层1001的电阻率小于所述第一导电层901的电阻率，可以降低接触电阻。
所述导电插塞1000用于连接所述衬底100内的MOS晶体管的源极或漏极。当所述位线结构连接MOS晶体管的源极时，所述导电插塞1000连接MOS 晶体管的漏极；当所述位线结构连接MOS晶体管的漏极时，所述导电插塞连接MOS晶体管的源极。所述导电插塞1000顶部用于连接至存储器的电容结构。
进一步的，所述导电插塞1000的侧壁转角可以为圆角，可以使得所述导电插塞1000有电流经过时，边缘的电场线密度均匀，避免尖端放电问题。
所述覆盖层200还覆盖所述位线结构110的顶部；所述导电插塞1000的所述第二导电层1001还覆盖所述位线结构110顶部的部分覆盖层200，可以提高所述第二导电层1001的表面积，进一步降低接触电阻。
所述绝缘层的材料为氮化硅，所述导电插塞1000侧壁与所述覆盖层200 之间的最小距离为0.5nm～5nm，使得所述导电插塞1000与所述覆盖层200之间的气隙1201能够起到足够的隔离性能，又易于形成所述气隙1201。
所述存储器的位线结构与连接电容器的导电插塞之间形成有气隙，由于气隙的介电常数小，能够提高位线结构与导电插塞之间的隔离性能，可以有效的降低耦合效应，减少寄生电容，提高器件的响应速度。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种存储器的形成方法，其特征在于，包括：
提供衬底，所述衬底上形成有若干间隔排列的位线结构；
形成至少覆盖所述位线结构侧壁的覆盖层；
在所述衬底上形成填充满相邻位线结构之间间隙的填充层；
刻蚀所述填充层至衬底表面，形成接触孔，所述接触孔与所述覆盖层之间具有部分厚度的填充层；
在所述接触孔内形成导电插塞；
去除剩余的所述填充层；
在所述衬底上填充绝缘层，所述绝缘层封闭所述覆盖层与所述导电插塞之间的空间，在所述覆盖层与所述导电插塞之间形成气隙，其中，
刻蚀所述填充层至所述衬底表面，形成所述接触孔的方法进一步包括：在所述填充层表面形成图形化掩膜结构，所述图形化掩膜结构包括第一子掩膜结构和第二子掩膜结构，所述第一子掩膜结构表面形成有若干平行间隔排布的若干第一沟槽，所述第二子掩膜结构覆盖所述第一子掩膜结构，所述第二子掩膜结构表面形成有若干平行间隔排布的第二沟槽，所述第一沟槽和所述第二沟槽的延伸方向交叉；沿所述第二沟槽刻蚀所述图形化掩膜结构，将所述第二沟槽图形转移至所述第一子掩膜结构表面，形成第三沟槽；再以所述第一子掩膜结构为掩膜刻蚀所述填充层至所述衬底表面，形成所述接触孔，所述接触孔位置与所述第一沟槽和所述第三沟槽相交区域对应。
2.根据权利要求1所述的存储器的形成方法，其特征在于，所述第一沟槽和所述第三沟槽的延伸方向相互垂直。
3.根据权利要求1所述的存储器的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述填充层至衬底表面，形成所述接触孔，使得所述接触孔的侧壁转角为圆角。
4.根据权利要求1所述的存储器的形成方法，其特征在于，所述接触孔侧壁与所述覆盖层之间的最小距离为0.5nm～5nm。
5.根据权利要求1所述的存储器的形成方法，其特征在于，所述绝缘层的材料为氮化硅。
6.根据权利要求1所述的存储器的形成方法，其特征在于，采用湿法刻蚀工艺去除剩余的所述填充层。
7.根据权利要求1所述的存储器的形成方法，其特征在于，覆盖层的厚度为4nm～10nm。
8.根据权利要求1所述的存储器的形成方法，其特征在于，所述覆盖层还覆盖所述位线结构的顶部；所述导电插塞的形成方法包括：在所述接触孔内填充满第一导电层；对所述第一导电层进行回刻蚀，再在所述接触孔内的第一导电层顶部填充第二导电层，所述第二导电层还覆盖所述位线结构顶部的部分覆盖层。
9.一种采用权利要求1所述方法形成的存储器，其特征在于，包括：衬底，所述衬底上形成有若干间隔排列的位线结构以及至少覆盖所述位线结构侧壁的覆盖层；位于所述衬底表面、相邻位线结构之间的绝缘层；位于所述绝缘层内的柱状导电插塞，所述覆盖层与所述导电插塞之间形成有气隙。
10.根据权利要求9所述的存储器，其特征在于，所述导电插塞的侧壁转角为圆角。
11.根据权利要求9所述的存储器，其特征在于，所述导电插塞侧壁与所述覆盖层之间的最小距离为0.5nm～5nm。
12.根据权利要求9所述的存储器，其特征在于，所述绝缘层的材料为氮化硅。
13.根据权利要求9所述的存储器，其特征在于，所述覆盖层还覆盖所述位线结构的顶部；所述导电插塞包括第一导电层和位于所述第一导电层顶部的第二导电层，所述第二导电层还覆盖所述位线结构顶部的部分覆盖层。
14.根据权利要求9所述的存储器，其特征在于，所述覆盖层的厚度为4nm～10nm。
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