CN109003938A - 半导体接触结构、存储器结构及其制备方法 - Google Patents

半导体接触结构、存储器结构及其制备方法 Download PDF

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CN109003938A CN201810837445.3A CN201810837445A CN109003938A CN 109003938 A CN109003938 A CN 109003938A CN 201810837445 A CN201810837445 A CN 201810837445A CN 109003938 A CN109003938 A CN 109003938A
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Abstract

本发明提供一种半导体接触结构、存储器结构及其制备方法，包括如下步骤：所述存储器结构的制备方法包括如下步骤：1）提供一半导体衬底；2）于半导体衬底内形成若干个平行间隔排布的字线；3）于半导体衬底上埋设若干个平行间隔排布的位线；4）于位线直线形成第一导电层；5）于第一导电层上形成第二导电材料层；6）采用回刻工艺刻蚀第二导电材料层形成第二导电层；7）于步骤6）所得结构的上表面形成重配置掩膜层；于重配置掩膜层内形成连接孔；8）于连接通孔内及重配置掩膜层上表面形成连接焊垫材料层；9）采用回刻工艺刻蚀连接焊垫材料层形成连接焊垫。本发明可以改善连接焊垫的接触电阻以及连接焊垫之间的桥接容限。

Description

半导体接触结构、存储器结构及其制备方法
技术领域
本发明属于半导体集成电路制造技术领域，特别是涉及一种半导体接触结构、存储器结构及其制备方法。
背景技术
随着动态随机存储器(Dynamic Random Access Memory，简称：DRAM)制造工艺日益精细化，芯片中形成单元节点基础的图形制作越来越难，尤其是为了使存储单元节点和单元接触节点的基础容限增加，一般需要采用连接焊垫，但这使得连接焊垫的接触电阻以及连接焊垫之间的桥接容限变得更加脆弱。主要原因在于，现有技术中一般采用沉积同一导电材料层形成所述存储单元节点及所述连接焊垫层，即所述存储单元节点的同时形成连接焊垫层，然后再通过对所述连接焊垫层进行刻蚀以形成所述连接焊垫。然而，在刻蚀所述连接焊垫层，于所述连接焊垫层内形成开口以形成所述连接焊垫时，由于刻蚀副产物的存在，或者所述开口太小，抑或所述开口刻蚀错位，很容易导致形成的与所述存储单元节点1’电连接的相邻所述连接焊垫出现短路连接；而为了避免相邻所述连接焊垫电连接，需要刻蚀去除足够多的连接焊垫层，使得刻蚀形成的所述开口足够大，以使得相邻所述连接焊垫之间具有足够的间隙，然而，这样虽然可以改善…的问题，但会导致连接焊垫层过度消耗，使得所述连接焊垫与所述存储单元节点的连接部的宽度非常小，甚至会使得所述连接焊垫与所述存储单元节点断开，这无疑将显著增加所述连接焊垫与所述存储单元节点的接触电阻，进而影响所述存储器结构的性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体接触结构、存储器结构及其制备方法，用于解决现有技术中的形成连接焊垫时存在的相邻连接焊垫之间短路连接的问题，及形成连接焊垫时存在连接焊垫与存储单元节点连接部分的宽度太小甚至断开，从而导致连接焊垫与存储单元节点的接触电阻，影响存储器结构的性能的问题。
为实现上述目的及其他相关目的，本发明提供一种存储器结构的制备方法，所述存储器结构的制备方法包括以下步骤：
1)提供一半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构隔离出若干个在所述半导体衬底内间隔排布的有源区；
2)于所述半导体衬底内埋设若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的长度向延伸方向相交在小于90度的第一角度；
3)于所述半导体衬底上形成若干个平行间隔排布的位线，所述位线的延伸方向与所述有源区的延伸方向相交在小于90度的第二角度，且所述位线的延伸方向与所述字线的延伸方向相交在小于等于90度的第三角度，所述第三角度大于所述第一角度及大于所述第二角度；每一位线均具有第一部分、第二部分及第三部分；沿着所述位线的延伸方向，所述位线的第一部分位于同一所述有源区中相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于不同所述有源区之间的相邻所述字线之间，且所述位线的第三部分交迭于相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；
4)于所述位线的第三部分与其相邻的另一位线的第一部分之间形成第一导电层，所述第一导电层连接被所述位线的第三部分局部遮盖的所述有源区，所述第一导电层的上表面低于所述位线的上表面，所述第一导电层的下表面低于所述半导体衬底的上表面，所述第一导电层的底部局部嵌陷于所述有源区和所述浅沟槽隔离结构中；
5)于所述第一导电层上形成第二导电材料层，所述第二导电材料层的上表面高于所述位线的上表面；
6)采用回刻工艺刻蚀去除位于所述位线上的所述第二导电材料层，以形成第二导电层，所述第二导电层的上表面不高于所述位线的上表面；
7)于步骤6)所得结构的上表面形成重配置掩膜层；于所述重配置掩膜层内形成连接孔，所述连接孔非中心对准的暴露出部分所述第二导电层；
8)于所述连接孔内及所述重配置掩膜层上表面形成连接焊垫材料层；及
9)采用回刻工艺刻蚀去除位于所述重配置掩膜层上表面的所述连接焊垫材料层，以形成位于所述连接孔内的连接焊垫，所述连接焊垫与所述第二导电层之间形成非中心对准的接触连接，所述连接焊垫局部迭置于相邻的所述位线的第一部分或第二部分上。
作为本发明的一种优选方案，步骤3)包括如下步骤：
3-1)于所述半导体衬底上形成若干个平行间隔排布的叠层结构，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层；所述叠层结构的延伸方向与所述有源区的延伸方向相交于所述第二角度，且与所述字线的延伸方向相交于所述第三角度；及
3-2)于所述叠层结构的两侧形成侧墙结构，所述侧墙结构与所述叠层结构共同构成所述位线。
作为本发明的一种优选方案，步骤3-1)之前还包括如下步骤：
刻蚀去除所述有源区的中央区域及部分相邻所述浅沟槽隔离结构以形成凹槽；及
于所述半导体衬底上形成所述隔离绝缘层，并于所述凹槽底部形成位线接触；其中，所述隔离绝缘层至少位于所述位线的第三部分的下方。
作为本发明的一种优选方案，步骤3-2)中包括如下步骤：
3-2-1)于所述叠层结构的外围形成第一侧墙介质层，所述第一侧墙介质层覆盖所述叠层结构的外壁、所述位线接触的外壁及所述隔离绝缘层的外壁；
3-2-2)于所述凹槽内形成绝缘介质层，所述绝缘介质层填满所述凹槽；
3-2-3)于所述第一侧墙介质层的外围形成第二侧墙介质层，所述第二侧墙介质层覆盖所述第一侧墙介质层的外壁；及
3-2-4)于所述第二侧墙介质层的外围形成第三侧墙介质层，所述第三侧墙介质层覆盖所述第二侧墙介质层的外壁。
作为本发明的一种优选方案，步骤4)中包括如下步骤：
4-1)于所述半导体衬底上形成填充介质层，所述填充介质层填满相邻所述位线之间的间隙；
4-2)于所述填充介质层内形成接触孔，所述接触孔暴露出位于所述位线之间的所述有源区；所述接触孔位于所述位线的第三部分与与其相邻近的另一所述位线的第一部分之间，以暴露出被所述位线的第三部分局部遮盖的所述有源区；及
4-3)于所述接触孔内形成所述第一导电层。
作为本发明的一种优选方案，步骤4-3)于所述接触孔内形成所述第一导电层之后还包括如下步骤：于所述接触孔的侧壁形成第四侧墙介质层，并于所述第一导电层的上表面形成金属硅化物层，以降低所述第一导电层与所述第二导电层的接触电阻。
作为本发明的一种优选方案，步骤5)中，于所述接触孔内形成所述第二导电材料层之前还包括如下步骤：于所述第四侧墙介质层的表面形成粘附材料层；所述第四侧墙介质层覆盖所述接触孔的侧壁，所述粘附材料层覆盖所述金属硅化物层的表面、所述第四侧墙介质层的表面及所述位线的上表面；所述第二导电材料层填满所述接触孔并覆盖所述粘附材料层的表面。
作为本发明的一种优选方案，步骤6)中，采用回刻工艺刻蚀去除位于所述位线上的所述第二导电材料层的同时，去除位于所述位线上的所述粘附材料层。
作为本发明的一种优选方案，步骤3)中形成的所述位线中，依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸加上所述有源区沿所述字线延伸方向的宽度尺寸的两者之和。
作为本发明的一种优选方案，步骤7)中形成的所述连接孔暴露出的所述第二导电层沿所述字线延伸方向的宽度大于等于所述第二导电层沿所述字线延伸方向的总宽度的1/2，且所述连接孔沿所述字线延伸方向的宽度小于所述接触孔沿所述字线延伸方向的宽度加上所述位线沿所述字线延伸方向的宽度的两者之和，以确保步骤9)中形成所述连接焊垫与所述第二导电层接触部分沿所述字线延伸方向的宽度大于等于所述第二导电层沿所述字线延伸方向的总宽度的1/2，且相邻所述连接焊垫之间具有间距。
本发明还提供一种存储器结构，所述存储器结构包括：
半导体衬底，形成有若干个浅沟槽隔离结构，若干个在所述半导体衬底内间隔排布的有源区；
若干个平行间隔排布的字线，埋设于所述半导体衬底内，所述字线的延伸方向与所述有源区的长度向延伸方向相交在小于90度的第一角度；
若干个平行间隔排布的位线，位于所述半导体衬底上，所述位线的延伸方向与所述有源区的延伸方向相交在小于90度的第二角度，且所述位线的延伸方向与所述字线的延伸方向相交在小于等于90度的第三角度，所述第三角度大于所述第一角度及大于所述第二角度；每一位线均具有第一部分、第二部分及第三部分；沿着所述位线的延伸方向，所述位线的第一部分位于同一所述有源区中相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于不同所述有源区之间的相邻所述字线之间，且所述位线的第三部分交迭于相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；
第一导电层(16)，位于所述半导体衬底上，且在所述位线的第三部分与其相邻另一所述位线的第一部分之间，以电连接被所述位线的第三部分局部遮盖的所述有源区；
第二导电层，位于所述第一导电层上，且所述第二导电层的上表面不高于所述位线的上表面；
若干个连接焊垫(19)，位于所述连接孔内，且与所述第二导电层的顶部一一非中心对准的对应接触连接；所述连接焊垫与所述第二导电层接触部分沿所述字线延伸方向的宽度大于等于所述第二导电层沿所述字线延伸方向的总宽度的1/2，且相邻所述连接焊垫之间具有间距。
作为本发明的一种优选方案，依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸加上所述有源区沿所述字线延伸方向的宽度尺寸的两者之和。
作为本发明的一种优选方案，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层。
作为本发明的一种优选方案，所述导线黏附层的材料选自于硅化钨或氮化钛，所述导线主体层的材料包括钨，所述顶层介质层的材料包括氮化硅。
作为本发明的一种优选方案，所述半导体衬底内还设有第一凹槽及第二凹槽，其中，所述第一凹槽位于所述位线的第一部分底部，所述第二凹槽位于所述位线的第一部分与相邻位线的第三部分之间的所述有源区内，所述第二凹槽与所述第一凹槽相连通；所述第一导电层填满所述第二凹槽；所述存储器结构还包括位线接触及绝缘介质层，其中，所述位线接触位于所述第一凹槽内，且于所述位线的第一部分底部相接触，以将所述位线与所述有源区电连接，所述绝缘介质层位于所述第一凹槽内，且填满所述第一凹槽。
作为本发明的一种优选方案，所述侧墙结构包括第一侧墙介质层、所述第二侧墙介质层及所述第三侧墙介质层，其中，所述第一侧墙介质层覆盖于所述叠层结构的外壁上、所述位线接触的外壁上及所述隔离绝缘层的外壁上，所述第二侧墙介质层覆盖于所述第一侧墙介质层的外壁上，所述第三侧墙介质层覆盖于所述第二侧墙介质层的外壁上。
作为本发明的一种优选方案，所述位线接触的材料包括导电型掺杂多晶硅，所述绝缘介质层的材料包括氧化硅，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氧化硅，所述第三侧墙介质层的材料包括氮化硅。
作为本发明的一种优选方案，所述存储器结构还包括金属硅化物层、第四侧墙介质层及粘附层；其中，所述金属硅化物层位于所述第一导电层与所述第二导电层之间，且位于所述第一导电层的上表面；所述粘附层位于所述金属硅化物层与所述第二导电层之间及所述位线与所述第二导电层之间；所述第四侧墙介质层位于所述粘附层与所述位线之间。
作为本发明的一种优选方案，所述第四侧墙介质层的材料包括氮化硅，所述连接焊垫的材料包括钨。
作为本发明的一种优选方案，所述存储器结构还包括重配置掩膜层，覆盖于所述位线及所述第二导电层上，所述重配置掩膜层内形成有若干个连接孔，所述连接孔暴露出部分所述第二导电层。
作为本发明的一种优选方案，所述重配置掩膜层的材料包括氧化物及氮化硅二者中的至少一者。
本发明还提供一种半导体接触结构的制备方法，所述半导体接触结构的制备方法包括如下步骤：
1)提供一半导体基底，所述半导体基底内形成有功能器件；
2)于所述半导体基底内形成接触孔，所述接触孔暴露出所述功能器件；
3)于所述接触孔内及所述半导体基底表面形成导电材料层；
4)采用回刻工艺刻蚀去除位于所述半导体基底表面的所述导电材料层，以形成位于所述接触孔内的导电层，所述导电层与所述功能器件电连接；所述导电层的上表面不高于所述半导体基底的上表面；
5)于所述半导体基底的上表面形成重配置掩膜层；
6)于所述重配置掩膜层内形成连接孔，所述连接孔暴露出部分所述导电层；
7)于所述连接孔内及所述重配置掩膜层表面形成连接焊垫材料层；及
8)采用回刻工艺刻蚀位于所述重配置掩膜层表面的所述连接焊垫材料层，以形成位于所述连接孔内的连接焊垫，所述连接焊垫与所述导电层接触连接。
作为本发明的一种优选方案，步骤6)中形成的所述连接孔暴露出的所述导电层的宽度大于等于所述导电层的总宽度的1/2，且所述连接孔的宽度小于所述导电层的总宽度加上相邻两所述导电层之间间距的两者之和，以确保步骤6)中形成所述连接焊垫与所述导电层接触部分的宽度大于等于所述导电层的总宽度的1/2，且相邻所述连接焊垫之间具有间距。
作为本发明的一种优选方案，所述导电层的材料与所述连接焊垫的材料相同。
作为本发明的一种优选方案，所述导电层的材料与所述连接焊垫的材料均包括钨，所述重配置掩膜层的材料包括氧化物或氮化硅。
本发明还提供一种半导体接触结构，所述半导体接触结构包括：
半导体基底，所述半导体基底内形成有功能器件；
若干个导电层，位于所述半导体基底内，且与所述功能器件电连接；及
若干个连接焊垫，位于所述连接孔内，且与所述导电层的顶部一一对应接触连接，所述连接焊垫与所述导电层接触部分的宽度大于等于所述导电层的总宽度的1/2，且相邻所述连接焊垫之间具有间距。
作为本发明的一种优选方案，所述导电层的材料与所述连接焊垫的材料相同。
作为本发明的一种优选方案，所述导电层的材料与所述连接焊垫的材料均包括钨，所述重配置掩膜层的材料包括氧化物或氮化硅。
作为本发明的一种优选方案，所述半导体接触结构还包括重配置掩膜层，覆盖于所述半导体基底及所述导电层上，所述重配置掩膜层内形成有若干个连接孔，所述连接孔暴露出部分所述导电层。
作为本发明的一种优选方案，所述重配置掩膜层的材料包括氧化物或氮化硅。
如上所述，本发明的半导体接触结构、存储器结构及其制备方法，具有以下有益效果：
本发明在形成导电结构(譬如，实施例一及实施例二中的导电栓塞或实施例三及实施例四中的导电层)之后采用大马士革镶嵌工艺制作与导电结构电连接的连接焊垫，可以有效改善连接焊垫的接触电阻以及连接焊垫之间的桥接容限，即可以确保连接焊垫与导电结构具有足够的接触面积，又不会使得相邻连接焊垫电连接。
附图说明
图1显示为本发明实施例一中提供的存储器结构的制备方法的流程图。
图2及图3显示为本发明实施例一中提供的存储结构的制备方法中步骤1)所得结构的结构示意图，其中，图2为步骤1)所得结构的俯视结构示意图，图3为沿图4中AA’方向的截面结构示意图。
图4显示为本发明实施例一中提供的存储结构的制备方法中步骤2)所得结构的俯视结构示意图。
图5至图11显示为本发明实施例一中提供的存储结构的制备方法中步骤3)所得结构的结构示意图，其中，图11为步骤3)所得结构的俯视结构示意图，图10为沿图11中AA’方向的截面结构示意图。
图12至图15显示为本发明实施例一中提供的存储结构的制备方法中步骤4)所得结构的截面结构示意图。
图16至图17显示为本发明实施例一中提供的存储结构的制备方法中步骤5)所得结构的截面结构示意图。
图18显示为本发明实施例一中提供的存储结构的制备方法中步骤6)所得结构的截面结构示意图。
图19至图20显示为本发明实施例一中提供的存储结构的制备方法中步骤7)所得结构的截面结构示意图。
图21显示为本发明实施例一中提供的存储结构的制备方法中步骤8)所得结构的截面结构示意图。
图22显示为本发明实施例一中提供的存储结构的制备方法中步骤9)所得结构的截面结构示意图。
图23显示为本发明实施例三中提供的存储器结构的制备方法的流程图。
图24显示为本发明实施例三中提供的存储结构的制备方法中步骤1)所得结构的截面结构示意图。
图25显示为本发明实施例三中提供的存储结构的制备方法中步骤2)所得结构的截面结构示意图。
图26显示为本发明实施例三中提供的存储结构的制备方法中步骤3)所得结构的截面结构示意图。
图27显示为本发明实施例三中提供的存储结构的制备方法中步骤4)所得结构的截面结构示意图。
图28显示为本发明实施例三中提供的存储结构的制备方法中步骤5)所得结构的截面结构示意图。
图29显示为本发明实施例三中提供的存储结构的制备方法中步骤6)所得结构的截面结构示意图。
图30显示为本发明实施例三中提供的存储结构的制备方法中步骤7)所得结构的截面结构示意图。
图31显示为本发明实施例三中提供的存储结构的制备方法中步骤8)所得结构的截面结构示意图。
元件标号说明
1’ 导电栓塞
2’ 连接焊垫
3’ 开口
4’ 连接部
10 半导体衬底
101 凹槽
102 第一凹槽
103 第二凹槽
11 浅沟槽隔离结构
12 有源区
13 字线
14 位线
141 第一部分
142 第二部分
143 第三部分
144 叠层结构
144a 导线黏附层
144b 导线主体层
144c 顶层介质层
145 侧墙结构
145a 第一侧墙介质层
145b 第二侧墙介质层
145c 第三侧墙介质层
145d 第四侧墙介质层
146 绝缘介质层
15 填充介质层
151 接触孔
16 第一导电层
17 第二导电层
171 第二导电材料层
18 重配置掩膜层
181 连接孔
19 连接焊垫
191 连接焊垫材料层
20 位线接触
21 隔离绝缘层
22 金属硅化物层
23 粘附层
231 粘附材料层
24 导电栓塞
30 半导体基底
31 功能器件
32 接触孔
33 导电层
331 导电材料层
34 重配置掩膜层
35 连接孔
36 连接焊垫
361 连接焊垫材料层
d0 连接部的宽度
d1 连接焊垫与第二导电层接触部分沿字线延伸方向的宽度
d2 第二导电层沿字线延伸方向的总宽度
d3 接触孔沿字线延伸方向的宽度
d4 位线沿字线延伸方向的宽度
d5 连接孔暴露出第二导线层部分沿字线延伸方向的宽度
d6 连接孔暴露出导电层的宽度
d7 连接焊垫与导电层的宽度
d8 导电层的总宽度
d9 相邻导电层之间的间距
α 第一角度
β 第二角度
γ 第三角度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图31。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
如图1所示，本发明提供一种存储器结构的制备方法，所述存储器结构的制备方法包括如下步骤：
1)提供一半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构隔离出若干个在所述半导体衬底内间隔排布的有源区；
2)于所述半导体衬底内埋设若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的长度向延伸方向相交在小于90度的第一角度；
3)于所述半导体衬底上形成若干个平行间隔排布的位线，所述位线的延伸方向与所述有源区的延伸方向相交在小于90度的第二角度，且所述位线的延伸方向与所述字线的延伸方向相交在小于等于90度的第三角度，所述第三角度大于所述第一角度及大于所述第二角度；每一位线均具有第一部分、第二部分及第三部分；沿着所述位线的延伸方向，所述位线的第一部分位于同一所述有源区中相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于不同所述有源区之间的相邻所述字线之间，且所述位线的第三部分交迭于相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；保留的所述有源覆盖层至少位于所述位线的第三部分与所述半导体衬底之间；
4)于所述位线的第三部分与与其相邻的另一位线的第一部分之间形成第一导电层，所述第一导电层连接被所述位线的第三部分局部遮盖的所述有源区，所述第一导电层的上表面低于所述位线的上表面，所述第一导电层的下表面低于所述半导体衬底的上表面，所述第一导电层的底部局部嵌陷于所述有源区和所述浅沟槽隔离结构中；
5)于所述第一导电层上形成第二导电材料层，所述第二导电材料层的上表面高于所述位线的上表面；
6)采用回刻工艺刻蚀去除位于所述位线上的所述第二导电材料层，以形成第二导电层，所述第二导电层的上表面不高于所述位线的上表面；
7)于步骤6)所得结构的上表面形成重配置掩膜层；于所述重配置掩膜层内形成连接孔，所述连接孔非中心对准的暴露出部分所述第二导电层；及
8)于所述连接孔内及所述重配置掩膜层上表面形成连接焊垫材料层；
9)采用回刻工艺刻蚀去除位于所述重配置掩膜层上表面的所述连接焊垫材料层，以形成位于所述连接孔内的连接焊垫，所述连接焊垫与所述第二导电层之间形成非中心对准的接触连接，所述连接焊垫局部迭置于相邻的所述位线的第一部分或第三部分上。
在步骤1)中，请参阅图1的S11步骤及图2至图3，提供一半导体衬底10，所述半导体衬底10内形成有若干个浅沟槽隔离结构11，所述浅沟槽隔离结构11在所述半导体衬底10内隔离出若干个间隔排布的有源区12。
作为示例，所述半导体衬底10可以包括但不仅限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，优选地，本实施例中，所述半导体衬底10优选为单晶硅衬底或多晶硅衬底，更为优选地，所述半导体衬底10可以是本征硅衬底或轻掺杂的硅衬底，譬如N型多晶硅衬底或P型多晶硅衬底。
作为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10形成沟槽后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括氮化硅或氧化硅等等。所述浅沟槽隔离结构11的截面形状可以根据实际需要进行设定，其中，图3中以所述浅沟槽隔离结构11的截面形状包括倒梯形作为示例，但在实际示例中并不以此为限。
作为示例，若干个所述有源区12可以为图3所示的平行间隔排布。
作为示例，所述有源区12内形成有MOS器件(未示出)，所述MOS器件包括栅极、源极及漏极；其中，所述源极与所述漏极分别位于所述栅极相对的两侧。
在步骤2)中，请参阅图1中的S12步骤及图4，于所述半导体衬底10内埋设若干个平行间隔排布的字线13，所述字线13的延伸方向与所述有源区12的长度向延伸方向相交在小于90度的第一角度α。
作为示例，于所述半导体衬底10内形成所述字线13的方法为本领域技术人员所知晓，此处不再累述。当所述有源区12内形成有所述MOS器件时，所述字线13与所述MOS器件的栅极相连接。
作为示例，所述第一角度α的数值可以但不仅限于介于20°～60°之间。
在步骤3)中，请参阅图1中的S13步骤及图5至图11，于所述半导体衬底10上形成若干个平行间隔排布的位线14，所述位线14的延伸方向与所述有源区12的延伸方向相交在小于90度的第二角度β，且所述位线14的延伸方向与所述字线13的延伸方向相交在小于等于90度的第三角度γ，所述第三角度γ大于所述第一角度α及大于所述第二角度β；每一位线14均具有第一部分141、第二部分142及第三部分143；沿着所述位线14的延伸方向，所述位线14的第一部分141位于同一所述有源区12中相邻所述字线13之间且与所述有源区12交迭的区域上；所述位线14的第二部分142位于所述字线13上；所述位线14的第三部分143位于不同所述有源区12之间的相邻所述字线13之间，且所述位线14的第三部分143交迭于相邻所述有源区12之间的所述浅沟槽隔离结构11交迭的区域上，所述位线14的第三部分143在所述半导体衬底10上的正投影还局部覆盖所述浅沟槽隔离结构11两侧所述有源区12的部分区域；沿所述字线13的延伸方向，所述位线14的第一部分141与相邻的另一所述位线14的第三部分143同位于两相邻所述字线13间的同一间隔中。
作为示例，执行步骤3)之前还包括如下步骤：
刻蚀去除所述有源区12的中央区域及部分邻近所述浅沟槽隔离结构11以形成凹槽101，如图5所示，所述有源区12的侧边区域的所述凹槽101与步骤5)中形成的所述接触孔151相连通；及
于所述半导体衬底10上形成隔离绝缘层21，并于所述凹槽101底部形成位线接触20，其中，所述隔离绝缘层21至少位于所述位线14的第三部分143的下方，如图6所示；其中，所述位线接触20定义出叠层结构144的位置及形状。作为示例，所述位线接触20优选为掺杂位线接触，以增加所述位线接触20的导电性能。所述位线接触20位于所述有源区12的中间部位且在所述位线14的第一部分141下方。
作为示例，于所述半导体衬底10上形成若干个平行间隔排布的位线14包括如下步骤：
3-1)于所述半导体衬底10上形成若干个平行间隔排布的叠层结构144，所述叠层结构144包括由下至上依次叠置的导线黏附层144a、导线主体层144b及顶层介质层144c，如图7至图9所示；所述叠层结构144的延伸方向与所述有源区12的延伸方向相交于所述第二角度β，且与所述字线13的延伸方向相交于所述第三角度γ；及
3-2)于所述叠层结构144的两侧形成侧墙结构145，所述侧墙结构145与所述叠层结构144共同构成所述位线14，如图10所示。
作为示例，所述导线黏附层144a的材料可以包括但不仅限于硅化钨或氮化钛，所述导线主体层144b的材料可以包括但不仅限于钨，所述顶层介质层144c的材料可以包括但不仅限于氮化硅。
作为示例，步骤3-2)中包括如下步骤：
3-2-1)于所述叠层结构144的外围形成第一侧墙介质层145a，所述第一侧墙介质层145a覆盖所述叠层结构144的外壁、所述位线接触20的外壁及所述隔离绝缘层21的外壁；所述第一侧墙介质层145a的材料可以包括但不仅限于氮化硅；
3-2-2)于所述凹槽101内形成绝缘介质层146，所述绝缘介质层146填满所述凹槽101；所述绝缘介质层146的材料可以包括但不仅限于氧化硅；
3-2-3)于所述第一侧墙介质层145a的外围形成第二侧墙介质层145b，所述第二侧墙介质层145b覆盖所述第一侧墙介质层145a的外壁；所述第二侧墙介质层145b的材料可以包括但不仅限于氧化硅；及
3-2-4)于所述第二侧墙介质层145b的外围形成第三侧墙介质层145c，所述第三侧墙介质层145c覆盖所述第二侧墙介质层145b的外壁；所述第三侧墙介质层145c的材料可以包括但不仅限于氮化硅。
作为示例，依据所述字线的延伸方向，相邻所述位线14之间的宽幅间距大于所述浅沟槽隔离结构11沿所述字线13延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构11沿所述字线13延伸方向的宽度尺寸加上所述有源区12沿所述字线延伸方向的宽度尺寸的两者之和。
在步骤4)中，请参阅图1中的S14步骤及图12至图15，于所述位线14的第三部分143与与其相邻的另一位线14的第一部分141之间形成第一导电层16，所述第一导电层16连接被所述位线14的第三部分143局部遮盖的所述有源区12，所述第一导电层16的上表面低于所述位线14的上表面，所述第一导电层16的下表面低于所述半导体衬底10的上表面，所述第一导电层16的底部局部嵌陷于所述有源区12和所述浅沟槽隔离结构11中。
作为示例，步骤4包括如下步骤：
4-1)于所述半导体衬底10上形成填充介质层15，所述填充介质层15填满相邻所述位线14之间的间隙，如图12所示；
4-2)于所述填充介质层15内形成接触孔151，所述接触孔151暴露出位于所述位线14之间的所述有源区12；所述接触孔151位于所述有源区12的侧边部位，且位于所述位线14的第三部分143与与其相邻近的另一所述位线14的第一部分141之间，以暴露出被所述位线14的第三部分143局部遮盖的所述有源区12，如图13所示；及
4-3)于所述接触孔151内形成所述第一导电层16，如图14所示。
作为示例，步骤4-1)中，可以采用物理气相沉积工艺或化学气相沉积工艺沉积所述填充介质层15，沉积完成之初，位于所述半导体衬底10上的所述填充介质层15的上表面可以高于所述位线14的上表面，也可以与所述位线14的上表面相平齐。
作为示例，所述填充介质层15的材料可以包括但不仅限于氧化硅。
作为示例，所述填充介质层15的形成位置对应于所述字线13，以与所述位线14区域隔出阵列排布的源极漏极接触区域。
需要说明的是，若所述填充介质层15的上表面高于所述位线14的上表面，于所述半导体衬底10上形成所述填充介质层15之后还可以包括以对步骤4)得到的结构进行表面平坦化处理的步骤，具体的，可以采用化学机械抛光工艺(CMP)去除位于所述位线14上方的所述填充介质层15，使得保留的所述填充介质层15的上表面与所述位线14的上表面相平齐。
作为示例，步骤4-2)中，可以采用光刻刻蚀工艺于所述填充介质层15内形成所述接触孔151，所述接触孔151保留出所述MOS器件的源极或漏极。
作为示例，步骤4-3)中，可以采用物理气相沉积工艺或化学气相沉积工艺等向所述接触孔151内沉积掺杂多晶硅以形成所述第一导电层16。
需要说明的是，执行步骤4)之前，还可以于所述接触孔151的底部刻蚀去除部分所述有源区12及部分所述浅沟槽隔离结构11，以与所述半导体衬底10内形成另一凹槽，为了将此处的所述凹槽与步骤3)之前形成的所述凹槽101进行区分，将步骤3)之前形成的凹槽记为第一凹槽102，该步骤中形成的所述凹槽记为第二凹槽103。具体的，所述第一凹槽102位于所述位线14的第一部分141底部，所述第二凹槽103位于所述位线14的第一部分141与相邻位线14的第三部分143之间的所述有源区12内，所述第二凹槽103与所述第一凹槽102相连通。所述第一导电层16填满所述第二凹槽103并填充部分所述接触孔151。
作为示例，如图15所示，步骤6)于所述接触孔151内形成所述第一导电层16之后还包括如下步骤：于所述接触孔151的侧壁形成第四侧墙介质层145d，并于所述第一导电层16的上表面形成金属硅化物层22，以降低所述第一导电层16与所述第二导电层17的接触电阻。所述第四侧墙介质层145d的材料可以包括但不仅限于氮化硅，所述金属硅化物层22的材料可以包括但不仅限于硅化钴(CoSix)。
在步骤5)中，请参阅图1中的S15步骤及图16至图17，于所述第一导电层16上形成第二导电材料层171，所述第二导电材料层171的上表面高于所述位线14的上表面。
作为示例，步骤5)中，于所述接触孔151内及所述字线14的上表面形成所述第二导电材料层171；于所述接触孔151内形成所述第二导电材料层171之前还包括如下步骤：于所述第四侧墙介质层145d的表面形成粘附材料层231；所述第四侧墙介质层145d覆盖所述接触孔151的侧壁，所述粘附材料层231覆盖所述金属硅化物层22的表面、所述第四侧墙介质层145d的表面及所述位线14的上表面；所述第二导电材料层171填满所述接触孔151并覆盖所述粘附材料层231的表面，如图17所示。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述第二导电材料层171，所述第二导电材料层171的材料可以包括但不仅限于钨。
在步骤6)中，请参阅图1中的S16步骤及图18，采用回刻工艺刻蚀去除位于所述位线14上的所述第二导电材料层171，以形成第二导电层17，所述第二导电层17的上表面不高于所述位线14的上表面。
作为示例，步骤6)中，采用回刻工艺刻蚀去除位于所述位线14上的所述第二导电材料层171的同时，去除位于所述位线14上的所述粘附材料层231。
采用回刻工艺可以确保所述第二导电材料层171及所述粘附材料层231不会残留在所述位线14的上表面，也不会出现过度的侧蚀(over side etch)
在步骤7)中，请参阅图1中的S17步骤及图19及图20，于步骤6)所得结构的上表面形成重配置掩膜层18；于所述重配置掩膜层18内形成连接孔181，所述连接孔181非中心对准的暴露出部分所述第二导电层17。
作为示例，可以采用物理气相沉积工艺、物理气相沉积法工艺等等形成所述重配置掩膜层18，所述重配置掩膜层18的材料可以包括但不仅限于氧化物及氮化硅二者中的至少一者。
作为示例，可以采用光刻及刻蚀工艺形成所述连接孔181，所述连接孔181定义出后续形成的所述连接焊垫19的位置及形状。
作为示例，所述连接孔181相对偏离所述接触孔151的中心点。
作为示例，所述连接孔181暴露出的所述第二导电层17的宽度可以根据实际需要进行设定，优选地，所述连接孔181暴露出的所述第二导电层17沿所述字线13延伸方向的宽度d5大于等于所述第二导电层17沿所述字线13延伸方向的总宽度d2的1/2，当然，在其他示例中，所述连接孔181暴露出的所述第二导电层17沿所述字线13延伸方向的宽度d5与所述第二导电层17沿所述字线13延伸方向的总宽度d2的关系可以根据实际需要进行设定，此处不做限定，且所述连接孔181沿所述字线13延伸方向的宽度小于所述接触孔151沿所述字线13延伸方向的宽度d3加上所述位线14沿所述字线13延伸方向的宽度d4的两者之和，以确保步骤9)中形成所述连接焊垫19与所述第二导电层17接触部分沿所述字线13延伸方向的宽度d1大于等于所述第二导电层17沿所述字线13延伸方向的总宽度d2的1/2，且相邻所述连接焊垫19之间具有间距。
在步骤8)中，请参阅图1中的S18步骤及图21，于所述连接孔181内及所述重配置掩膜层18上表面形成连接焊垫材料层191。
作为示例，可以采用物理气相沉积法工艺或化学气相沉积工艺形成所述连接焊垫19，所述连接焊垫19的材料可以包括但不仅限于钨。
在步骤9)中，请参阅图1中的S19步骤及图22，于用回刻工艺刻蚀去除位于所述重配置掩膜层18上表面的所述连接焊垫材料层191，以形成位于所述连接孔181内的连接焊垫19，所述连接焊垫19与所述第二导电层17之间形成非中心对准的接触连接，所述连接焊垫19局部迭置于相邻的所述位线14的第一部分141或第二部分143上。
采用回刻工艺可以确保所述连接焊垫材料层191不会残留在所述重配置掩膜层18的上表面，也不会出现过度的侧蚀(over side etch)。
实施例二
请结合图1至图20继续参阅图22，本发明还提供一种存储器结构，所述存储器结构包括：半导体衬底10，所述半导体衬底10形成有若干个浅沟槽隔离结构11，所述浅沟槽隔离结构11隔离出若干个在所述半导体衬底10内间隔排布的有源区12；若干个平行间隔排布的字线13，所述字线13埋设于所述半导体衬底10内，所述字线13的延伸方向与所述有源区12的长度向延伸方向相交在小于90度的第一角度α；若干个平行间隔排布的位线14，所述位线14位于所述半导体衬底10上，所述位线14的延伸方向与所述有源区12的延伸方向相交在小于90度的第二角度β，且所述位线14的延伸方向与所述字线14的延伸方向相交在小于等于90度的第三角度γ，所述第三角度γ大于所述第一角度α及大于所述第二角度β；每一所述位线14均具有第一部分141、第二部分142及第三部分143；沿着所述位线14的延伸方向，所述位线14的第一部分141位于同一所述有源区12中相邻所述字线13之间且与所述有源区12交迭的区域上；所述位线14的第二部分142位于所述字线13上；所述位线14的第三部分143位于不同所述有源区12之间的相邻所述字线13之间，且所述位线14的第三部分143交迭于相邻所述有源区12之间的所述浅沟槽隔离结构11交迭的区域上，所述位线14的第三部分143在所述半导体衬底10上的正投影还局部覆盖所述浅沟槽隔离结构11两侧所述有源区12的部分区域；沿所述字线13的延伸方向，所述位线14的第一部分141与相邻的另一所述位线14的第三部分143同位于两相邻所述字线13间的同一间隔中；第一导电层16，所述第一导电层16位于所述半导体衬底10上，且在所述位线14的第三部分143与其相邻另一所述位线14的第一部分141之间，以电连接被所述位线14的第三部分143局部遮盖的所述有源区12；第二导电层17，所述第二导电层17位于所述第一导电层16上，且所述第二导电层17的上表面不高于所述位线14的上表面；及若干个连接焊垫19，所述连接焊垫19位于所述连接孔181内，且与所述第二导电层17的顶部一一非中心对准的对应接触连接；所述连接焊垫19与所述第二导电层17接触部分沿所述字线13延伸方向的宽度d1大于等于所述第二导电层17沿所述字线13延伸方向的总宽度d2的1/2，且相邻所述连接焊垫19之间具有间距。
作为示例，所述半导体衬底10可以包括但不仅限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，优选地，本实施例中，所述半导体衬底10优选为单晶硅衬底或多晶硅衬底，更为优选地，所述半导体衬底10可以是本征硅衬底或轻掺杂的硅衬底，譬如N型多晶硅衬底或P型多晶硅衬底。
为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10形成沟槽后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括氮化硅或氧化硅等等。所述浅沟槽隔离结构11的截面形状可以根据实际需要进行设定，其中，图3中以所述浅沟槽隔离结构11的截面形状包括倒梯形作为示例，但在实际示例中并不以此为限。
作为示例，若干个所述有源区12可以为图3所示的平行间隔排布。
作为示例，所述MOS器件包括栅极、源极及漏极；其中，所述源极与所述漏极分别位于所述栅极相对的两侧。
作为示例，当所述有源区12内形成有所述MOS器件时，所述字线13与所述MOS器件的栅极相连接。
作为示例，所述第一角度α的数值可以但不仅限于介于20°～60°之间。
作为示例，所述半导体衬底10内还设有第一凹槽102及第二凹槽103，其中，所述第一凹槽102位于所述位线14的第一部分141底部，所述第二凹槽103位于所述位线14的第一部分141与相邻位线14的第三部分143之间的所述有源区12内，所述第二凹槽103与所述第一凹槽102相连通；所述第一导电层16填满所述第二凹槽103；所述存储器结构还包括位线接触20及绝缘介质层146，其中，所述位线接触20位于所述第一凹槽102内，且于所述位线14的第一部分141底部相接触，以将所述位线14与所述有源区12电连接，所述绝缘介质层146位于所述第一凹槽102内，且填满所述第一凹槽102。具体的，所述位线接触20的材料可以包括多晶硅，优选地，所述位线接触20的材料可以包括掺杂多晶硅，以增加所述位线接触20的导电性能。所述绝缘介质层146的材料可以包括但不仅限于氧化硅。
作为示例，依据所述字线13的延伸方向，相邻所述位线14之间的宽幅间距大于所述浅沟槽隔离结构11沿所述字线13延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构11沿所述字线13延伸方向的宽度尺寸加上所述有源区12沿所述字线13延伸方向的宽度尺寸的两者之和。
作为示例，所述位线14包括叠层结构144及覆盖于所述叠层结构144外围的侧墙结构145，其中，所述叠层结构144包括由下至上依次叠置的导线黏附层144a、导线主体层144b及顶层介质层144c。所述导线黏附层144a的材料可以包括但不仅限于硅化钨或氮化钛，所述导线主体层144b的材料可以包括但不仅限于钨，所述顶层介质层144c的材料可以包括但不仅限于氮化硅。
作为示例，所述存储器结构还包括隔离绝缘层21，所述隔离绝缘层21位于所述叠层结构144与所述半导体衬底10之间，具体的，所述隔离绝缘层21位于所述位线14的第三部分143的下方。
作为示例，所述侧墙结构145包括第一侧墙介质层145a、所述第二侧墙介质层145b及所述第三侧墙介质层145c，其中，所述第一侧墙介质层145a覆盖于所述叠层结构144的外壁上、所述位线接触20的外壁上及所述隔离绝缘层21的外壁上，所述第二侧墙介质层145b覆盖于所述第一侧墙介质层145的外壁上，所述第三侧墙介质层145c覆盖于所述第二侧墙介质层145b的外壁上。所述第一侧墙介质层145a的材料可以包括但不仅限于氮化硅，所述第二侧墙介质层145b的材料可以包括但不仅限于氧化硅，所述第三侧墙介质层145c的材料可以包括但不仅限于氮化硅。
作为示例，所述第一导电层16的材料可以包括但不仅限于掺杂多晶硅，所述第二导电层17的材料可以包括但不仅限于钨。
作为示例，所述存储器结构还包括金属硅化物层22、第四侧墙介质层145d及粘附层23，所述第一导电层16、所述第二导电层17、所述金属硅化物层22、所述第四侧墙介质层145d及所述粘附层23共同构成导电栓塞24；其中，所述金属硅化物层22位于所述第一导电层16与所述第二导电层17之间，且位于所述第一导电层16的上表面；所述粘附层23位于所述金属硅化物层22与所述第二导电层17之间及所述位线14与所述第二导电层17之间；所述第四侧墙介质层145d位于所述粘附层23与所述位线14之间。
作为示例，所述金属硅化物层22的材料可以包括但不仅限于硅化钴；所述第四侧墙介质层145d的材料可以包括但不仅限于氮化硅；所述粘附层23的材料可以包括但不仅限于氮化钛。
作为示例，所述存储器结构还包括重配置掩膜层18，所述重配置掩膜层18覆盖于所述位线14及所述第二导电层17上，所述重配置掩膜层18内形成有若干个连接孔181，所述连接孔181暴露出部分所述第二导电层17，具体的，所述连接孔181暴露出部分所述第二导电层17；
作为示例，所述重配置掩膜层18的材料可以包括但不仅限于氧化物及氮化硅二者中的至少一者，所述连接焊垫19的材料包括但不仅限于钨。
作为示例，且所述连接焊垫19沿所述字线13延伸方向的宽度小于所述接触孔151沿所述字线13延伸方向的宽度d3加上所述位线14沿所述字线13延伸方向的宽度d4的两者之和，以确保所述连接焊垫19与所述第二导电层17接触部分沿所述字线13延伸方向的宽度d1大于等于所述第二导电层17沿所述字线13延伸方向的总宽度d2的1/2，且相邻所述连接焊垫19之间具有间距。
实施例三
请参阅图23，本发明还提供一种半导体接触结构的制备方法，所述半导体接触结构的制备方法包括以下步骤：
1)提供一半导体基底，所述半导体基底内形成有功能器件；
2)于所述半导体基底内形成接触孔，所述接触孔暴露出所述功能器件；
3)于所述接触孔内及所述半导体基底表面形成导电材料层；
4)采用回刻工艺刻蚀去除位于所述半导体基底表面的所述导电材料层，以形成位于所述接触孔内的导电层，所述导电层与所述功能器件电连接；所述导电栓塞的上表面不高于所述半导体基底的上表面；
5)于所述半导体基底的上表面形成重配置掩膜层；
6)于所述重配置掩膜层内形成连接孔，所述连接孔暴露出部分所述导电栓塞；
7)于所述连接孔内及所述重配置掩膜层表面形成连接焊垫材料层；及
8)采用回刻工艺刻蚀位于所述重配置掩膜层表面的所述连接焊垫材料层，以形成位于所述连接孔内的连接焊垫，所述连接焊垫与所述导电栓塞接触连接。
在步骤1)中，请参阅图23中的S21步骤及图24，提供一半导体基底30，所述半导体基底30内形成有功能器件31。
作为示例，所述半导体基底30可以为硅基底、氮化镓基底或蓝宝石基底等等，所述功能器件31可以为任意一种需要电学引出的功能器件，譬如MOS管等等。
在步骤2)中，请参阅图23中的S22步骤及图25，于所述半导体基底30内形成接触孔32，所述接触孔32暴露出所述功能器件31。
作为示例，可以采用光刻及刻蚀工艺形成所述接触孔32，所述接触孔暴露出所述功能器件31需要引出的电学引出面。
在步骤3)中，请参阅图23中的S23步骤及图26，于所述接触孔32内形成导电材料层331。
作为示例，所述导电材料层331可以为单层结构，所述导电材料层331的材料可以包括但不仅限于钨。所述导电材料层331还可以为复合层结构，此时，所述导电层33可以包括导电层(未示出)及粘附层(未示出)，所述粘附层覆盖于所述接触孔32的内壁及底部，所述导电层位于所述粘附层表面，且填满所述接触孔32。所述粘附层的材料可以包括但不仅限于氮化钛，所述导电层的材料包括但不仅限于钨。
在步骤4)中，请参阅图23中的S24步骤及图27，采用回刻工艺刻蚀去除位于所述半导体基底30表面的所述导电材料层331，以形成位于所述接触孔32内的导电层33；所述导电层33与所述功能器件31电连接；所述导电层33的上表面不高于所述半导体基底30的上表面。
优选地，所述导电层33的上表面与所述半导体基底30的上表面相平齐。
在步骤5)中，请参阅图23中的S25步骤及图28，于所述半导体基底30的上表面形成重配置掩膜层34。
作为示例，可以采用物理气相沉积工艺、物理气相沉积法工艺等等形成所述重配置掩膜层34，所述重配置掩膜层34的材料可以包括但不仅限于氧化物及氮化硅二者中的至少一者。
在步骤6)中，请参阅图23中的S26步骤及图29，于所述重配置掩膜层34内形成连接孔35，所述连接孔35暴露出部分所述导电层33。
作为示例，可以采用光刻及刻蚀工艺形成所述连接孔35，所述连接孔35定义出后续形成的所述连接焊垫36的位置及形状。
作为示例，所述连接孔35暴露出的所述导电层33的宽度d6可以根据实际需要进行设定，优选地，所述连接孔35暴露出的所述导电层33的宽度d6大于等于所述导电层33的总宽度d8的1/2，且所述连接孔35的宽度小于所述导电层33的总宽度d8加上相邻两所述导电层33之间间距d9的两者之和，以确保步骤6)中形成所述连接焊垫36与所述导电层33接触部分的宽度d7大于等于所述导电层33的总宽度d8的1/2，且相邻所述连接焊垫36之间具有间距。
在步骤7)中，请参阅图23中的S27步骤及图30，于所述连接孔35内及所述重配置掩膜层34表面形成连接焊垫材料层361。
作为示例，可以采用物理气相沉积法工艺或化学气相沉积工艺形成所述连接焊垫材料层361，所述连接焊垫材料层361的材料可以与所述导电层33的材料相同，优选地，本实施例中，所述连接焊垫材料层361的材料可以包括但不仅限于钨。
在步骤8)中，请参阅图23中的S28步骤及图31，采用回刻工艺刻蚀位于所述重配置掩膜层34表面的所述连接焊垫材料层361，以形成位于所述连接孔35内的连接焊垫36，所述连接焊垫36与所述导电层33接触连接。
实施例四
请结合图24至图30继续参阅图31，本发明还提供一种半导体接触结构，所述半导体接触结构包括：半导体基底30，所述半导体基底30内形成有功能器件31；若干个导电层33，所述导电层33位于所述半导体基底30内，且与所述功能器件31电连接；及若干个连接焊垫36，所述连接焊垫36位于所述连接孔35内，且与所述导电层33的顶部一一对应接触连接，所述连接焊垫36与所述导电层33接触部分的宽度d7大于等于所述导电层33的总宽度d8的1/2，且相邻所述连接焊垫36之间具有间距。
作为示例，所述半导体基底30可以为硅基底、氮化镓基底或蓝宝石基底等等，所述功能器件31可以为任意一种需要电学引出的功能器件，譬如MOS管等等。
作为示例，所述导电层33的上表面与所述半导体基底30的上表面相平齐。
作为示例，所述导电层33可以为单层结构，所述导电层33的材料可以包括但不仅限于钨。所述导电层33还可以为复合层结构，此时，所述导电层33可以包括导电部层(未示出)及粘附层(未示出)，所述粘附层覆盖于所述接触孔32的内壁及底部，所述导电部层位于所述粘附层表面，且填满所述接触孔32。所述粘附层的材料可以包括但不仅限于氮化钛，所述导电部层的材料包括但不仅限于钨。
作为示例，所述半导体接触结构还包括重配置掩膜层34，所述重配置掩膜层34覆盖于所述半导体基底30及所述导电层33上，所述重配置掩膜层34内形成有若干个连接孔35，所述连接孔35暴露出部分所述导电层33。
作为示例，可以采用物理气相沉积工艺、物理气相沉积法工艺等等形成所述重配置掩膜层34，所述重配置掩膜层34的材料可以包括但不仅限于氧化物及氮化硅二者中的至少一者。
作为示例，可以采用物理气相沉积法工艺或化学气相沉积工艺形成所述连接焊垫36，所述连接焊垫36的材料可以与所述导电层33的材料相同，优选地，本实施例中，所述连接焊垫36的材料可以包括但不仅限于钨。
作为示例，所述连接焊垫36与所述导电层33接触部分的宽度d7大于等于所述导电层33的总宽度d8的1/2，且所述连接焊垫36的宽度小于所述导电层33的总宽度d8加上相邻两所述导电层33之间间距d9的两者之和，以确保相邻所述连接焊垫36之间具有间距。
综上所述，本发明提供一种半导体接触结构、存储器结构及其制备方法，所述晶体管结构包括如下步骤：1)提供一半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构隔离出若干个在所述半导体衬底内间隔排布的有源区；2)于所述半导体衬底内埋设若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的长度向延伸方向相交在小于90度的第一角度；3)于所述半导体衬底上形成若干个平行间隔排布的位线，所述位线的延伸方向与所述有源区的延伸方向相交在小于90度的第二角度，且所述位线的延伸方向与所述字线的延伸方向相交在小于等于90度的第三角度，所述第三角度大于所述第一角度及大于所述第二角度；每一位线均具有第一部分、第二部分及第三部分；沿着所述位线的延伸方向，所述位线的第一部分位于同一所述有源区中相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于不同所述有源区之间的相邻所述字线之间，且所述位线的第三部分交迭于相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；4)于所述位线的第三部分与其相邻的另一位线的第一部分之间形成第一导电层，所述第一导电层连接被所述位线的第三部分局部遮盖的所述有源区，所述第一导电层的上表面低于所述位线的上表面，所述第一导电层的下表面低于所述半导体衬底的上表面，所述第一导电层的底部局部嵌陷于所述有源区和所述浅沟槽隔离结构中；5)于所述第一导电层上形成第二导电材料层，所述第二导电材料层的上表面高于所述位线的上表面；6)采用回刻工艺刻蚀去除位于所述位线上的所述第二导电材料层，以形成第二导电层，所述第二导电层的上表面不高于所述位线的上表面；7)于步骤6)所得结构的上表面形成重配置掩膜层；于所述重配置掩膜层内形成连接孔，所述连接孔非中心对准的暴露出部分所述第二导电层；8)于所述连接孔内及所述重配置掩膜层上表面形成连接焊垫材料层；及9)采用回刻工艺刻蚀去除位于所述重配置掩膜层上表面的所述连接焊垫材料层，以形成位于所述连接孔内的连接焊垫，所述连接焊垫与所述第二导电层之间形成非中心对准的接触连接，所述连接焊垫局部迭置于相邻的所述位线的第一部分或第二部分上。本发明在形成导电结构之后采用大马士革镶嵌工艺制作与导电栓塞电连接的连接焊垫，可以有效改善连接焊垫的接触电阻以及连接焊垫之间的桥接容限，即可以确保连接焊垫与导电结构具有足够的接触面积，又不会使得相邻连接焊垫电连接。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (30)

1.一种存储器结构的制备方法，其特征在于，包括以下步骤：
1)提供一半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构隔离出若干个在所述半导体衬底内间隔排布的有源区；
2)于所述半导体衬底内埋设若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的长度向延伸方向相交在小于90度的第一角度；
3)于所述半导体衬底上形成若干个平行间隔排布的位线，所述位线的延伸方向与所述有源区的延伸方向相交在小于90度的第二角度，且所述位线的延伸方向与所述字线的延伸方向相交在小于等于90度的第三角度，所述第三角度大于所述第一角度及大于所述第二角度；每一位线均具有第一部分、第二部分及第三部分；沿着所述位线的延伸方向，所述位线的第一部分位于同一所述有源区中相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于不同所述有源区之间的相邻所述字线之间，且所述位线的第三部分交迭于相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；
4)于所述位线的第三部分与其相邻的另一位线的第一部分之间形成第一导电层，所述第一导电层连接被所述位线的第三部分局部遮盖的所述有源区，所述第一导电层的上表面低于所述位线的上表面，所述第一导电层的下表面低于所述半导体衬底的上表面，所述第一导电层的底部局部嵌陷于所述有源区和所述浅沟槽隔离结构中；
5)于所述第一导电层上形成第二导电材料层，所述第二导电材料层的上表面高于所述位线的上表面；
6)采用回刻工艺刻蚀去除位于所述位线上的所述第二导电材料层，以形成第二导电层(17)，所述第二导电层的上表面不高于所述位线的上表面；
7)于步骤6)所得结构的上表面形成重配置掩膜层；于所述重配置掩膜层内形成连接孔，所述连接孔非中心对准的暴露出部分所述第二导电层；
8)于所述连接孔内及所述重配置掩膜层上表面形成连接焊垫材料层；及
9)采用回刻工艺刻蚀去除位于所述重配置掩膜层上表面的所述连接焊垫材料层，以形成位于所述连接孔内的连接焊垫，所述连接焊垫与所述第二导电层之间形成非中心对准的接触连接，所述连接焊垫局部迭置于相邻的所述位线的第一部分或第二部分上。
2.根据权利要求1所述的存储器结构的制备方法，其特征在于，步骤3)包括如下步骤：
3-1)于所述半导体衬底上形成若干个平行间隔排布的叠层结构，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层；所述叠层结构的延伸方向与所述有源区的延伸方向相交于所述第二角度，且与所述字线的延伸方向相交于所述第三角度；及
3-2)于所述叠层结构的两侧形成侧墙结构，所述侧墙结构与所述叠层结构共同构成所述位线。
3.根据权利要求2所述的存储器结构的制备方法，其特征在于，步骤3-1)之前还包括如下步骤：
刻蚀去除所述有源区的中央区域及部分相邻所述浅沟槽隔离结构以形成凹槽；及
于所述半导体衬底上形成所述隔离绝缘层，并于所述凹槽底部形成位线接触；其中，所述隔离绝缘层至少位于所述位线的第三部分的下方。
4.根据权利要求3所述的存储器结构的制备方法，其特征在于，步骤3-2)中包括如下步骤：
3-2-1)于所述叠层结构的外围形成第一侧墙介质层，所述第一侧墙介质层覆盖所述叠层结构的外壁、所述位线接触的外壁及所述隔离绝缘层的外壁；
3-2-2)于所述凹槽内形成绝缘介质层，所述绝缘介质层填满所述凹槽；
3-2-3)于所述第一侧墙介质层的外围形成第二侧墙介质层，所述第二侧墙介质层覆盖所述第一侧墙介质层的外壁；及
3-2-4)于所述第二侧墙介质层的外围形成第三侧墙介质层，所述第三侧墙介质层覆盖所述第二侧墙介质层的外壁。
5.根据权利要求1所述的存储器结构的制备方法，其特征在于，步骤4)中包括如下步骤：
4-1)于所述半导体衬底上形成填充介质层，所述填充介质层填满相邻所述位线之间的间隙；
4-2)于所述填充介质层内形成接触孔，所述接触孔暴露出位于所述位线之间的所述有源区；所述接触孔位于所述位线的第三部分与与其相邻近的另一所述位线的第一部分之间，以暴露出被所述位线的第三部分局部遮盖的所述有源区；及
4-3)于所述接触孔内形成所述第一导电层。
6.根据权利要求5所述的存储器结构的制备方法，其特征在于，步骤4-3)于所述接触孔内形成所述第一导电层之后还包括如下步骤：于所述接触孔的侧壁形成第四侧墙介质层，并于所述第一导电层的上表面形成金属硅化物层，以降低所述第一导电层与所述第二导电层的接触电阻。
7.根据权利要求6所述的存储器结构的制备方法，其特征在于，步骤5)中，于所述接触孔内形成所述第二导电材料层之前还包括如下步骤：于所述第四侧墙介质层的表面形成粘附材料层；所述第四侧墙介质层覆盖所述接触孔的侧壁，所述粘附材料层覆盖所述金属硅化物层的表面、所述第四侧墙介质层的表面及所述位线的上表面；所述第二导电材料层填满所述接触孔并覆盖所述粘附材料层的表面。
8.根据权利要求7所述的存储器结构的制备方法，其特征在于，步骤6)中，采用回刻工艺刻蚀去除位于所述位线上的所述第二导电材料层的同时，去除位于所述位线上的所述粘附材料层。
9.根据权利要求1所述的存储器结构的制备方法，其特征在于，步骤3)中形成的所述位线中，依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸加上所述有源区沿所述字线延伸方向的宽度尺寸的两者之和。
10.根据权利要求1至9中任一项所述的存储器结构的制备方法，其特征在于，步骤7)中形成的所述连接孔暴露出的所述第二导电层沿所述字线延伸方向的宽度大于等于所述第二导电层沿所述字线延伸方向的总宽度的1/2，且所述连接孔沿所述字线延伸方向的宽度小于所述接触孔沿所述字线延伸方向的宽度加上所述位线沿所述字线延伸方向的宽度的两者之和，以确保步骤9)中形成所述连接焊垫与所述第二导电层接触部分沿所述字线延伸方向的宽度大于等于所述第二导电层沿所述字线延伸方向的总宽度的1/2，且相邻所述连接焊垫之间具有间距。
11.一种存储器结构，其特征在于，所述存储器结构包括：
半导体衬底，形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构隔离出若干个在所述半导体衬底内间隔排布的有源区；
若干个平行间隔排布的字线，埋设于所述半导体衬底内，所述字线的延伸方向与所述有源区的长度向延伸方向相交在小于90度的第一角度；
若干个平行间隔排布的位线，位于所述半导体衬底上，所述位线的延伸方向与所述有源区的延伸方向相交在小于90度的第二角度，且所述位线的延伸方向与所述字线的延伸方向相交在小于等于90度的第三角度，所述第三角度大于所述第一角度及大于所述第二角度；每一位线均具有第一部分、第二部分及第三部分；沿着所述位线的延伸方向，所述位线的第一部分位于同一所述有源区中相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于不同所述有源区之间的相邻所述字线之间，且所述位线的第三部分交迭于相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；
第一导电层，位于所述半导体衬底上，且在所述位线的第三部分与其相邻另一所述位线的第一部分之间，以电连接被所述位线的第三部分局部遮盖的所述有源区；
第二导电层，位于所述第一导电层上，且所述第二导电层的上表面不高于所述位线的上表面；
若干个连接焊垫，位于所述连接孔内，且与所述第二导电层的顶部一一非中心对准的对应接触连接；所述连接焊垫与所述第二导电层接触部分沿所述字线延伸方向的宽度大于等于所述第二导电层沿所述字线延伸方向的总宽度的1/2，且相邻所述连接焊垫之间具有间距。
12.根据权利要求11所述的结构，其特征在于，依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸加上所述有源区沿所述字线延伸方向的宽度尺寸的两者之和。
13.根据权利要求11所述的结构，其特征在于，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层。
14.根据权利要求13所述的结构，其特征在于，所述导线黏附层的材料选自于硅化钨或氮化钛，所述导线主体层的材料包括钨，所述顶层介质层的材料包括氮化硅。
15.根据权利要求11所述的存储器结构，其特征在于，所述半导体衬底内还设有第一凹槽及第二凹槽，其中，所述第一凹槽位于所述位线的第一部分底部，所述第二凹槽位于所述位线的第一部分与相邻位线的第三部分之间的所述有源区内，所述第二凹槽与所述第一凹槽相连通；所述第一导电层填满所述第二凹槽；所述存储器结构还包括位线接触及绝缘介质层，其中，所述位线接触位于所述第一凹槽内，且于所述位线的第一部分底部相接触，以将所述位线与所述有源区电连接，所述绝缘介质层位于所述第一凹槽内，且填满所述第一凹槽。
16.根据权利要求15所述的存储器结构，其特征在于，所述侧墙结构包括第一侧墙介质层、所述第二侧墙介质层及所述第三侧墙介质层，其中，所述第一侧墙介质层覆盖于所述叠层结构的外壁上、所述位线接触的外壁上及所述隔离绝缘层的外壁上，所述第二侧墙介质层覆盖于所述第一侧墙介质层的外壁上，所述第三侧墙介质层覆盖于所述第二侧墙介质层的外壁上。
17.根据权利要求16所述的存储器结构，其特征在于，所述位线接触的材料包括导电型掺杂多晶硅，所述绝缘介质层的材料包括氧化硅，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氧化硅，所述第三侧墙介质层的材料包括氮化硅。
18.根据权利要求16所述的存储器结构，其特征在于，所述存储器结构还包括金属硅化物层、第四侧墙介质层及粘附层；其中，所述金属硅化物层位于所述第一导电层与所述第二导电层之间，且位于所述第一导电层的上表面；所述粘附层位于所述金属硅化物层与所述第二导电层之间及所述位线与所述第二导电层之间；所述第四侧墙介质层位于所述粘附层与所述位线之间。
19.根据权利要求18所述的存储器结构，其特征在于，所述第四侧墙介质层的材料包括氮化硅，所述连接焊垫的材料包括钨。
20.根据权利要求11所述的存储器结构，其特征在于，所述存储器结构还包括重配置掩膜层，覆盖于所述位线及所述第二导电层上，所述重配置掩膜层内形成有若干个连接孔，所述连接孔暴露出部分所述第二导电层。
21.根据权利要求21所述的存储器结构，其特征在于，所述重配置掩膜层的材料包括氧化物及氮化硅二者中的至少一者。
22.一种半导体接触结构的制备方法，其特征在于，所述半导体接触结构的制备方法包括如下步骤：
1)提供一半导体基底，所述半导体基底内形成有功能器件；
2)于所述半导体基底内形成接触孔，所述接触孔暴露出所述功能器件；
3)于所述接触孔内及所述半导体基底表面形成导电材料层；
4)采用回刻工艺刻蚀去除位于所述半导体基底表面的所述导电材料层，以形成位于所述接触孔内的导电层，所述导电层与所述功能器件电连接；所述导电层的上表面不高于所述半导体基底的上表面；
5)于所述半导体基底的上表面形成重配置掩膜层；
6)于所述重配置掩膜层内形成连接孔，所述连接孔暴露出部分所述导电层；
7)于所述连接孔内及所述重配置掩膜层表面形成连接焊垫材料层；及
8)采用回刻工艺刻蚀位于所述重配置掩膜层表面的所述连接焊垫材料层，以形成位于所述连接孔内的连接焊垫，所述连接焊垫与所述导电层接触连接。
23.根据权利要求22所述的制备方法，其特征在于，步骤6)中形成的所述连接孔暴露出的所述导电层的宽度大于等于所述导电层的总宽度的1/2，且所述连接孔的宽度小于所述导电层的总宽度加上相邻两所述导电层之间间距的两者之和，以确保步骤6)中形成所述连接焊垫与所述导电层接触部分的宽度大于等于所述导电层的总宽度的1/2，且相邻所述连接焊垫之间具有间距。
24.根据权利要求22所述的制备方法，其特征在于，所述导电层的材料与所述连接焊垫的材料相同。
25.根据权利要求24所述的制备方法，其特征在于，所述导电层的材料与所述连接焊垫的材料均包括钨，所述重配置掩膜层的材料包括氧化物或氮化硅。
26.一种半导体接触结构，其特征在于，所述半导体接触结构包括：
半导体基底，所述半导体基底内形成有功能器件；
若干个导电层，位于所述半导体基底内，且与所述功能器件电连接；及
若干个连接焊垫，位于所述连接孔内，且与所述导电层的顶部一一对应接触连接，所述连接焊垫与所述导电层接触部分的宽度大于等于所述导电层的总宽度的1/2，且相邻所述连接焊垫之间具有间距。
27.根据权利要求26所述的半导体接触结构，其特征在于，所述导电层的材料与所述连接焊垫的材料相同。
28.根据权利要求27所述的半导体接触结构，其特征在于，所述导电层的材料与所述连接焊垫的材料均包括钨。
29.根据权利要求26所述的半导体接触结构，其特征在于，所述半导体接触结构还包括重配置掩膜层，覆盖于所述半导体基底及所述导电层上，所述重配置掩膜层内形成有若干个连接孔，所述连接孔暴露出部分所述导电层。
30.根据权利要求29所述的半导体接触结构，其特征在于，所述重配置掩膜层的材料包括氧化物或氮化硅。
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