CN208589442U - 电容阵列结构 - Google Patents

Abstract

本实用新型提供一种电容阵列结构，包括：于半导体衬底上形成叠层结构；刻蚀叠层结构形成电容孔；刻蚀叠层结构使得叠层结构具有垂直于半导体衬底的平坦外侧壁；形成下电极层、阵列边界层及具有多个开口的第三掩膜层；基于开口去除叠层结构中的牺牲层；形成电容介质层、上电极层及导电填充层，导电填充层具有垂直于半导体衬底平坦的外侧壁；去除电容阵列所在区域外围的导电材料。本实用新型通过阵列边界层的设置，使电容阵列的边缘具有垂直于半导体衬底的平坦表面，提高电容阵列外围绝缘材料层的沉积质量，避免绝缘材料层中出现缝隙，进而避免电容阵列与导电栓塞的短路以及导电栓塞之间的短路，以此提高半导体器件的良率。

Description

电容阵列结构

技术领域

本实用新型涉及一种集成电路制造领域，特别是涉及一种电容阵列结构。

背景技术

动态随机存取存储器((Dynamic Random Access Memory，DRAM)是一种常用的半导体存储器件，由许多重复的存储单元组成，通过存储单元中的电容器存储电荷和释放电荷来记录信息。随着制程工艺持续演进，DRAM集成度不断提高，元件尺寸不断地微缩，电容器储存电荷容量也面临考验。

为了提高单位面积内电荷容量，电容器从单面结构发展到双面结构，如图1～图2所示，电容阵列所在区域1’包括设置于半导体衬底300a’中的电容触点阵列301’，电容触点阵列301’连接下电极层313a’，下电极层313’的内外表面均设置有电容介质层316’，电容介质层316’的表面设置有上电极层317’，上电极层317’的表面依次被导电填充层318’及上电极覆盖层319’覆盖，底部支撑层304’(底部支撑层下层还包括用于隔离所述电容触点阵列301’的介电层300b’)、中部支撑层306’及顶部支撑层308’实现支撑作用；电容阵列外围区域2’包括设置于半导体衬底300a’中的导电结构302’及连接导电结构302’的导电栓塞323’；上电极覆盖层319’及导电栓塞323’通过绝缘材料层322’实现绝缘。

如图1所示，存储器的电容阵列边缘结构为具有凸角(图中虚框标注)的凹凸结构，在沉积绝缘材料层322’时，由于凸角的存在，所述绝缘材料层322’中会存在多条缝隙324’，所述缝隙324’埋设于所述绝缘材料层322’中，且与凸角连接。后续形成导电栓塞323’的时候，金属材料会沿着所述导电栓塞323’的通孔及所述缝隙324’沉积，最终导致导电栓塞323’与导电栓塞323’之间以及导电栓塞323’与凸角之间形成金属连接，出现短路现象，直接造成器件的失效。

基于上述原因，如何提高绝缘材料层的沉积质量，避免电容阵列与导电栓塞的短路以及导电栓塞之间的短路已成为本领域技术人员亟待解决的问题之一。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种电容阵列结构，用于解决现有技术中绝缘材料层沉积质量差引起的短路现象的问题。

为实现上述目的及其他相关目的，本实用新型提供一种电容阵列结构，所述电容阵列结构至少包括：

半导体衬底，所述半导体衬底上形成有电容触点阵列；

多个下电极层，分别接合于所述电容触点阵列中的各电容触点上，所述下电极层的截面呈U型；

阵列边界层，纵向设置于所述电容阵列结构的边缘，以使得所述电容阵列结构具有平坦外侧壁；

电容介质层，形成于所述下电极层的内表面及外表面；

上电极层，形成于所述电容介质层的表面；

导电填充层，形成于所述上电极层表面。

优选地，所述电容器阵列结构还包括顶部支撑层、中部支撑层及底部支撑层，均形成于所述半导体衬底上并连接各所述下电极层，其中，所述顶部支撑层位于所述下电极层的开口外围，所述中部支撑层位于所述下电极层的中部，所述底部支撑层形成于所述半导体衬底表面且位于所述下电极层的底部外围；所述电容阵列结构边缘的顶部支撑层及中部支撑层与所述阵列边界层连接。

更优选地，所述顶部支撑层、所述中部支撑层及所述底部支撑层的材料包括氮化硅。

优选地，所述下电极层的外轮廓构成的U型孔的深宽比介于5～20之间，所述U型孔的高度介于0.5～5μm之间。

优选地，所述导电填充层表面还形成有上电极覆盖层。

更优选地，所述导电填充层的材料包括掺硼的硅锗合金，所述上电极覆盖层的材料包括掺硼的多晶硅。

优选地，所述下电极层的材料包括氮化钛，所述电容介质层的材料包括氧化铬，所述上电极层的材料包括氮化钛。

优选地，所述电容阵列结构还包括覆盖于所述导电填充层表面的绝缘材料层。

优选地，所述平坦外侧壁垂直于所述半导体衬底。

如上所述，本实用新型的电容阵列结构，具有以下有益效果：

本实用新型的电容阵列结构通过阵列边界层的设置，使电容阵列的边缘具有垂直于半导体衬底的平坦表面，提高电容阵列外围绝缘材料层的沉积质量，避免绝缘材料层中出现缝隙，进而避免电容阵列与导电栓塞的短路以及导电栓塞之间的短路，以此提高半导体器件的良率。

附图说明

图1显示为现有技术中的电容阵列结构及导电栓塞短路的原理示意图。

图2显示为现有技术中的电容阵列结构及导电栓塞的俯视图。

图3显示为本实用新型的电容阵列结构及导电栓塞隔离的原理示意图。

图4显示为本实用新型的半导体衬底的剖视图。

图5显示为本实用新型形成叠层结构的剖视图。

图6显示为本实用新型形成叠层结构的俯视图。

图7显示为本实用新型形成第一掩膜层的剖视图。

图8显示为本实用新型形成第一掩膜层的俯视图。

图9显示为本实用新型形成电容孔的剖视图。

图10显示为本实用新型形成电容孔的俯视图。

图11显示为本实用新型形成第二掩膜层的剖视图。

图12显示为本实用新型形成第二掩膜层的俯视图。

图13显示为本实用新型电容阵列区域的叠层结构形成平坦外侧壁的剖视图。

图14显示为本实用新型电容阵列区域的叠层结构形成平坦外侧壁的俯视图。

图15显示为本实用新型形成下电极层的剖视图。

图16显示为本实用新型形成下电极层的俯视图。

图17显示为本实用新型形成第三掩膜层的剖视图。

图18显示为本实用新型形成第三掩膜层的俯视图。

图19显示为本实用新型去除牺牲层的剖视图。

图20显示为本实用新型去除牺牲层的俯视图。

图21显示为本实用新型形成电容介质层、上电极层、导电填充层及上电极覆盖层的剖视图。

图22显示为本实用新型形成电容介质层、上电极层、导电填充层及上电极覆盖层的俯视图。

图23显示为本实用新型形成第四掩膜层的剖视图。

图24显示为本实用新型形成第四掩膜层的俯视图。

图25显示为本实用新型形成绝缘材料层的剖视图。

元件标号说明

1，1’ 电容阵列所在区域

2，2’ 电容阵列外围区域

300a，300a’ 半导体衬底

300b，300b’ 介电层

301，301’ 电容触点阵列

302，302’ 导电结构

303 叠层结构

304，304’ 底部支撑层

305 第一牺牲层

306，306’ 中部支撑层

307 第二牺牲层

308，308’ 顶部支撑层

309 第一掩膜层

310 电容孔

311 第二掩膜层

312 叠层结构的外侧壁

313 导电层

313a，313a’ 下电极层

313b 阵列边界层

314 第三掩膜层

314a 边界挡堤

315 开口

316，316’ 电容介质层

317，317’ 上电极层

318，318’ 导电填充层

319，319’ 上电极覆盖层

320 导电填充层的外侧壁

321 第四掩膜层

322，322’ 绝缘材料层

323，323’ 导电栓塞

324’ 缝隙

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图4～图25。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图4～图25所示，本实用新型提供一种电容阵列结构的制备方法，所述电容阵列结构的制备方法包括：

1)提供一半导体衬底300a，所述半导体衬底300a上形成有电容触点阵列301，于所述半导体衬底300a上形成依次交替叠置的支撑层及牺牲层的叠层结构303。

具体地，如图4所示，所述半导体衬底300a内部制作有字线、位线、晶体管、隔离结构等结构，图中未显示。所述半导体衬底300a上形成有介电层300b，包括电容阵列所在区域1及电容阵列外围区域2。所述电容阵列所在区域1中包括多个呈阵列排布的电容触点，所述电容阵列外围区域2围绕于所述电容阵列所在区域1的周围，包括导电结构302。

具体地，如图5及图6所示，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述半导体衬底300a的表面形成所述叠层结构303，在本实施例中，所述叠层结构303包括底部支撑层304、第一牺牲层305、中部支撑层306、第二牺牲层307及顶部支撑层308，其中，所述底部支撑层304、所述中部支撑层306、所述顶部支撑层308的材料包括氮化硅，所述第一牺牲层305及所述第二牺牲层307的材料包括二氧化硅。

需要说明的是，所述叠层结构303包括依次交替叠置的支撑层及牺牲层，所述支撑层的数量大于所述牺牲层的数量，且所述牺牲层及所述支撑层构成的叠层结构中的底层材料层及顶层材料层均为所述支撑层，所述支撑层及所述牺牲层的数量可根据需要设定，不以本实施例为限。

2)于所述叠层结构303上形成第一掩膜层309，基于所述第一掩膜层309刻蚀所述叠层结构303，直至所述电容触点阵列301的表面，以形成复数个电容孔310。

具体地，如图7及图8所示，在本实施例中，于所述顶部支撑层308的表面旋涂光刻胶，通过曝光显影形成所述第一掩膜层309，所述第一掩膜层309包括多个暴露所述顶部支撑层308表面的凹槽，各凹槽与所述电容触点阵列301中的电容触点一一对应，以定义所述电容孔310；所述电容孔310的深宽比介于5～20之间，所述电容孔310的高度介于0.5～5μm之间，在本实施例中，所述电容孔310的深宽比为15，所述电容孔310的高度为2.5μm。

需要说明的是，所述第一掩膜层309的材料包括但不限于光刻胶，其他可作为所述叠层结构303掩膜的材料均适用于本实用新型，不以本实施例为限。

具体地，如图9及图10所示，基于所述第一掩膜层309刻蚀所述叠层结构303，以于所述叠层结构303中形成多个所述电容孔310，所述电容孔310贯穿所述底部支撑层304、所述第一牺牲层305、所述中部支撑层306、所述第二牺牲层307及所述顶部支撑层308，所述电容孔310的底部对准所述电容触点阵列301；然后剥离所述第一掩膜层309，并清洗所述顶部支撑层308的表面，以确保所述顶部支撑层308表面的洁净度。

需要说明的是，所述第一掩膜层309可通过剥离、研磨等方式去除，也可在形成电容孔的过程中被消耗，不以本实施例为限。

3)于所述电容阵列所在区域1的所述叠层结构303上形成第二掩膜层311基于所述第二掩膜层311刻蚀所述叠层结构303，直至所述半导体衬底300a的表面，以使得所述叠层结构303定义出的所述电容阵列所在区域的边界具有垂直于所述半导体衬底300a的平坦外侧壁312，进而获得具有垂直于所述半导体衬底300a的平坦外侧壁的电容阵列。

具体地，如图11及图12所示，于所述电容阵列所在区域1的所述顶部支撑层308表面旋涂光刻胶作为所述第二掩膜层311。所述第二掩膜层311用于切除所述叠层结构303在电容阵列区的突起图案，即在下电极层形成之前预先定义电容阵列区，也就是使所述电容阵列外围区域2不具有叠层结构。

具体地，如图13及图14所示，基于所述第二掩膜层311刻蚀所述叠层结构303，以去除所述电容阵列外围区域2的所述叠层结构303。所述电容阵列所在区域1的所述叠层结构303具有垂直于所述半导体衬底300a的平坦外侧壁312，不存在凸角。

具体地，剥离所述第二掩膜层311后清洗所述叠层结构303，以确保清洁度。

4)于步骤3)形成的结构表面形成导电层313，所述导电层313包括形成于所述电容孔310中的下电极层313a及形成于所述叠层结构303的所述平坦外侧壁312表面的阵列边界层313b。

具体地，如图15及图16所示，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于步骤3)形成的结构表面形成所述导电层313。在本实施例中，所述导电层313覆盖所述叠层结构303的侧壁、顶部、所述电容触点阵列301的顶部及所述电容阵列外围区域2的表面，所述下电极层313的材料包括氮化钛。在实际制备过程中，步骤4)中形成的导电层313可仅包括形成于所述电容孔310中的下电极层313a及形成于所述叠层结构303的所述平坦外侧壁312表面的阵列边界层313b，不以本实施例为限。

5)于所述导电层313上形成第三掩膜层314，所述第三掩膜层314具有用于巩固所述叠层结构的所述平坦外侧壁312的边界挡堤314a以及多个位于所述支撑层308上的开口315。

具体地，如图17及图18所示，在本实施例中，于所述导电层313上旋涂光刻胶，通过曝光显影形成所述第三掩膜层314，其中，所述边界挡堤314a用于巩固已定义出的电容阵列区的叠层结构303的周边，所述开口315用于形成去除牺牲层的挖空图案。如图18所示，在本实施例中，每四个电容孔与一个所述开口315交叠。

需要说明的是，所述第三掩膜层314的材料包括但不限于光刻胶，其他可作为所述下电极层313及所述叠层结构303掩膜的材料均适用于本实用新型，不以本实施例为限。

需要说明的是，在实际应用中，一个所述开口315仅与一个所述电容孔交叠，或者一个所述开口315同时与多个所述电容孔交叠，与同一开口交叠的电容孔的数量可根据需要设定，不以本实施例为限。

6)基于所述开口315去除所述叠层结构303中的牺牲层，然后剥离所述第三掩膜层314，并去除所述叠层结构303上表面的所述导电层313。

具体包括以下步骤：

61)如图17～图20所示，基于所述开口315刻蚀所述开口315暴露的所述导电层313及所述顶部支撑层308，以露出部分所述第二牺牲层307，其中，所述开口315暴露的所述导电层313的顶部介于所述顶部支撑层308与所述中部支撑层306之间。

62)如图17～图20所示，采用缓冲氧化物刻蚀液(BOE)通过湿法刻蚀工艺去除所述第二牺牲层307，由于所述第二牺牲层307是贯通的，因此暴露出部分所述第二牺牲层307即可去除全部所述第二牺牲层307。

63)如图17～图20所示，基于所述开口315刻蚀所述开口315暴露的所述中间支撑层306，以露出部分所述第一牺牲层305。

64)如图17～图20所示，采用缓冲氧化物刻蚀液(BOE)通过湿法刻蚀工艺去除所述第一牺牲层305，由于所述第一牺牲层305是贯通的，因此暴露出部分所述第一牺牲层305即可去除全部所述第一牺牲层305。

65)去除所述第三掩膜层314。

需要说明的是，去除所述第三掩膜层314后清洗所述下电极层313及所述叠层结构303的表面，以确保清洁度。

66)去除所述叠层结构303及所述电容阵列外围区域2上表面的所述导电层313，以使所述导电层313单离成所述阵列边界层313b及多个位于所述电容触点阵列301上的下电极层313a，所述阵列边界层313b不与所述下电极层313a电连接。

7)于所述导电层313的表面形成电容介质层316，并于所述电容介质层316的表面形成上电极层317，于所述上电极层317表面形成导电填充层318及上电极覆盖层319，所述阵列边界层313b的表面依次覆盖有所述电容介质层316、所述导电填充层318及所述上电极覆盖层319，所述导电填充层318具有平坦外侧壁320。

具体地，如图21及图22所示，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述导电层313的内表面及外表面沉积所述电容介质层316，所述电容介质层316的材料包括氧化铬。采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述电容介质层316的表面沉积所述上电极层317，所述上电极层317的材料包括氮化钛。采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical VaporDeposition)于所述上电极层317表面沉积导电填充层318，所述导电填充层318填满所述电容阵列的缝隙，其上表面不低于所述导电层313的顶部，所述导电填充层318的材料包括掺硼的硅锗合金；采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述导电填充层318的表面沉积上电极覆盖层319，所述上电极覆盖层319的材料包括掺硼的多晶硅；所述导电填充层318及所述上电极覆盖层319组成导电填充层。由于所述导电层313、所述电容介质层316、所述上电极层317、所述导电填充层318及所述上电极覆盖层319均基于步骤3)中形成的所述叠层结构303沉积，因此，所述导电填充层318具有垂直于所述半导体衬底300a的平坦外侧壁320。

8)于所述上电极覆盖层319上形成第四掩膜层321，基于所述第四掩膜层321去除所述电容阵列外围区域2的所述电容介质层316、所述上电极层317、所述导电填充层318及所述上电极覆盖层319，然后剥离所述第四掩膜层321。

具体地，如图23及图24所示，在本实施例中，于所述上电极覆盖层319的表面旋涂光刻胶，通过曝光显影形成所述第四掩膜层321，所述第四掩膜层321覆盖所述电容阵列所在区域1的上电极覆盖层319，基于所述第四掩膜层321刻蚀所述电容阵列外围区域2的所述下电极层313、所述电容介质层316、所述上电极层317、所述导电填充层318及所述上电极覆盖层319。然后去除所述第四掩膜层321，并通过清洗的方式确保所述上电极覆盖层319表面的洁净度。

需要说明的是，所述第四掩膜层321的材料包括但不限于光刻胶，其他可作为所述下电极层313、所述电容介质层316、所述上电极层317、所述导电填充层318及所述上电极覆盖层319掩膜的材料均适用于本实用新型，不以本实施例为限。

9)基于所述上电极覆盖层319的上表面及平坦外侧壁，于步骤8)形成的结构表面覆盖绝缘材料层322，对所述绝缘材料层322的上表面进行平坦化处理。

具体地，如图25所示，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于步骤7)形成的结构表面覆盖绝缘材料层322；由于所述上电极覆盖层319具有垂直于所述半导体衬底300a的平坦外侧壁，因此，所述绝缘材料层322沉积过程中不会产生缝隙，沉积质量大大提高，进而可避免短路及器件失效现象。在本实施例中，采用化学机械研磨(chemical mechanical polish，CMP)对所述绝缘材料层321的上表面进行平坦化处理。

实施例二

如图25所示，本实用新型还提供一种电容阵列结构，所述电容阵列结构包括：

半导体衬底300a、底部支撑层304、中部支撑层306、顶部支撑层308、下电极层313a、阵列边界层313b、电容介质层316、第二电极层317、导电填充层318、上电极覆盖层319及绝缘材料层322。

如图25所示，所述半导体衬底300a设置于底部。

具体地，在本实施例中，所述包括电容阵列所在区域1及电容阵列外围区域2。所述电容阵列所在区域1中形成有电容触点阵列301，所述电容触点阵列301下方的半导体衬底300a中形成有内存数组结构阵列，用于实现数据存储。所述半导体衬底300a的电容阵列外围区域2中设置有其他控制器件。

如图25所示，所述底部支撑层304位于所述半导体衬底300a上；所述顶部支撑层308位于所述下电极层317的开口外围，且垂直于所述下电极层317的U形侧壁延伸方向；所述中部支撑层306位于所述顶部支撑层308与所述底部支撑层304之间；且所述底部支撑层304、所述中部支撑层306及所述顶部支撑层308均与所述下电极层313连接。

具体地，在本实施例中，所述底部支撑层304、所述中部支撑层306及所述顶部支撑层308的材料包括但不限于氮化硅。

如图25所示，所述下电极层313a接合于所述电容触点阵列301上。

具体地，所述下电极层313a的截面呈U型，所述下电极层313a的材料包括但不限于氮化钛。所述下电极层313a的外轮廓构成的U型孔的深宽比介于5～20之间，所述U型孔的高度介于0.5～5μm之间，在本实施例中，所述U型孔的深宽比为15，所述U型孔的高度为2.5μm。

如图25所示，所述阵列边界层313b纵向设置于所述电容阵列结构的边缘。

具体地，所述阵列边界层313b与所述电容阵列结构边缘的顶部支撑层308及中部支撑层306连接，形成纵向支撑件，以使得所述电容阵列结构具有垂直于所述半导体衬底300a的平坦外侧壁。

如图25所示，所述电容介质层316覆盖于所述下电极层26的内表面及外表面。

具体地，所述电容介质层316的材料包括但不限于氧化铬。

如图25所示，所述上电极层317覆盖于所述电容介质层316的外表面。

具体地，所述上电极层317的材料包括但不限于氮化钛。

如图25所示，所述导电填充层318覆盖所述上电极层28的外表面。

具体地，所述导电填充层318的填满所述上电极层317之间的间隙，且所述导电填充层318的上表面不低于所述上电极层317的顶部。所述导电填充层318的材料包括但不限于掺硼的硅锗合金。

如图25所示，所述上电极覆盖层319覆盖所述导电填充层318的外表面。

具体地，所述上电极覆盖层319的材料包括但不限于掺硼的多晶硅。所述上电极覆盖层319具有垂直于所述半导体衬底的平坦外侧壁，以此可避免电容阵列外侧壁存在凸角。

如图25所示，所述绝缘材料层322覆盖于所述上电极覆盖层319的上表面及平坦外侧壁。

具体地，由于所述上电极覆盖层319的外侧壁平坦，且垂直于所述半导体衬底300a；因此形成所述绝缘材料层322时不会产生埋设于所述绝缘材料层322内部，且与所述上电极覆盖层319连接的缝隙。

如图3所示，于本实用新型的电容阵列外围区域2形成导电栓塞323后，由于所述绝缘材料层322内部不存在与所述上电极覆盖层319连接的缝隙，因此，可避免所述导电栓塞与所述电容阵列及所述导电栓塞之间引起短路，进而提高器件性能。

综上所述，本实用新型提供一种电容阵列结构，包括半导体衬底，所述半导体衬底上形成有电容触点阵列；多个下电极层，分别接合于所述电容触点阵列中的各电容触点上，所述下电极层的截面呈U型；阵列边界层，纵向设置于所述电容阵列结构的边缘，以使得所述电容阵列结构具有平坦外侧壁；电容介质层，形成于所述下电极层的内表面及外表面；上电极层，形成于所述电容介质层的表面；导电填充层，形成于所述上电极层表面。本实用新型的电容阵列结构通过阵列边界层的设置，使电容阵列的边缘具有垂直与半导体衬底的平坦表面，提高电容阵列外围绝缘材料层的沉积质量，避免绝缘材料层中出现缝隙，进而避免电容阵列与导电栓塞的短路以及导电栓塞之间的短路，以此提高半导体器件的良率。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (6)

1.一种电容阵列结构，其特征在于，所述电容阵列结构至少包括：

半导体衬底，所述半导体衬底上形成有电容触点阵列；

多个下电极层，分别接合于所述电容触点阵列中的各电容触点上，所述下电极层的截面呈U型；

阵列边界层，纵向设置于所述电容阵列结构的边缘，以使得所述电容阵列结构具有平坦外侧壁；

电容介质层，形成于所述下电极层的内表面及外表面；

上电极层，形成于所述电容介质层的表面；及

导电填充层，形成于所述上电极层表面。

2.根据权利要求1所述的电容阵列结构，其特征在于：所述电容阵列结构还包括顶部支撑层、中部支撑层及底部支撑层，均形成于所述半导体衬底上并连接各所述下电极层，其中，所述顶部支撑层位于所述下电极层的开口外围，所述中部支撑层位于所述下电极层的中部，所述底部支撑层形成于所述半导体衬底表面且位于所述下电极层的底部外围；

所述电容阵列结构边缘的顶部支撑层及中部支撑层与所述阵列边界层连接。

3.根据权利要求1所述的电容阵列结构，其特征在于：所述下电极层的外轮廓构成的U型孔的深宽比介于5～20之间，所述U型孔的高度介于0.5～5μm之间。

4.根据权利要求1所述的电容阵列结构，其特征在于：所述导电填充层表面还形成有上电极覆盖层。

5.根据权利要求1所述的电容阵列结构，其特征在于：所述电容阵列结构还包括覆盖于所述导电填充层表面的绝缘材料层。

6.根据权利要求1所述的电容阵列结构，其特征在于：所述平坦外侧壁垂直于所述半导体衬底。