TWI389260B - 半導體記憶體之電容下電極的製備方法 - Google Patents

Description

半導體記憶體之電容下電極的製備方法

本發明有關於一種電容電極的製備方法，尤指一種動態隨機存取記憶體之電容下電極的製備方法。

動態隨機存取記憶體為一種半導體記憶體，而動態隨機存取記憶體中的每一記憶胞係由一場效電晶體(field effect transistor)與一電容所構成，其中場效電晶體之源極或汲極電性連接於電容，而電容又可分為堆疊式(stacked type)和深溝槽式(deep trench type)二種型態，堆疊式電容係直接形成在具有場效電晶體之半導體基板表面，而深溝槽式電容係形成於半導體基板之內部。

如第一圖至第四圖所示，為習知半導體記憶體之電容下電極製作方法，首先製備一設有場效電晶體(圖未示)以及數個導電插塞11a之半導體基板1a，該些導電插塞11a與場效電晶體之源極或汲極電性連接。而後於該半導體基板1a之上表面形成一堆疊結構2a，而該堆疊結構2a由下而上包含一絕緣氧化物層21a、一介質層22a以及一絕緣氮化物層23a，而絕緣氧化物層21a、介質層22a以及絕緣氮化物層23a對於酸具有不同的蝕刻速率。如第二圖所示，設置完堆疊結構2a後，開始蝕刻局部的絕緣氧化物層21a、介質層22a以及絕緣氮化物層23a而形成數個穿孔24a，使得導電插塞11a暴露於穿孔24a中，而後於每一穿孔24a中置入一導電金屬板25a，該些導電金屬板25a接觸該些導電插塞11a，又於每一穿孔24a中形成數個ㄩ形的電容下電極26a，該些電容下電極26a壓制於該些導電金屬板25a之上面，而後如第三圖及第四圖所示，蝕刻局部的絕緣氮化物層23a以及電容下電極26a，以及蝕刻移除介質層22a。

為了提升記憶體所能儲存的資料容量，必須要提高記憶胞的密度，而所採取的方式就是降低製程尺寸，當製程尺寸越小越小時，ㄩ形之電容下電極26a之製作也越來越不容易，由於尺寸變小也使得其支撐應力變弱，將導致將來在電容下電極之外部製作介電層及電容上電極時，非常不易。

緣是，本發明人有感於上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。

鑒於以上之問題，本發明之主要目的為提供一種半導體記憶體之電容下電極的製備方法，增加電容下電極的支撐應力，進而降低將來在電容下電極外部設置電容介電層以及電容上電極的困難度。

為了達到上述之目的，本發明係提供一種半導體記憶體之電容下電極的製備方法，包括下列步驟：形成一第一堆疊結構於一半導體基板，該半導體基板具有數個導電插塞；蝕刻該第一堆疊結構而形成數個第一穿孔，該些第一穿孔暴露該些導電插塞；於該些第一穿孔之中各置入一導電金屬板，該些導電金屬板壓制於該些導電插塞之上面；於該些第一穿孔之中各置入一實心的第一導電柱體，該些第一導電柱體壓制於該些導電金屬板之上面；形成一第二堆疊結構於該第一堆疊結構之上面；蝕刻該第二堆疊結構而形成數個第二穿孔，該些第二穿孔暴露該些第一導電柱體；以及於該些第二穿孔之中各置入一實心的第二導電柱體，該些第二導電柱體壓制於該些第一導電柱體之上面。

本發明另提供一種半導體記憶體之電容下電極的製備方法，包括下列步驟：形成一第一堆疊結構於一半導體基板，該半導體基板具有數個導電插塞；形成一第二堆疊結構於該第一堆疊結構之上面；蝕刻該第一堆疊結構以及該第二堆疊結構，而形成數個由該第二堆疊結構之頂面延伸至該第一堆疊結構之底面的穿孔，該些穿孔暴露該些導電插塞；於該些穿孔之中各置入一導電金屬板，該些導電金屬板壓制於該些導電插塞之上面；以及於該些穿孔之中各置入一實心柱狀的電容下電極，該些電容下電極壓制於於該些導電金屬板之上面。

本發明具有以下有益的效果：實心柱狀的電容下電極，其具有較強的支撐應力，降低將來在電容下電極外部設置電容介電層以及電容上電極的困難度。另一方面，實心柱狀的電容下電極相較於習知ㄩ形的電容下電極，具有較大的表面積，所以能夠儲存較多的電荷。

如第五圖至第十五圖所示，為本發明半導體記憶體之電容下電極的製備方法之步驟剖視圖，其中該半導體記憶體為動態隨機存取記憶體。如第五圖所示，首先製備一半導體基板1，該半導體基板1內埋設有數個多晶矽材質的導電插塞11以及與該些導電插塞11電性連接之場效電晶體之源極或汲極(圖未示)。接著形成一第一堆疊結構2於該半導體基板1之上表面，而該第一堆疊結構2則包含二個第一絕緣氧化物層21、一第一介質層22以及一第一絕緣氮化物層23，該第一介質層22與該第一絕緣氮化物層23位於該二第一絕緣氧化物層21之間，該第一絕緣氮化物層23位於該第一介質層22之上面，其中該第一介質層22的材質為絕緣氧化物或多晶矽。

接著如第六圖及第七圖所示，蝕刻該第一絕緣氧化物層21及該第一絕緣氮化物層23以形成數個第一溝槽24，接著埋入數個第一介質板25於該些第一溝槽24中，其中該第一介質板25的材質為絕緣氧化物或多晶矽。

如第八圖所示，在埋入第一介質板25之後，對該二第一絕緣氧化物層21、第一絕緣氮化物層23以及第一介質層22進行局部的蝕刻以形成數個第一穿孔26，而該些第一穿孔26暴露該些導電插塞11。

如第九圖所示，在形成該些第一穿孔26之後，於該些第一穿孔26之中各置入一導電金屬板27，該導電金屬板為鈦金屬板，而該些導電金屬板27之底面壓制於該些導電插塞11之上面而達成電性連接之作用。在置入導電金屬板27之後，於該些第一穿孔26之中各插置一實心的第一導電柱體28，該些第一導電柱體28的材質為氮化鈦，該些第一導電柱體28壓制於該些導電金屬板27之上面以達到電性連接之作用。

如第十圖所示，接著對埋設有第一導電柱體28之第一堆疊結構2之頂面藉由化學機械拋光(Chemical Mechanical Polishing)使其平整，進而設置一第二堆疊結構3於該第一堆疊結構2之上面，而該第二堆疊結構3由下而上包含一第二介質層31以及一第二絕緣氮化物層32，其中該第二介質層31的材質為絕緣氧化物或多晶矽。

而後，如第十一圖及第十二圖所示，對該第二絕緣氮化物層32進行局部蝕刻以形成數個第二溝槽33，接著埋入數個第二介質板34於該些第二溝槽33中，而第二介質板34的材質為絕緣氧化物或多晶矽。

如第十三圖所示，在埋入第二介質板34於第二溝槽33之後，對第二絕緣氮化物層32以及第二介質層31進行局部蝕刻以形成數個第二穿孔35，該些第二穿孔35由第二絕緣氮化物層32之頂面延伸至第二介質層31之底面，該些第二穿孔35暴露第一導電柱體28。

如第十四圖及第十五圖所示，在形成第二穿孔35後，於每一第二穿孔35之中各插置一第二導電柱體36，第二導電柱體36之材質為氮化鈦，該些第二導電柱體36壓制於該些第一導電柱體28之上面。最後，將第一介質層22、第二介質層31、第一介質板25、及第二介質板34蝕刻去除，而上下堆疊的第一導電柱體28以及第二導電柱體36即為電容下電極。

第十六圖為本發明半導體記憶體之電容下電極的製備方法之第二實施例，其與第一實施例之步驟差異之處在於：在設置第二堆疊結構3之後，直接於第二堆疊結構3形成第二穿孔35，接著於每一第二穿孔35置入第二導電柱體36。

第十七圖及第十八圖為本發明半導體記憶體之電容下電極的製備方法之第三實施例，其與第一實施例的步驟差異在於：在置入第一介質板25於第一溝槽24中之後，就先將第二堆疊結構3設置於該第一堆疊結構2之上面，接著蝕刻第二絕緣氮化物層32以形成數個第二溝槽33，進而於第二溝槽33中埋入第二介質板34。而後對第一堆疊結構2以及第二堆疊結構3進行局部的蝕刻，以形成數個由第二堆疊結構3之頂部延伸至第一堆疊結構2之底部的穿孔4。接著於每一穿孔4依序置入一導電金屬板5以及插置一實心柱狀的電容下電極6，電容下電極6壓制於導電金屬板5之上面。

第十九圖為本發明半導體記憶體之電容下電極的製備方法之第四實施例，其與第三實施例之步驟差異之處在於：在設置第二堆疊結構3之後，直接形成數個由第二堆疊結構3之頂部延伸至第一堆疊結構2之底部的穿孔4。接著於每一穿孔4依序置入一導電金屬板5以及插置一實心柱狀的電容下電極6，電容下電極6壓制於導電金屬板5之上面。

本發明半導體記憶體之電容下電極的製備方法，其具有下列優點：

1、採用實心柱狀的電容下電極6，其相較於習知ㄩ形的電容下電極而言，具有較強的支撐應力，進而降低將來在電容下電極6外部設置電容介電層以及電容上電極的困難度。

2、實心柱狀的電容下電極6相較於習知ㄩ形的電容下電極，具有較大的表面積，所以能夠儲存較多的電荷。

以上所述者，僅為本發明其中的較佳實施例而已，並非用來限定本發明的實施範圍，即凡依本發明申請專利範圍所做的均等變化與修飾，皆為本發明專利範圍所涵蓋。

【習知】

1a．．．半導體基板

11a．．．導電插塞

2a．．．堆疊結構

21a．．．絕緣氧化物層

22a．．．介質層

23a．．．絕緣氮化物層

24a．．．穿孔

25a．．．導電金屬板

26a．．．電容下電極

【本發明】

1．．．半導體基板

11．．．導電插塞

2．．．第一堆疊結構

21．．．第一絕緣氧化物層

22．．．第一介質層

23．．．第一絕緣氮化物層

24．．．第一溝槽

25．．．第一介質板

26．．．第一穿孔

27．．．導電金屬板

28．．．第一導電柱體

3．．．第二堆疊結構

31．．．第二介質層

32．．．第二絕緣氮化物層

33．．．第二溝槽

34．．．第二介質板

35．．．第二穿孔

36．．．第二導電柱體

4．．．穿孔

5．．．導電金屬板

6．．．電容下電極

第一圖為習知半導體記憶體之電容下電極的製備步驟剖視圖(一)。

第二圖為習知半導體記憶體之電容下電極的製備步驟剖視圖(二)。

第三圖為習知半導體記憶體之電容下電極的製備步驟剖視圖(三)。

第四圖為習知半導體記憶體之電容下電極的製備步驟剖視圖(四)。

第五圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(一)。

第六圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(二)。

第七圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(三)。

第八圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(四)。

第九圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(五)。

第十圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(六)。

第十一圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(七)。

第十二圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(八)。

第十三圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(九)。

第十四圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(十)。

第十五圖為本發明半導體記憶體之電容下電極之第一實施例的製備步驟剖視圖(十一)。

第十六圖為本發明半導體記憶體之電容下電極之第二實施例的製備步驟剖視圖。

第十七圖為本發明半導體記憶體之電容下電極之第三實施例的製備步驟剖視圖(一)。

第十八圖為本發明半導體記憶體之電容下電極之第三實施例的製備步驟剖視圖(二)。

第十九圖為本發明半導體記憶體之電容下電極之第四實施例的製備步驟剖視圖。

1．．．半導體基板

2．．．第一堆疊結構

22．．．第一介質層

25．．．第一介質板

27．．．導電金屬板

28．．．第一導電柱體

3．．．第二堆疊結構

31．．．第二介質層

34．．．第二介質板

36．．．第二導電柱體

Claims (19)

1. 一種半導體記憶體之電容下電極的製備方法，包括下列步驟：形成一第一堆疊結構於一半導體基板，該半導體基板具有數個導電插塞；蝕刻該第一堆疊結構而形成數個第一穿孔，該些第一穿孔暴露該些導電插塞；於該些第一穿孔之中各置入一導電金屬板，該些導電金屬板壓制於該些導電插塞；於該些第一穿孔之中各置入一實心的第一導電柱體，該些第一導電柱體壓制於該些導電金屬板之上面；形成一第二堆疊結構於該第一堆疊結構之上面；蝕刻該第二堆疊結構而形成數個第二穿孔，該些第二穿孔暴露該些第一導電柱體；以及於該些第二穿孔之中各置入一實心的第二導電柱體，該些第二導電柱體壓制於該些第一導電柱體之上面。
2. 如申請專利範圍第1項所述之半導體記憶體之電容下電極的製備方法，其中該第一堆疊結構包含二個第一絕緣氧化物層、一第一介質層以及一第一絕緣氮化物層，該第一介質層與該第一絕緣氮化物層位於該二第一絕緣氧化物層之間，該第一絕緣氮化物層位於該第一介質層之上面，而該第二堆疊結構由下而上包含一第二介質層以及一第二絕緣氮化物層。
3. 如申請專利範圍第2項所述之半導體記憶體之電容下電極的製備方法，其中在形成該些第一穿孔之前，更包括蝕刻該第一絕緣氧化物層及該第一絕緣氮化物層而形成數個第一溝槽，而後埋入數個第一介質板於該些第一溝槽中。
4. 如申請專利範圍第2項所述之半導體記憶體之電容下電極的製備方法，其中在形成該些第二穿孔之前，更包括蝕刻該第二絕緣氮化物層而形成數個第二溝槽。
5. 如申請專利範圍第4項所述之半導體記憶體之電容下電極的製備方法，其中在形成該些第二溝槽之後，更包括置入數個第二介質板於該些第二溝槽中。
6. 如申請專利範圍第2項所述之半導體記憶體之電容下電極的製備方法，其中在形成該些第二導電柱體之後，更包括蝕刻移除該第一介質層以及該第二介質層。
7. 如申請專利範圍第2項所述之半導體記憶體之電容下電極的製備方法，其中該第一介質層為絕緣材料件或導體材料件。
8. 如申請專利範圍第2項所述之半導體記憶體之電容下電極的製備方法，其中該第二介質層為絕緣材料件或導體材料件。
9. 如申請專利範圍第3項所述之半導體記憶體之電容下電極的製備方法，其中該第一介質板為絕緣材料件或導體材料件。
10. 如申請專利範圍第5項所述之半導體記憶體之電容下電極的製備方法，其中該第二介質板為絕緣材料件或導體材料件。
11. 一種半導體記憶體之電容下電極的製備方法，包括下列步驟：形成一第一堆疊結構於一半導體基板，該半導體基板具有數個導電插塞，其中該第一堆疊結構包含二個第一絕緣氧化物層、一第一介質層以及一第一絕緣氮化物層，該第一介質層與該第一絕緣氮化物層位於該二第一絕緣氧化物層之間，該第一絕緣氮化物層位於該第一介質層之上面；形成一第二堆疊結構於該第一堆疊結構之上面，其中該第二堆疊結構由下而上包含一第二介質層以及一第二絕緣氮化物層；蝕刻該第一堆疊結構以及該第二堆疊結構，而形成數個由該第二堆疊結構之頂面延伸至該第一堆疊結構之底面的穿孔，該些穿孔暴露該些導電插塞；於該些穿孔之中各置入一導電金屬板，該些導電金屬板壓制於該些導電插塞之上面；以及於該些穿孔之中各置入一實心柱狀的電容下電極，該些電容下電極壓制於於該些導電金屬板之上面。
12. 如申請專利範圍第11項所述之半導體記憶體之電容下電極的製備方法，其中在形成該第二堆疊結構之前，更包括蝕刻該第一絕緣氧化物層及該第一絕緣氮化物層而形成數個第一溝槽，而後置入數個第一介質板於該些第一溝槽中。
13. 如申請專利範圍第11項所述之半導體記憶體之電容下電極的製備方法，其中在形成該些穿孔之前，更包括蝕刻該第二絕緣氮化物層而形成數個第 二溝槽。
14. 如申請專利範圍第13項所述之半導體記憶體之電容下電極的製備方法，其中在形成該些第二溝槽之後，更包括置入數個第二介質板於該些第二溝槽中。
15. 如申請專利範圍第11項所述之半導體記憶體之電容下電極的製備方法，其中在形成該些電容下電極之後，更包括蝕刻移除該第一介質層及該第二介質層。
16. 如申請專利範圍第11項所述之半導體記憶體之電容下電極的製備方法，其中該第一介質層為絕緣材料件或導體材料件。
17. 如申請專利範圍第11項所述之半導體記憶體之電容下電極的製備方法，其中該第二介質層為絕緣材料件或導體材料件。
18. 如申請專利範圍第12項所述之半導體記憶體之電容下電極的製備方法，其中該第一介質板為絕緣材料件或導體材料件。
19. 如申請專利範圍第14項所述之半導體記憶體之電容下電極的製備方法，其中該第二介質板為絕緣材料件或導體材料件。