TWI455250B - 動態隨機存取記憶體低寄生電容接觸層及閘極結構及其製程 - Google Patents

動態隨機存取記憶體低寄生電容接觸層及閘極結構及其製程 Download PDF

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Description

動態隨機存取記憶體低寄生電容接觸層及閘極結構及其製程
本發明係關於一種半導體記憶體結構及半導體製程方法，尤指一種在動態隨機存取記憶體製程中，使用氧化矽側壁間隔層於兩閘極之間製作接觸插塞之方法。
動態隨機存取記憶體(dynamic random access memory,DRAM)為很多電子產品中不可或缺的關鍵元件。DRAM上有數目龐大的記憶單元(memory cell)聚集形成一陣列區，用來儲存資料，而每一記憶單元則由一金屬氧化半導體(metal oxide semiconductor，MOS)電晶體與一電容器(capacitor)串聯組成。各MOS電晶體以及電容器係利用數條字元線(word line)與位元線(bit line)加以電連接，進而決定出各個記憶單元的位址，其電連接的方法，是在MOS電晶體的製程中，製作出不同材料層之間的接觸洞，在其中形成接觸插塞，使MOS電晶體能實際運作。
在習知的DRAM單元製程中，係先沉積一氧化矽介電層覆蓋MOS電晶體，之後再利用蝕刻製程，在氧化矽介電層中形成接觸洞，在蝕刻接觸洞時，係利用電晶體的閘極上的氮化矽側壁間隔層和氧化矽介電層的蝕刻比不同，以蝕刻氣體或液體蝕刻掉部分的氧化矽介電層，而氮化矽側壁間隔層則不會被蝕刻，因此可以保護閘極完整。之後在MOS電晶體之上形成介電層，然後在介電層上形成堆疊式電容，並使堆疊式電容與前述之MOS電晶體電連結。
然而，由於氮化矽或氮化矽側壁間隔層在操作時會產生的較高的寄生電容，會影響到DRAM的操作效率。為了提高DRAM的速度和可靠度，需降低DRAM的寄生電容，例如，在DRAM單元製程中不使用氮化矽側壁間隔層，故必須提出另一種半導體製程方法。
本發明之主要目的在提供一種DRAM製程，其中，僅使用氧化矽層作為側壁間隔層，於兩閘極間製作接觸插塞，而可解決前述習知技藝的問題。
根據本發明之較佳實施例，本發明提供一種半導體記憶體製程，首先，提供一基底，包含一記憶陣列區和一週邊電路區，接著，於記憶陣列區和週邊電路區形成複數個閘極，之後，於各個閘極上形成一氧化矽側壁間隔層，然後，於各個閘極旁的基底中形成一源極/汲極摻雜區，最後，於閘極之各個源極/汲極摻雜區上形成一多晶矽層，且使多晶矽層和各個閘極之上表面切齊。
此外，上述製程可另包含：移除週邊電路區內的多晶矽層，曝露出週邊電路區內的源極/汲極摻雜區，然後，於週邊電路區內的各個閘極之氧化矽側壁間隔層上形成一阻擋層，之後，將週邊電路區內的各個閘極之間的空間填滿一第一介電層，並且使第一介電層之上表面和週邊電路區內的閘極之上表面切齊，去除位於週邊電路區內的至少一閘極之閘極頂蓋層以形成一第一凹孔，以及位於週邊電路區內的至少一閘極之源極/汲極摻雜區上之第一介電層以形成一第二凹孔，最後，將第一凹孔和第二凹孔填滿一金屬層。
根據本發明之另一較佳實施例，本發明提供一種半導體記憶體結構，包含：一基底，包含一記憶陣列區和一週邊電路區，其中複數個閘極分別設於記憶陣列區和週邊電路區，並且各個閘極各具有一源極/汲極摻雜區位於各個閘極旁的該基底中、一氧化矽側壁間隔層位於各個閘極上、一多晶矽接觸插塞，位於記憶陣列區內和週邊電路區之各個閘極之各個源極/汲極摻雜區上，並且多晶矽接觸插塞與氧化矽側壁間隔層接觸，此外，多晶矽接觸插塞和氧化矽側壁間隔層之間沒有氮化矽間隔層。
根據本發明之又一較佳實施例，本發明提供一種半導體記憶體結構，包含：一基底，包含一記憶陣列區和一週邊電路區，其中複數個閘極分別設於記憶陣列區和週邊電路區，並且各個閘極各具有一源極/汲極摻雜區位於各個閘極旁的該基底中、一氧化矽側壁間隔層位於各個閘極上、一阻擋層，位於週邊電路區內的各個氧化矽側壁間隔層上、一多晶矽接觸插塞，位於記憶陣列區內之各個閘極之各個源極/汲極摻雜區上，並且多晶矽接觸插塞與氧化矽側壁間隔層接觸和一金屬接觸插塞，位於週邊電路區內的至少一閘極之源極/汲極摻雜區上。
本發明之特徵在於利用氧化矽取代習知的氮化矽側壁間隔層，因為氧化矽的介電常數較氮化矽低，因此，完成之後的DRAM其寄生電容會較小，可達到較高的操作效能。
為讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
第1圖至第10圖繪示本發明之半導體記憶體製程示意圖。如第1圖所示，首先，提供一基底10，包含一記憶陣列區A和一週邊電路區B，另外，在記憶陣列區A和週邊電路區B的基底10中各設有一淺溝渠隔離12。接著，於記憶陣列區A和週邊電路區B的基底10上形成複數個閘極14，其中各個閘極14具有一閘極導電層16與一閘極頂蓋層18。其中，位於記憶陣列區A的閘極14可以是凹入式閘極結構。
之後，進行一離子植入製程，於各個閘極14旁的基底10中，形成一輕源極/汲極摻雜區20，然後，於各個閘極14上順應地形成一氧化矽層22覆蓋各個閘極14、基底10和淺溝渠隔離12。之後，如第2圖所示，進行一非等向性蝕刻，去除部分的氧化矽層14，以在各個閘極之側壁形成一氧化矽側壁間隔層24，接著，利用閘極14及氧化矽側壁間隔層24為遮罩，在各個閘極14旁的基底10中形成一源極/汲極摻雜區26。
此後，在源極/汲極摻雜區26的基底表面利用磊晶製程，形成一磊晶層28。此磊晶層28可依不同的產品需要選擇性形成。如第3圖所示，全面形成一多晶矽層30覆蓋記憶陣列區A和週邊電路區B各個閘極14和淺溝渠隔離12，並且填滿閘極14之間的空間。值得注意的是：本發明在形成多晶矽層30之前和形成氧化矽側壁間隔層24之後，沒有形成任何氮化矽間隔層。
如第4圖所示，進行一化學機械研磨(CMP)製程，將多晶矽層30研磨至和各個閘極14之頂部切齊，以形成多晶矽接觸插塞32於磊晶層28上。接著，形成一圖案化遮罩層(圖未示)，覆蓋記憶陣列區A和週邊電路區B內的閘極14以及多晶矽層30，曝露出記憶陣列區A內的淺溝渠隔離12和週邊電路區B內的淺溝渠隔離12上的多晶矽層30以及記憶陣列區A和週邊電路區B內其它非屬多晶矽接觸插塞32的多晶矽層30的部份，然後，移除曝露的多晶矽層30，最後再將圖案化遮罩層移除。接著，將氧化矽層填入閘極14及多晶矽接觸插塞32間，也就是前面步驟所說的非屬多晶矽接觸插塞32的多晶矽層30的區域，並以化學機械研磨移除部分之氧化矽並同時完成平坦化。至此，在記憶陣列區A和週邊電路區B內電連結源極/汲極摻雜區26的多晶矽接觸插塞32已完成。之後，如第5圖所示，可以在閘極14和多晶矽接觸插塞32上，另形成一層間介電層34，並且在層間介電層34上形成一堆疊式電容36，並利用另一接觸插塞38同時和堆疊式電容36之電極以及多晶矽接觸插塞32電連結，以完成DRAM的核心元件製作。
然而，根據本發明之另一較佳實施例，週邊電路區的接觸插塞亦可以改用金屬接觸插塞，其製程如下所述。
在完成第4圖之研磨多晶矽層之步驟後，如第6圖所示，形成另一圖案化遮罩層40，覆蓋記憶陣列區A內的閘極14以及多晶矽接觸插塞32，並且曝露出週邊電路區B內的多晶矽接觸插塞32以及記憶陣列區A內和週邊電路區B內的淺溝渠隔離12的多晶矽層30。接著，利用蝕刻製程去除週邊電路區B內的多晶矽接觸插塞32、記憶陣列區A內和週邊電路區B內的淺溝渠隔離12上的多晶矽層30，以及移除記憶陣列區A內非屬多晶矽接觸插塞32的其它部份。然後，如第7圖所示，移除圖案化遮罩層40，然後，形成一阻擋層42，例如氮化矽層，順應地覆蓋週邊電路區B的各個閘極14以及基底10表面，之後，形成一第一介電層44，例如硼磷矽玻璃，覆蓋阻擋層42，並且填滿週邊電路區B的各個閘極14之間的空間以及記憶陣列區A內的閘極14及多晶矽接觸插塞32之間的間隙。然後，利用化學機械研磨將阻擋層42和第一介電層44磨至和週邊電路區B的閘極14之上表面切齊。
如第8圖所示，在第一介電層42上、記憶陣列區A內的多晶矽插塞32上、各個閘極14上和第一介電層44上形成一第二介電層46，例如氧化矽。如第9圖所示，形成另一圖案化遮罩層(圖未示)覆蓋部分之第二介電層46，然後，利用蝕刻製程，去除部分之第二介電層46、位於週邊電路區B內的至少一閘極14之閘極頂蓋層18以形成一第一凹孔48以及去除位於週邊電路區B內的至少一閘極之源極/汲極摻雜區26上之第一介電層44以形成一第二凹孔50。
如第10圖所示，在第一凹孔48和第二凹孔50中填滿一金屬層，例如包含鎢、鈦、鋁、氮化鈦等金屬層與介面層，作為金屬接觸插塞52。之後，可以在第二介電層上46，另形成一層間介電層54，並且在層間介電層54上形成一堆疊式電容56，並利用另一接觸插塞58同時和堆疊式電容56之電極以及多晶矽接觸插塞32或金屬接觸插塞52電連結，以完成DRAM的核心元件製作。
如第5圖所示，本發明提供了一種半導體記憶體結構，包含：一基底10，設有一記憶陣列區A和一週邊電路區B，其中複數個閘極14分別設於記憶陣列區A和週邊電路區B，並且各個閘極14各具有一源極/汲極摻雜區26位於各個閘極14旁的基底10中、一磊晶層28選擇性設於源極/汲極摻雜區26之基底上、一氧化矽側壁間隔層24位於各個閘極14上、一多晶矽接觸插塞32，位於記憶陣列區A內和週邊電路區B之各個閘極14之各個源極/汲極摻雜區26上，並且多晶矽接觸插塞32與氧化矽側壁間隔層24接觸，此外，多晶矽接觸插塞32和氧化矽側壁間隔層24之間沒有氮化矽間隔層。
如第10圖所示，本發明提供了另一種半導體記憶體結構，包含一基底10，設有一記憶陣列區A和一週邊電路區B，其中複數個閘極14分別設於記憶陣列區A和週邊電路區B，並且各個閘極14各具有一源極/汲極摻雜區26位於各個閘極14旁的基底10中以及各個閘極14具有一閘極導電層16、一氧化矽側壁間隔層24位於各個閘極14上、一阻擋層42，位於週邊電路區B內的各個氧化矽側壁子24上、一多晶矽接觸插塞32，位於記憶陣列區A內之各個閘極14之各個源極/汲極摻雜區26上，一金屬接觸插塞52，位於週邊電路區B內的至少一閘極14之源極/汲極摻雜區26上以及位於週邊電路區B內的至少一閘極導電層16上。值得注意的是：多晶矽接觸插塞32和氧化矽側壁間隔層24之間以及金屬接觸插塞52和氧化矽側壁子24之間，沒有氮化矽間隔層。並且多晶矽接觸插塞32直接和氧化矽側壁間隔層24接觸。
由於本發明使用氧化矽作為閘極側壁間隔層，因此，相較於以氮化矽作為側壁間隔層的DRAM結構，本發明的DRAM結構在操作時可以有較低的寄生電容。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基底
12．．．淺溝渠隔離
14．．．閘極
16．．．閘極導電層
18．．．閘極頂蓋層
20．．．輕源極/汲極摻雜區
22．．．氧化矽層
24．．．氧化矽側壁間隔層
26．．．源極/汲極摻雜區
28．．．磊晶層
30．．．多晶矽層
32．．．多晶矽接觸插塞
34、54．．．層間介電層
36、56．．．堆疊式電容
38、58．．．接觸插塞
40．．．圖案化遮罩層
42．．．阻擋層
44．．．第一介電層
46．．．第二介電層
48．．．第一凹孔
50．．．第二凹孔
52．．．金屬接觸插塞
第1圖至第10圖繪示本發明之半導體記憶體製程示意圖。
10．．．基底
12．．．淺溝渠隔離
14．．．閘極
16．．．閘極導電層
18．．．閘極頂蓋層
24．．．氧化矽側壁間隔層
26．．．源極/汲極摻雜區
28．．．磊晶層
32．．．多晶矽接觸插塞
42．．．阻擋層
44．．．第一介電層
46．．．第二介電層
52．．．金屬接觸插塞
54．．．層間介電層
56．．．堆疊式電容
58．．．接觸插塞

Claims (15)

  1. 一種動態隨機存取記憶體之低寄生電容接觸層製程，包含：提供一基底，包含一記憶陣列區和一週邊電路區；於該記憶陣列區和該週邊電路區形成複數個閘極；於各該等閘極上形成一氧化矽側壁間隔層；於各該等閘極旁的該基底中形成一源極/汲極摻雜區；以及於該等閘極之各該源極/汲極摻雜區上形成一多晶矽層作為一多晶矽接觸插塞，且使該多晶矽層和各該等閘極之上表面切齊；移除該週邊電路區內的該多晶矽層，曝露出該週邊電路區內的該源極/汲極摻雜區；以及形成一金屬接觸插塞於該週邊電路區內的該源極/汲極摻雜區上。
  2. 如申請專利範圍第1項所述之動態隨機存取記憶體之低寄生電容接觸層製程，其中各該等閘極包含一閘極導電層與一閘極頂蓋層。
  3. 如申請專利範圍第2項所述之動態隨機存取記憶體之低寄生電容接觸層製程另包含：在移除該週邊電路區內的該多晶矽層之後，於該週邊電路區內的該等閘極之該氧化矽側壁間隔層上形成一阻擋層；將該週邊電路區內的該等閘極之間的空間填滿一第一介電層，並且使該第一介電層之上表面和該週邊電路區內的該等閘極之上表面切齊； 去除位於該週邊電路區內的至少一該等閘極之該閘極頂蓋層以形成一第一凹孔，以及位於該週邊電路區內的至少一該等閘極之該源極/汲極摻雜區上之第一介電層以形成一第二凹孔；以及將該第一凹孔和該第二凹孔填滿一金屬層，其中該第二凹孔中的該金屬層係作為該金屬接觸插塞。
  4. 如申請專利範圍第3項所述之動態隨機存取記憶體之低寄生電容接觸層製程，在形成該第一介電層之後，形成該第一凹孔和該第二凹孔之前，另包含：形成一第二介電層，使其覆蓋該等閘極、該第一介電層和該多晶矽層。
  5. 如申請專利範圍第3項所述之動態隨機存取記憶體之低寄生電容接觸層製程，其中於該記憶陣列區和該週邊電路區中設置淺溝渠結構。
  6. 如申請專利範圍第5項所述之動態隨機存取記憶體之低寄生電容接觸層製程，其中形成該多晶矽層於該等閘極之各該源極/汲極摻雜區時，該多晶矽層亦填滿各該等閘極之間，並且覆蓋該淺溝渠結構。
  7. 如申請專利範圍第6項所述之動態隨機存取記憶體之低寄生電容接觸層製程，其中移除在該週邊電路區內的該多晶矽層時，同時亦移除該淺溝渠結構上的該多晶矽層。
  8. 如申請專利範圍第1項所述之動態隨機存取記憶體之低寄生電容接觸層製程，其中在形成該氧化矽側壁間隔層之前，另包含於各該等閘極之各該源極/汲極摻雜區上形成一磊晶層。
  9. 如申請專利範圍第1項所述之動態隨機存取記憶體之低寄生電容接觸層製程，其中該氧化矽側壁間隔層形成的方式包含：形成一氧化層，順應地覆蓋各該閘極及該基底表面；以及進行一非等向性蝕刻，蝕刻該氧化層以形成該氧化矽側壁間隔層。
  10. 如申請專利範圍第1項所述之動態隨機存取記憶體之低寄生電容接觸層製程，其中形成該氧化矽側壁間隔層之後與形成該多晶矽層之前，沒有形成氮化矽間隔層。
  11. 一種動態隨機存取記憶體之低寄生電容接觸層及閘極結構，包含：一基底，包含一記憶陣列區和一週邊電路區；複數個閘極，設於該記憶陣列區和該週邊電路區；一源極/汲極摻雜區，位於各該等閘極旁的該基底中；一氧化矽側壁間隔層，位於各該等閘極上；一多晶矽接觸插塞，位於該記憶陣列區內的該等閘極之各該源極/汲極摻雜區上，並且該多晶矽接觸插塞與該氧化矽側壁間隔層接觸；以及 一金屬接觸插塞，位於該週邊電路區內的至少一該等閘極之該源極/汲極摻雜區上。
  12. 如申請專利範圍第11項所述之動態隨機存取記憶體之低寄生電容接觸層及閘極結構，另包含一磊晶矽層位於各該源極/汲極摻雜區的該基底上。
  13. 如申請專利範圍第11項所述之動態隨機存取記憶體之低寄生電容接觸層及閘極結構，其中該氧化矽側壁間隔層和該多晶矽接觸插塞之間，沒有氮化矽層。
  14. 如申請專利範圍第11項所述之動態隨機存取記憶體之低寄生電容接觸層及閘極結構，其中該等閘極各包含一閘極導電層。
  15. 如申請專利範圍第14項所述之動態隨機存取記憶體之低寄生電容接觸層及閘極結構，其中該金屬接觸插塞亦形成於至少一該等閘極之該閘極導電層上。
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