TWI725767B - 記憶體結構及其製造方法 - Google Patents

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Abstract

一種記憶體結構，包括基底、隔離結構、記憶胞、第一電晶體、第一接觸窗結構與第二接觸窗結構。第一電晶體包括第一閘極結構、第一摻雜區、第二摻雜區、第一金屬矽化物層與第二金屬矽化物層。第一接觸窗結構位在第一金屬矽化物層上。第二接觸窗結構位在第二金屬矽化物層上。第一金屬矽化物層與隔離結構互不接觸。第二金屬矽化物層與隔離結構互不接觸。第一金屬矽化物層的上視面積大於第一接觸窗結構的上視面積。第二金屬矽化物層的上視面積大於第二接觸窗結構的上視面積。

Description

記憶體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。
目前常見的資料處理方式是藉由位在不同晶片上的記憶體與處理器來進行資料處理。然而，在進行大量資料處理時，資料在各種記憶體和處理器之間來回移動需要花費許多能量和時間。
因此，逐漸發展出一種將記憶體和處理器整合在同一個晶片上的記憶體結構，如記憶體處理器(processor in memory，PIM)或人工智慧記憶體(artificial intelligence memory，AIM)的新型晶片結構。然而，要將記憶體和處理器有效地整合在同一個晶片上，必須要能夠改善周邊電路區中的電晶體效能。
本發明提供一種記憶體結構及其製造方法，其可提升周 邊電路區中的電晶體的效能。
本發明提出一種記憶體結構，包括基底、隔離結構、記憶胞、第一電晶體、第一接觸窗結構與第二接觸窗結構。基底包括記憶胞區與周邊電路區。隔離結構位在基底中。記憶胞位在記憶胞區中。第一電晶體位在周邊電路區中。第一電晶體包括第一閘極結構、第一摻雜區、第二摻雜區、第一金屬矽化物層與第二金屬矽化物層。第一閘極結構位在基底上，且絕緣於基底。第一摻雜區與第二摻雜區位在第一閘極結構兩側的基底中並且鄰接隔離結構。第一金屬矽化物層位在第一摻雜區上。第二金屬矽化物層位在第二摻雜區上。第一接觸窗結構位在第一金屬矽化物層上。第二接觸窗結構位在第二金屬矽化物層上。第一金屬矽化物層與隔離結構互不接觸。第二金屬矽化物層與隔離結構互不接觸。第一金屬矽化物層的上視面積大於第一接觸窗結構的上視面積。第二金屬矽化物層的上視面積大於第二接觸窗結構的上視面積。
本發明提出一種記憶體結構的製造方法，包括以下步驟。提供基底。基底包括記憶胞區與周邊電路區。在基底中形成隔離結構。在記憶胞區中形成記憶胞。在周邊電路區中形成第一電晶體。第一電晶體包括第一閘極結構、第一摻雜區、第二摻雜區、第一金屬矽化物層與第二金屬矽化物層。第一閘極結構位在基底上，且絕緣於基底。第一摻雜區與第二摻雜區位在第一閘極結構兩側的基底中並且鄰接隔離結構。第一金屬矽化物層位在第 一摻雜區上。第二金屬矽化物層位在第二摻雜區上。第一金屬矽化物層與第二金屬矽化物層的形成方法可包括以下步驟。形成覆蓋第一摻雜區與第二摻雜區的第一介電層。在第一介電層中形成暴露出部分第一摻雜區的第一開口與暴露出部分第二摻雜區的第二開口。第一開口與第二開口不會暴露出隔離結構。在第一開口所暴露出的部分第一摻雜區上形成第一金屬矽化物層，且在第二開口所暴露出的部分第二摻雜區上形成第二金屬矽化物層。形成填入第一開口與第二開口中的第二介電層。在第二介電層中形成暴露出部分第一金屬矽化物層的第三開口與暴露出部分第二金屬矽化物層的第四開口。在第三開口與第四開口中分別形成第一接觸窗結構與第二接觸窗結構。
基於上述，在本發明所提出的記憶體結構中，將第一金屬矽化物層與隔離結構設計成彼此分離，且將第二金屬矽化物層與隔離結構設計成彼此分離。因此，在形成第一金屬矽化物層與第二金屬矽化物層的製程中不需暴露出隔離結構，而可防止隔離結構造成損傷，進而可避免因隔離結構損傷所產生的短路問題。此外，由於第一金屬矽化物層的上視面積大於第一接觸窗結構的上視面積，且第二金屬矽化物層的上視面積大於第二接觸窗結構的上視面積，因此第一金屬矽化物層與第二金屬矽化物層可具有較大的上視面積。藉此，周邊電路區中的第一電晶體可具有較低的電阻，且在相同驅動電壓下可具有較大的開啟電流(Ion)。如此一來，可提升周邊電路區中的第一電晶體的效能，並提升記憶體結 構的電性表現。
另一方面，在本發明所提出的記憶體結構的製造方法中，在第一介電層中形成暴露出部分第一摻雜區的第一開口與暴露出部分第二摻雜區的第二開口，且在第一開口與第二開口所暴露出的區域分別形成第一金屬矽化物層與第二金屬矽化物層。接著，會先將第二介電層填入第一開口與第二開口，再進行第一接觸窗結構與第二接觸窗結構的製作。藉此，在形成第一金屬矽化物層與第二金屬矽化物層的製程中不需暴露出隔離結構，並且第一金屬矽化物層與第二金屬矽化物層分別與隔離結構彼此分離而互不接觸，而可防止隔離結構造成損傷，進而可避免因隔離結構損傷所產生的短路問題。此外，可藉由第一開口與第二開口的尺寸設計來彈性地調整第一金屬矽化物層與第二金屬矽化物層的上視面積，亦即可彈性地調整周邊電路區中的第一電晶體的電阻與開啟電流。如此一來，可提升周邊電路區中的第一電晶體的效能，並提升記憶體結構的電性表現。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:記憶體結構
100:基底
102:隔離結構
104:埋入式導體結構
104a:埋入式字元線
104b,118,134,150,168:介電層
104c,162a,162b,162c,176a,176b:阻障層
106:頂蓋層
108,114,160a,160b,160c,174a,174b:接觸窗
110:導線
112,126,142:硬罩幕層
116:襯層
120,136:閘介電層
122,138:摻雜多晶矽層
124,140:金屬層
128,128a,128b,144,144a,144b:間隙壁
130a,130b,146a,146b:摻雜區
132,148:蝕刻終止層
152a,152b,152c,166a,166b:金屬矽化物層
154,156,158,170,172:接觸窗結構
164:圖案化光阻層
G1,G2:閘極結構
MC:記憶胞
OP1,OP2,OP3,OP4,OP5,OP6,OP7:開口
R1:記憶胞區
R2:周邊電路區
R3:電晶體陣列區
T1,T2:電晶體
圖1為本發明一實施例的記憶體結構的上視示意圖。
圖2A至圖2H為本發明一實施例的記憶體結構的製造流程剖 面圖。
圖3為圖2H的周邊電路區與電晶體陣列區中的電晶體結構的上視示意圖。
圖1為本發明一實施例的記憶體結構的上視示意圖。圖2A至圖2H為本發明一實施例的記憶體結構的製造流程剖面圖。圖3為圖2H的周邊電路區與電晶體陣列區中的電晶體結構的上視示意圖。在圖3中省略圖2H中的部分構件，以清楚說明圖3中各構件之間的位置關係。
請參照圖1與圖2A，提供基底100。基底100包括記憶胞區R1與周邊電路區R2。此外，基底100更可包括電晶體陣列區R3。電晶體陣列區R3位在記憶胞區R1與周邊電路區R2之間。電晶體陣列區R3可位在記憶胞區R1的周圍。周邊電路區R2可為記憶胞區R1與電晶體陣列區R3以外的區域。記憶胞區R1可為用以形成記憶胞(如，動態隨機存取記憶胞(DRAM cell))的區域。周邊電路區R2可為用以形成作為邏輯元件的電晶體的區域。電晶體陣列區R3可為用以形成感測放大器(sense amplifier)或子字元線驅動器(sub-word line driver)中的電晶體的區域。基底100例如半導體基底，如矽基底。此外，可在基底100中形成隔離結構102。隔離結構102可為單層結構或多層結構。隔離結構102例如是淺溝渠隔離結構(shallow trench isolation，STI)。隔離結構102 的材料例如是氧化矽。
在記憶胞區R1的基底100中可形成埋入式導體結構104。埋入式導體結構104可包括埋入式字元線104a與介電層104b。埋入式字元線104a位在基底100中。埋入式字元線104a的材料例如是鎢(W)、鋁(Al)或銅(Cu)。介電層104b位在埋入式字元線104a與基底100之間。介電層104b的材料例如氧化矽。此外，埋入式導體結構104更可包括阻障層104c。阻障層104c位在埋入式字元線104a與介電層104b之間。阻障層104c的材料例如是鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。此外，在埋入式導體結構104上可形成頂蓋層106。頂蓋層106的材料例如是氮化矽。此外，可根據產品需求在記憶胞區R1的基底100中形成所需的摻雜區(未示出)。
在埋入式導體結構104的一側的基底100上可形成接觸窗108。接觸窗108可用以作為位元線接觸窗。接觸窗108的材料例如是摻雜多晶矽。此外，可形成耦接於接觸窗108的導線110。導線110可用以作為位元線。導線110的材料例如是鎢、鋁或銅。在一些實施例中，在導線110與接觸窗108之間可形成阻障層(未示出)，但本發明並不以此為限。此外，硬罩幕層112可形成在導線110上。硬罩幕層112的材料例如是氮化矽。
在形成導線110之後，可在埋入式導體結構104的另一側的基底100上形成接觸窗114。接觸窗114可用以作為儲存節點接觸窗。接觸窗114的材料例如是摻雜多晶矽。此外，在接觸窗114的一側可形成襯層116，且襯層116位在接觸窗114與導線110之間。 襯層116的材料例如是氮化矽。另外，在接觸窗114的另一側可形成介電層118。介電層118的材料例如是氮化矽。接觸窗114的頂部低於襯層116的頂部與介電層118的頂部，而在襯層116與介電層118之間形成開口OP1。
在周邊電路區R2的基底100上可形成閘介電層120。閘介電層120的材料例如是氧化矽。在閘介電層120上形成摻雜多晶矽層122。摻雜多晶矽層122可藉由閘介電層120而絕緣於基底100。在摻雜多晶矽層122上可形成金屬層124。金屬層124的材料例如是鎢。此外，在金屬層124與摻雜多晶矽層122之間可形成阻障層(未示出)，但本發明並不以此為限。在金屬層124上可形成硬罩幕層126。硬罩幕層126的材料例如是氮化矽。在一些實施例中，周邊電路區R2中的摻雜多晶矽層122與記憶胞區R1中的接觸窗108例如是以同一層材料層形成。周邊電路區R2中的金屬層124與記憶胞區R1中的導線110例如是以同一層材料層形成。周邊電路區R2中的硬罩幕層126與記憶胞區R1中的硬罩幕層112例如是以同一層材料層形成。
在本實施例中，閘極結構G1可包括摻雜多晶矽層122、金屬層124、硬罩幕層126與閘介電層120。金屬層124位在摻雜多晶矽層122上。硬罩幕層126位在金屬層124上。閘介電層120位在摻雜多晶矽層122與基底100之間。在周邊電路區R2的主動區中，閘極結構G1中的導體層(如，摻雜多晶矽層122與金屬層124)可作為閘極。
在閘極結構G1的兩側可形成間隙壁128。間隙壁128可為單層結構或多層結構。舉例來說，間隙壁128可包括間隙壁128a與間隙壁128b。間隙壁128a位在閘極結構G1的兩側，且間隙壁128b位在間隙壁128a與閘極結構G1之間。間隙壁128a的材料例如是氧化矽。間隙壁128b的材料例如是氮化矽。在本實施例中，間隙壁128是以兩層為例來進行說明，但本發明並不以此為限。
在閘極結構G1兩側的基底100中可形成鄰接隔離結構102的摻雜區130a與摻雜區130b。摻雜區130a與摻雜區130b分別可作為電晶體的源極或汲極。摻雜區130a與摻雜區130b的形成方法例如是電漿摻雜法(PLAD)，藉此可降低寄生電容且可防止汲極引發能障降低效應(drain induced barrier lowering，DIBL)，但本發明並不以此為限。另外，可根據產品需求在周邊電路區R2的基底100中形成的輕摻雜汲極(lightly doped drain，LDD)(亦可稱為「源極/汲極延伸區(source/drain extension，SDE)」)(未示出)。
此外，可在閘極結構G1的兩側形成蝕刻終止層132。在本實施例中，蝕刻終止層132可形成在間隙壁128a與閘介電層120上。蝕刻終止層132的材料例如是氮化矽。另外，可形成覆蓋摻雜區130a與摻雜區130b的介電層134。介電層134可位在閘極結構G1兩側的蝕刻終止層132上。介電層134的材料例如是氧化矽。
在電晶體陣列區R3的基底100上形成閘介電層136。閘介電層136的材料例如是氧化矽。在閘介電層136上形成摻雜多晶矽層138。摻雜多晶矽層138可藉由閘介電層136而絕緣於基底 100。在摻雜多晶矽層138上可形成金屬層140。金屬層140的材料例如是鎢。此外，在金屬層140與摻雜多晶矽層138之間可形成阻障層(未示出)，但本發明並不以此為限。在金屬層140上形成硬罩幕層142。硬罩幕層142的材料例如是氮化矽。在一些實施例中，電晶體陣列區R3中的摻雜多晶矽層138與記憶胞區R1中的接觸窗108例如是以同一層材料層形成。電晶體陣列區R3中的金屬層140與記憶胞區R1中的導線110例如是以同一層材料層形成。電晶體陣列區R3中的硬罩幕層142與記憶胞區R1中的硬罩幕層112例如是以同一層材料層形成。
在本實施例中，閘極結構G2可包括摻雜多晶矽層138、金屬層140、硬罩幕層142與閘介電層136。金屬層140位在摻雜多晶矽層138上。硬罩幕層142位在金屬層140上。閘介電層136位在摻雜多晶矽層138與基底100之間。在電晶體陣列區R3的主動區中，閘極結構G2中的導體層(如，摻雜多晶矽層138與金屬層140)可作為閘極。
在閘極結構G2的兩側可形成間隙壁144。間隙壁144可為單層結構或多層結構。舉例來說，間隙壁144可包括間隙壁144a與間隙壁144b。間隙壁144a位在閘極結構G2的兩側，且間隙壁144b位在間隙壁144a與閘極結構G2之間。間隙壁144a的材料例如是氧化矽。間隙壁144b的材料例如是氮化矽。在本實施例中，間隙壁144是以兩層為例來進行說明，但本發明並不以此為限。
在閘極結構G2兩側的基底100中形成摻雜區146a與摻雜區146b。摻雜區146a與摻雜區146b分別可作為電晶體的源極或汲極。摻雜區146a與摻雜區146b的形成方法例如是電漿摻雜法(PLAD)，藉此可降低寄生電容且可防止汲極引發能障降低效應(DIBL)，但本發明並不以此為限。另外，可根據產品需求在電晶體陣列區R3的基底100中形成輕摻雜汲極(未示出)。
此外，可在閘極結構G2的兩側形成蝕刻終止層148。在本實施例中，蝕刻終止層148可形成在間隙壁144a的側壁與閘介電層136上。蝕刻終止層148的材料例如是氮化矽。另外，可形成覆蓋摻雜區146a與摻雜區146b的介電層150。介電層150可位在閘極結構G2兩側的蝕刻終止層148上。介電層150的材料例如是氧化矽。
在圖2A中，周邊電路區R2的上述結構與電晶體陣列區R3的上述結構可藉由相同製程同時形成，且周邊電路區R2的上述結構與電晶體陣列區R3的上述結構的尺寸與布局方式可依據產品需求各自進行調整。
另外，可在介電層150、蝕刻終止層148與閘介電層136中形成開口OP2與開口OP3。開口OP2與開口OP3分別暴露出摻雜區146a與摻雜區146b。開口OP2與開口OP3的形成方法例如是藉由微影製程與蝕刻製程對介電層150、蝕刻終止層148與閘介電層136進行圖案化。
請參照圖2B，可在開口OP1、開口OP2與開口OP3所 暴露出的接觸窗114、摻雜區146a與摻雜區146b上分別形成金屬矽化物層152a、金屬矽化物層152b與金屬矽化物層152c。金屬矽化物層152a、152b與152c的材料例如是矽化鈷(CoSi)或矽化鎳(NiSi)。在本實施例中，金屬矽化物層152a、152b與152c可為藉由自對準金屬矽化物製程(salicidation)所形成的自對準金屬矽化物層。
接著，可分別在金屬矽化物層152a、152b與152c上形成接觸窗結構154、接觸窗結構156與接觸窗結構158。接觸窗結構154、156與158分別位在開口OP1、OP2與OP3中。接觸窗結構154、156與158可為單層結構或多層結構。在本實施例中，接觸窗結構154、156與158是以多層結構為例來進行說明。
舉例來說，接觸窗結構154可包括接觸窗160a與阻障層162a。接觸窗160a位在開口OP1中。阻障層162a位在接觸窗160a與金屬矽化物層152a之間。接觸窗結構156可包括接觸窗160b與阻障層162b。接觸窗160b位在開口OP2中。阻障層162b位在接觸窗160b與金屬矽化物層152b之間。接觸窗結構158可包括接觸窗160c與阻障層162c。接觸窗160c位在開口OP3中。阻障層162c位在接觸窗160c與金屬矽化物層152c之間。接觸窗160a、160b與160c的材料例如是鎢、鋁或銅。阻障層162a、162b與162c的材料例如是鈦、氮化鈦、鉭、氮化鉭或其組合。
在一些實施例中，在接觸窗結構154、156與158為單層結構的情況下，接觸窗結構154可不包括阻障層162a，接觸窗結 構156可不包括阻障層162b，且接觸窗結構158可不包括阻障層162c。
在本實施例中，接觸窗結構154、156與158的形成方法可包括以下步驟，但本發明並不以此為限。在開口OP1、OP2與開口OP3中共形地形成阻障材料層(未示出)。接著，在阻障材料層上形成填滿開口OP1、OP2與OP3的接觸窗材料層(未示出)。然後，可藉由化學機械研磨製程移除位在開口OP1、OP2與OP3外部的接觸窗材料層與阻障材料層，而形成接觸窗160a~160c與阻障層162a~162c。
請參照圖2B與圖3，由於金屬矽化物層152b與接觸窗結構156是在同一個開口OP2中形成，因此金屬矽化物層152b的上視面積可小於或等於接觸窗結構156的上視面積。此外，由於金屬矽化物層152c與接觸窗結構158是在同一個開口OP3中形成，因此金屬矽化物層152c的上視面積可小於或等於接觸窗結構158的上視面積。此外，接觸窗結構156與接觸窗結構158的數量與形狀可依據產品需求進行調整，並不限於圖3中的態樣。
請參照圖2C，可在記憶胞區R1、周邊電路區R2與電晶體陣列區R3中形成圖案化光阻層164。圖案化光阻層164可暴露出周邊電路區R2中的部分介電層134。圖案化光阻層164例如是由微影製程所形成。
接著，可利用圖案化光阻層164作為罩幕，移除部分介電層134、部分蝕刻終止層132與部分閘介電層120，而在介電層 134、蝕刻終止層132與閘介電層120中形成暴露出部分摻雜區130a的開口OP4與暴露出部分摻雜區130b的開口OP5。開口OP4與開口OP5不會暴露出隔離結構102。此外，在形成開口OP4與開口OP5的步驟中，可移除位在間隙壁128上的蝕刻終止層132。部分介電層134、部分蝕刻終止層132與部分閘介電層120的移除方法例如是乾式蝕刻法。
請參照圖2D，可移除圖案化光阻層164。圖案化光阻層164的移除方法例如乾式去光阻法(dry stripping)或濕式去光阻法(wet stripping)。
然後，在開口OP4所暴露出的部分摻雜區130a上形成金屬矽化物層166a，且在開口OP5所暴露出的部分摻雜區130b上形成金屬矽化物層166b。在本實施例中，可先形成金屬矽化物層152b、金屬矽化物層152c、接觸窗結構156與接觸窗結構158，再形成金屬矽化物層166a與金屬矽化物層166b。金屬矽化物層166a與隔離結構102可彼此相隔一段距離而互不接觸。同樣地，金屬矽化物層166b與隔離結構102可彼此分離而互不接觸。此外，金屬矽化物層166a與金屬矽化物層166b可相鄰於間隙壁128，藉此可增加金屬矽化物層166a的上視面積與金屬矽化物層166b的上視面積。金屬矽化物層166a與166b的材料例如是矽化鈷(CoSi)或矽化鎳(NiSi)。金屬矽化物層166a與166b可為藉由自對準金屬矽化物製程所形成的自對準金屬矽化物層。
請參照圖2E，可形成填入開口OP4與開口OP5中的介電 層168。介電層168的材料例如是氧化矽。介電層168的形成方法例如是化學氣相沉積法。在一些實施例中，可在形成介電層168之前，在開口OP4與開口OP5中形成蝕刻終止層(未示出)。
請參照圖2F，可對介電層168進行平坦化製程，以移除位在開口OP4與開口OP5外部的介電層168。平坦化製程例如是化學機械研磨製程。
請參照圖2G，在介電層168中形成暴露出部分金屬矽化物層166a的開口OP6與暴露出部分金屬矽化物層166b的開口OP7。此外，開口OP4的上視面積可大於開口OP6的上視面積。開口OP5的上視面積可大於開口OP7的上視面積。開口OP6與開口OP7的形成方法例如是藉由微影製程與蝕刻製程對介電層168進行圖案化。
請參照圖2H，可分別在開口OP6與開口OP7中分別形成接觸窗結構170與接觸窗結構172。接觸窗結構170與172分別位在金屬矽化物層166a與166b上。接觸窗結構170與172可為單層結構或多層結構。在本實施例中，接觸窗結構170與172是以多層結構為例來進行說明。接觸窗結構170可包括接觸窗174a與阻障層176a。接觸窗174a位在開口OP6中。阻障層176a位在接觸窗174a與金屬矽化物層166a之間。接觸窗結構172可包括接觸窗174b與阻障層176b。接觸窗174b位在開口OP7中。阻障層176b位在接觸窗174b與金屬矽化物層166b之間。接觸窗174a與174b的材料例如是鎢、鋁或銅。阻障層176a與176b的材料例 如是鈦、氮化鈦、鉭、氮化鉭或其組合。在一些實施例中，在接觸窗結構170與172為單層結構的情況下，接觸窗結構170可不包括阻障層176a，且接觸窗結構172可不包括阻障層176b。
在本實施例中，接觸窗結構170與172的形成方法可包括以下步驟，但本發明並不以此為限。在開口OP6與OP7中共形地形成阻障材料層(未示出)。接著，在阻障材料層上形成填滿開口OP6與OP7的接觸窗材料層(未示出)。然後，可藉由化學機械研磨製程移除位在開口OP6與OP7外部的接觸窗材料層與阻障材料層，而形成接觸窗174a~174b與阻障層176a~176b。
請參照圖2H與圖3，由於開口OP4的上視面積可大於開口OP6的上視面積，因此金屬矽化物層166a的上視面積可大於接觸窗結構170的上視面積。此外，由於開口OP5的上視面積可大於開口OP7的上視面積，因此金屬矽化物層166b的上視面積可大於接觸窗結構172的上視面積。此外，接觸窗結構170與接觸窗結構172的數量與形狀可依據產品需求進行調整，並不限於圖3中的態樣。
此外，上述方法可在記憶胞區R1中形成記憶胞MC，可在周邊電路區R2中形成電晶體T1，且更可在電晶體陣列區R3中形成電晶體T2，藉此可形成記憶體結構10。以下，藉由圖1、圖2H與圖3來說明本實施例的記憶體結構10。
請參照圖1、圖2H與圖3，記憶體結構10包括基底100、隔離結構102、記憶胞MC、電晶體T1、接觸窗結構170與接觸窗 結構172。記憶體結構10可為記憶體處理器(PIM)或人工智慧記憶體(AIM)，且記憶體結構10中的記憶體可為動態隨機存取記憶體，但本發明並不以此為限。基底100包括記憶胞區R1與周邊電路區R2，且更可包括電晶體陣列區R3。電晶體陣列區R3位在記憶胞區R1與周邊電路區R2之間。隔離結構102位在基底100中。
記憶胞MC位在記憶胞區R1中。記憶胞MC可包括埋入式導體結構104、接觸窗108、導線110、接觸窗114、金屬矽化物層152a與接觸窗結構154。記憶胞MC更可包括頂蓋層106、硬罩幕層112、襯層116與介電層118中的至少一者。然而，本發明的記憶胞MC的結構並不以此為限。舉例來說，當記憶胞MC為動態隨機存取記憶胞時，記憶胞MC更可包括電性連接至接觸窗結構154的電容器(未示出)。此外，記憶胞MC中的各構件的材料、形成方法與配置關係已於上述實施例進行詳盡地說明，於此不再說明。
電晶體T1位在周邊電路區R2中。電晶體T1包括閘極結構G1、摻雜區130a、摻雜區130b、金屬矽化物層166a與金屬矽化物層166b。閘極結構G1位在基底100上，且絕緣於基底100。閘極結構G1可包括摻雜多晶矽層122、金屬層124、硬罩幕層126與閘介電層120。金屬層124位在摻雜多晶矽層122上。硬罩幕層126位在金屬層124上。閘介電層120位在摻雜多晶矽層122與基底100之間。摻雜區130a與摻雜區130b位在閘極結構G1兩側的基底100中且鄰接隔離結構102。金屬矽化物層166a位在摻雜區 130a上。金屬矽化物層166b位在摻雜區130b上。此外，電晶體T1更可包括間隙壁128與蝕刻終止層132中的至少一者。間隙壁128可包括間隙壁128a與間隙壁128b。間隙壁128a位在閘極結構G1的兩側，且間隙壁128b位在間隙壁128a與閘極結構G1之間。蝕刻終止層132可位在閘極結構G1兩側。在本實施例中，蝕刻終止層132可位在間隙壁128與閘介電層120上。金屬矽化物層166a與金屬矽化物層166b可相鄰於間隙壁128。此外，電晶體T1中的各構件的材料、形成方法與配置關係已於上述實施例進行詳盡地說明，於此不再說明。
接觸窗結構170位在金屬矽化物層166a上。接觸窗結構172位在金屬矽化物層166b上。金屬矽化物層166a與隔離結構102彼此分離而互不接觸，且金屬矽化物層166b與隔離結構102彼此分離而互不接觸。金屬矽化物層166a的上視面積大於接觸窗結構170的上視面積。金屬矽化物層166b的上視面積大於接觸窗結構172的上視面積。
此外，記憶體結構10更可包括電晶體T2、接觸窗結構156與接觸窗結構158中的至少一者。電晶體T2位在電晶體陣列區R3中。電晶體T2可包括閘極結構G2、摻雜區146a、摻雜區146b、金屬矽化物層152b與金屬矽化物層152c。閘極結構G2位在基底100上，且絕緣於基底100。閘極結構G2可包括摻雜多晶矽層138、金屬層140、硬罩幕層142與閘介電層136。金屬層140位在摻雜多晶矽層138上。硬罩幕層142位在金屬層140上。閘 介電層136位在摻雜多晶矽層138與基底100之間。摻雜區146a與摻雜區146b位在閘極結構G2兩側的基底100中。金屬矽化物層152b位在摻雜區146a上。金屬矽化物層152c位在摻雜區146b上。此外，電晶體T2中的各構件的材料、形成方法與配置關係已於上述實施例進行詳盡地說明，於此不再說明。接觸窗結構156電性連接至金屬矽化物層152b。接觸窗結構158電性連接至金屬矽化物層152c。金屬矽化物層152b的上視面積可小於或等於接觸窗結構156的上視面積。金屬矽化物層152c的上視面積可小於或等於接觸窗結構158的上視面積。
記憶體結構10中的其餘構件可參照上述實施例的說明。此外，記憶體結構10中的各構件的材料、設置方式、形成方法與功效已於上述實施例進行詳盡地說明，於此不再說明。
基於上述實施例可知，在上述記憶體結構10的製造方法中，在介電層134中形成暴露出部分摻雜區130a的開口OP4與暴露出部分摻雜區130b的開口OP5，且在開口OP4與開口OP5所暴露出的區域分別形成金屬矽化物層166a與金屬矽化物層166b。接著，會先將介電層168填入開口OP4與開口OP5，再進行接觸窗結構170與接觸窗結構172的製作。藉此，在形成金屬矽化物層166a與金屬矽化物層166b的製程中不需暴露出隔離結構102，而可防止隔離結構102造成損傷，進而可避免因隔離結構102損傷所產生的短路問題。此外，可藉由開口OP4與開口OP5的尺寸設計來彈性地調整金屬矽化物層166a與金屬矽化物層166b的上 視面積，亦即可彈性地調整周邊電路區R2中的電晶體T1的電阻與開啟電流。如此一來，可提升周邊電路區R2中的電晶體T1的效能，並提升記憶體結構10的電性表現。
此外，在上述記憶體結構10中，將金屬矽化物層166a與隔離結構102設計成彼此分離，且將金屬矽化物層166b與隔離結構102設計成彼此分離。因此，在形成金屬矽化物層166a與金屬矽化物層166b的製程中不需暴露出隔離結構102，並且金屬矽化物層166a以及166b分別與隔離結構102彼此分離而互不接觸，而可防止隔離結構102造成損傷，進而可避免因隔離結構102損傷所產生的短路問題。此外，由於金屬矽化物層166a的上視面積大於接觸窗結構170的上視面積，且金屬矽化物層166b的上視面積大於接觸窗結構172的上視面積，因此金屬矽化物層166a與金屬矽化物層166b可具有較大的上視面積。藉此，周邊電路區R2中的電晶體T1可具有較低的電阻，且在相同驅動電壓下可具有較大的開啟電流。如此一來，可提升周邊電路區R2中的電晶體T1的效能，並提升記憶體結構10的電性表現。
綜上所述，藉由上述實施例的記憶體結構及其製造方法，可使得周邊電路區中的電晶體具有較低的電阻與較大的開啟電流，且可避免短路問題，進而可提升周邊電路區的電晶體的效能，並提升記憶體結構的電性表現。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的 精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:記憶體結構
102:隔離結構
124,140:金屬層
128,144:間隙壁
130a,130b,146a,146b:摻雜區
152b,152c,166a,166b:金屬矽化物層
156,158,170,172:接觸窗結構
OP2,OP3,OP4,OP5,OP6,OP7:開口
R2:周邊電路區
R3:電晶體陣列區
T1,T2:電晶體

Claims (20)

  1. 一種記憶體結構，包括：基底，包括記憶胞區與周邊電路區；隔離結構，位在所述周邊電路區的所述基底中；記憶胞，位在所述記憶胞區中；第一電晶體，位在所述周邊電路區中，且包括：第一閘極結構，位在所述基底上，且絕緣於所述基底；第一摻雜區與第二摻雜區，位在所述第一閘極結構兩側的所述基底中並且鄰接所述隔離結構；第一金屬矽化物層，僅位在部分所述第一摻雜區上；以及第二金屬矽化物層，僅位在部分所述第二摻雜區上；第一接觸窗結構，位在所述第一金屬矽化物層上；以及第二接觸窗結構，位在所述第二金屬矽化物層上，其中所述第一金屬矽化物層與所述隔離結構互不接觸，且所述第二金屬矽化物層與所述隔離結構互不接觸，所述第一金屬矽化物層的上視面積大於所述第一接觸窗結構的上視面積，且所述第二金屬矽化物層的上視面積大於所述第二接觸窗結構的上視面積。
  2. 如請求項1所述的記憶體結構，其中所述第一電晶體更包括： 間隙壁，位在所述第一閘極結構兩側；以及蝕刻終止層，位在所述間隙壁上。
  3. 如請求項2所述的記憶體結構，其中所述第一金屬矽化物層與所述第二金屬矽化物層相鄰於所述間隙壁。
  4. 如請求項1所述的記憶體結構，其中所述第一閘極結構包括：第一摻雜多晶矽層；第一金屬層，位在所述第一摻雜多晶矽層上；第一硬罩幕層，位在所述第一金屬層上；以及第一閘介電層，位在所述第一摻雜多晶矽層與所述基底之間。
  5. 如請求項1所述的記憶體結構，其中所述基底更包括電晶體陣列區，且所述電晶體陣列區位在所述記憶胞區與所述周邊電路區之間。
  6. 如請求項5所述的記憶體結構，更包括：第二電晶體，位在所述電晶體陣列區中，且包括：第二閘極結構，位在所述基底上，且絕緣於所述基底；第三摻雜區與第四摻雜區，位在所述第二閘極結構兩側的所述基底中；第三金屬矽化物層，位在所述第三摻雜區上；以及第四金屬矽化物層，位在所述第四摻雜區上；第三接觸窗結構，電性連接至所述第三金屬矽化物層；以及第四接觸窗結構，電性連接至所述第四金屬矽化物層。
  7. 如請求項6所述的記憶體結構，其中所述第三金屬矽化物層的上視面積小於或等於所述第三接觸窗結構的上視面積，且所述第四金屬矽化物層的上視面積小於或等於所述第四接觸窗結構的上視面積。
  8. 如請求項6所述的記憶體結構，其中所述第二閘極結構包括：第二摻雜多晶矽層；第二金屬層，位在所述第二摻雜多晶矽層上；第二硬罩幕層，位在所述第二金屬層上；以及第二閘介電層，位在所述第二摻雜多晶矽層與所述基底之間。
  9. 一種記憶體結構的製造方法，包括：提供基底，其中所述基底包括記憶胞區與周邊電路區；在所述基底中形成隔離結構；在所述記憶胞區中形成記憶胞；在所述周邊電路區中形成第一電晶體，其中所述第一電晶體包括：第一閘極結構，位在所述基底上，且絕緣於所述基底；第一摻雜區與第二摻雜區，位在所述第一閘極結構兩側的所述基底中並且鄰接所述隔離結構；第一金屬矽化物層，位在所述第一摻雜區上；以及第二金屬矽化物層，位在所述第二摻雜區上，其中所述第一金屬矽化物層與所述第二金屬矽化物層的形 成方法包括：形成覆蓋所述第一摻雜區與所述第二摻雜區的第一介電層；在所述第一介電層中形成暴露出部分所述第一摻雜區的第一開口與暴露出部分所述第二摻雜區的第二開口，並且所述第一開口與所述第二開口不會暴露出所述隔離結構；以及在所述第一開口所暴露出的部分所述第一摻雜區上形成所述第一金屬矽化物層，且在所述第二開口所暴露出的部分所述第二摻雜區上形成所述第二金屬矽化物層；形成填入所述第一開口與所述第二開口中的第二介電層；在所述第二介電層中形成暴露出部分所述第一金屬矽化物層的第三開口與暴露出部分所述第二金屬矽化物層的第四開口；以及在所述第三開口與所述第四開口中分別形成第一接觸窗結構與第二接觸窗結構。
  10. 如請求項9所述的記憶體結構的製造方法，其中所述第一開口的上視面積大於所述第三開口的上視面積，且所述第二開口的上視面積大於所述第四開口的上視面積。
  11. 如請求項9所述的記憶體結構的製造方法，所述第一金屬矽化物層的上視面積大於所述第一接觸窗結構的上視面積，且所述第二金屬矽化物層的上視面積大於所述第二接觸窗結構的上視面積。
  12. 如請求項9所述的記憶體結構的製造方法，其中所述第一金屬矽化物層與所述隔離結構互不接觸，且所述第二金屬矽化物層與所述隔離結構互不接觸。
  13. 如請求項9所述的記憶體結構的製造方法，更包括：在所述第一閘極結構的兩側形成間隙壁；在所述間隙壁上形成蝕刻終止層；以及在形成所述第一開口與所述第二開口的步驟中，移除位在所述間隙壁上的所述蝕刻終止層。
  14. 如請求項13所述的記憶體結構的製造方法，所述第一金屬矽化物層與所述第二金屬矽化物層相鄰於所述間隙壁。
  15. 如請求項9所述的記憶體結構的製造方法，更包括：在形成所述第三開口與所述第四開口之前，對所述第二介電層進行平坦化製程，以移除位在所述第一開口與所述第二開口外部的所述第二介電層。
  16. 如請求項15所述的記憶體結構的製造方法，其中所述平坦化製程包括化學機械研磨製程。
  17. 如請求項9所述的記憶體結構的製造方法，其中所述基底更包括電晶體陣列區，且所述電晶體陣列區位在所述記憶胞區與所述周邊電路區之間。
  18. 如請求項17所述的記憶體結構的製造方法，更包括：在所述電晶體陣列區中形成第二電晶體，其中所述第二電晶體且包括：第二閘極結構，位在所述基底上，且絕緣於所述基底；第三摻雜區與第四摻雜區，位在所述第二閘極結構兩側的所述基底中；第三金屬矽化物層，位在所述第三摻雜區上；以及第四金屬矽化物層，位在所述第四摻雜區上；以及分別在所述第三金屬矽化物層與所述第四金屬矽化物層上形成第三接觸窗結構與第四接觸窗結構。
  19. 如請求項18所述的記憶體結構的製造方法，其中先形成所述第三金屬矽化物層、所述第四金屬矽化物層、第三接觸窗結構與第四接觸窗結構，再形成所述第一金屬矽化物層與所述第二金屬矽化物層。
  20. 如請求項18所述的記憶體結構的製造方法，其中所述第三金屬矽化物層的上視面積小於或等於所述第三接觸窗結構的上視面積，且所述第四金屬矽化物層的上視面積小於或等於所述第四接觸窗結構的上視面積。
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