CN113394219A - 存储器结构及其制造方法 - Google Patents
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Abstract
本发明公开一种存储器结构及其制造方法，其中存储器结构包括基底、隔离结构、存储单元、第一晶体管、第一接触窗结构与第二接触窗结构。第一晶体管包括第一栅极结构、第一掺杂区、第二掺杂区、第一金属硅化物层与第二金属硅化物层。第一接触窗结构位于第一金属硅化物层上。第二接触窗结构位于第二金属硅化物层上。第一金属硅化物层与隔离结构互不接触。第二金属硅化物层与隔离结构互不接触。第一金属硅化物层的上视面积大于第一接触窗结构的上视面积。第二金属硅化物层的上视面积大于第二接触窗结构的上视面积。
Description
技术领域
本发明涉及一种半导体结构及其制造方法，且特别是涉及一种存储器结构及其制造方法。
背景技术
目前常见的数据处理方式是通过位于不同芯片上的存储器与处理器来进行数据处理。然而，在进行大量数据处理时，数据在各种存储器和处理器之间来回移动需要花费许多能量和时间。
因此，逐渐发展出一种将存储器和处理器整合在同一个芯片上的存储器结构，如存储器处理器(processor in memory，PIM)或人工智能存储器(artificial intelligencememory，AIM)的新型芯片结构。然而，要将存储器和处理器有效地整合在同一个芯片上，必须要能够改善周边电路区中的晶体管效能。
发明内容
本发明提供一种存储器结构及其制造方法，其可提升周边电路区中的晶体管的效能。
本发明提出一种存储器结构，包括基底、隔离结构、存储单元、第一晶体管、第一接触窗结构与第二接触窗结构。基底包括存储单元区与周边电路区。隔离结构位于基底中。存储单元位于存储单元区中。第一晶体管位于周边电路区中。第一晶体管包括第一栅极结构、第一掺杂区、第二掺杂区、第一金属硅化物层与第二金属硅化物层。第一栅极结构位于基底上，且绝缘于基底。第一掺杂区与第二掺杂区位于第一栅极结构两侧的基底中并且邻接隔离结构。第一金属硅化物层位于第一掺杂区上。第二金属硅化物层位于第二掺杂区上。第一接触窗结构位于第一金属硅化物层上。第二接触窗结构位于第二金属硅化物层上。第一金属硅化物层与隔离结构互不接触。第二金属硅化物层与隔离结构互不接触。第一金属硅化物层的上视面积大于第一接触窗结构的上视面积。第二金属硅化物层的上视面积大于第二接触窗结构的上视面积。
本发明提出一种存储器结构的制造方法，包括以下步骤。提供基底。基底包括存储单元区与周边电路区。在基底中形成隔离结构。在存储单元区中形成存储单元。在周边电路区中形成第一晶体管。第一晶体管包括第一栅极结构、第一掺杂区、第二掺杂区、第一金属硅化物层与第二金属硅化物层。第一栅极结构位于基底上，且绝缘于基底。第一掺杂区与第二掺杂区位于第一栅极结构两侧的基底中并且邻接隔离结构。第一金属硅化物层位于第一掺杂区上。第二金属硅化物层位于第二掺杂区上。第一金属硅化物层与第二金属硅化物层的形成方法可包括以下步骤。形成覆盖第一掺杂区与第二掺杂区的第一介电层。在第一介电层中形成暴露出部分第一掺杂区的第一开口与暴露出部分第二掺杂区的第二开口。第一开口与第二开口不会暴露出隔离结构。在第一开口所暴露出的部分第一掺杂区上形成第一金属硅化物层，且在第二开口所暴露出的部分第二掺杂区上形成第二金属硅化物层。形成填入第一开口与第二开口中的第二介电层。在第二介电层中形成暴露出部分第一金属硅化物层的第三开口与暴露出部分第二金属硅化物层的第四开口。在第三开口与第四开口中分别形成第一接触窗结构与第二接触窗结构。
基于上述，在本发明所提出的存储器结构中，将第一金属硅化物层与隔离结构设计成彼此分离，且将第二金属硅化物层与隔离结构设计成彼此分离。因此，在形成第一金属硅化物层与第二金属硅化物层的制作工艺中不需暴露出隔离结构，而可防止隔离结构造成损伤，进而可避免因隔离结构损伤所产生的短路问题。此外，由于第一金属硅化物层的上视面积大于第一接触窗结构的上视面积，且第二金属硅化物层的上视面积大于第二接触窗结构的上视面积，因此第一金属硅化物层与第二金属硅化物层可具有较大的上视面积。由此，周边电路区中的第一晶体管可具有较低的电阻，且在相同驱动电压下可具有较大的开启电流(Ion)。如此一来，可提升周边电路区中的第一晶体管的效能，并提升存储器结构的电性表现。
另一方面，在本发明所提出的存储器结构的制造方法中，在第一介电层中形成暴露出部分第一掺杂区的第一开口与暴露出部分第二掺杂区的第二开口，且在第一开口与第二开口所暴露出的区域分别形成第一金属硅化物层与第二金属硅化物层。接着，会先将第二介电层填入第一开口与第二开口，再进行第一接触窗结构与第二接触窗结构的制作。由此，在形成第一金属硅化物层与第二金属硅化物层的制作工艺中不需暴露出隔离结构，并且第一金属硅化物层与第二金属硅化物层分别与隔离结构彼此分离而互不接触，而可防止隔离结构造成损伤，进而可避免因隔离结构损伤所产生的短路问题。此外，可通过第一开口与第二开口的尺寸设计来弹性地调整第一金属硅化物层与第二金属硅化物层的上视面积，亦即可弹性地调整周边电路区中的第一晶体管的电阻与开启电流。如此一来，可提升周边电路区中的第一晶体管的效能，并提升存储器结构的电性表现。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的存储器结构的上视示意图；
图2A至图2H为本发明一实施例的存储器结构的制造流程剖视图；
图3为图2H的周边电路区与晶体管阵列区中的晶体管结构的上视示意图。
符号说明
10:存储器结构
100:基底
102:隔离结构
104:埋入式导体结构
104a:埋入式字符线
104b,118,134,150,168:介电层
104c,162a,162b,162c,176a,176b:阻障层
106:顶盖层
108,114,160a,160b,160c,174a,174b:接触窗
110:导线
112,126,142:硬掩模层
116:衬层
120,136:栅介电层
122,138:掺杂多晶硅层
124,140:金属层
128,128a,128b,144,144a,144b:间隙壁
130a,130b,146a,146b:掺杂区
132,148:蚀刻终止层
152a,152b,152c,166a,166b:金属硅化物层
154,156,158,170,172:接触窗结构
164:图案化光致抗蚀剂层
G1,G2:栅极结构
MC:存储单元
OP1,OP2,OP3,OP4,OP5,OP6,OP7:开口
R1:存储单元区
R2:周边电路区
R3:晶体管阵列区
T1,T2:晶体管
具体实施方式
图1为本发明一实施例的存储器结构的上视示意图。图2A至图2H为本发明一实施例的存储器结构的制造流程剖视图。图3为图2H的周边电路区与晶体管阵列区中的晶体管结构的上视示意图。在图3中省略图2H中的部分构件，以清楚说明图3中各构件之间的位置关系。
请参照图1与图2A，提供基底100。基底100包括存储单元区R1与周边电路区R2。此外，基底100还可包括晶体管阵列区R3。晶体管阵列区R3位于存储单元区R1与周边电路区R2之间。晶体管阵列区R3可位于存储单元区R1的周围。周边电路区R2可为存储单元区R1与晶体管阵列区R3以外的区域。存储单元区R1可为用以形成存储单元(如，动态随机存取存储单元(DRAM cell))的区域。周边电路区R2可为用以形成作为逻辑元件的晶体管的区域。晶体管阵列区R3可为用以形成感测放大器(sense amplifier)或子字符线驱动器(sub-wordline driver)中的晶体管的区域。基底100例如半导体基底，如硅基底。此外，可在基底100中形成隔离结构102。隔离结构102可为单层结构或多层结构。隔离结构102例如是浅沟槽隔离结构(shallow trench isolation，STI)。隔离结构102的材料例如是氧化硅。
在存储单元区R1的基底100中可形成埋入式导体结构104。埋入式导体结构104可包括埋入式字符线104a与介电层104b。埋入式字符线104a位于基底100中。埋入式字符线104a的材料例如是钨(W)、铝(Al)或铜(Cu)。介电层104b位于埋入式字符线104a与基底100之间。介电层104b的材料例如氧化硅。此外，埋入式导体结构104还可包括阻障层104c。阻障层104c位于埋入式字符线104a与介电层104b之间。阻障层104c的材料例如是钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。此外，在埋入式导体结构104上可形成顶盖层106。顶盖层106的材料例如是氮化硅。此外，可根据产品需求在存储单元区R1的基底100中形成所需的掺杂区(未示出)。
在埋入式导体结构104的一侧的基底100上可形成接触窗108。接触窗108可用以作为位线接触窗。接触窗108的材料例如是掺杂多晶硅。此外，可形成耦接于接触窗108的导线110。导线110可用以作为位线。导线110的材料例如是钨、铝或铜。在一些实施例中，在导线110与接触窗108之间可形成阻障层(未示出)，但本发明并不以此为限。此外，硬掩模层112可形成在导线110上。硬掩模层112的材料例如是氮化硅。
在形成导线110之后，可在埋入式导体结构104的另一侧的基底100上形成接触窗114。接触窗114可用以作为存储节点接触窗。接触窗114的材料例如是掺杂多晶硅。此外，在接触窗114的一侧可形成衬层116，且衬层116位于接触窗114与导线110之间。衬层116的材料例如是氮化硅。另外，在接触窗114的另一侧可形成介电层118。介电层118的材料例如是氮化硅。接触窗114的顶部低于衬层116的顶部与介电层118的顶部，而在衬层116与介电层118之间形成开口OP1。
在周边电路区R2的基底100上可形成栅介电层120。栅介电层120的材料例如是氧化硅。在栅介电层120上形成掺杂多晶硅层122。掺杂多晶硅层122可通过栅介电层120而绝缘于基底100。在掺杂多晶硅层122上可形成金属层124。金属层124的材料例如是钨。此外，在金属层124与掺杂多晶硅层122之间可形成阻障层(未示出)，但本发明并不以此为限。在金属层124上可形成硬掩模层126。硬掩模层126的材料例如是氮化硅。在一些实施例中，周边电路区R2中的掺杂多晶硅层122与存储单元区R1中的接触窗108例如是以同一层材料层形成。周边电路区R2中的金属层124与存储单元区R1中的导线110例如是以同一层材料层形成。周边电路区R2中的硬掩模层126与存储单元区R1中的硬掩模层112例如是以同一层材料层形成。
在本实施例中，栅极结构G1可包括掺杂多晶硅层122、金属层124、硬掩模层126与栅介电层120。金属层124位于掺杂多晶硅层122上。硬掩模层126位于金属层124上。栅介电层120位于掺杂多晶硅层122与基底100之间。在周边电路区R2的主动区中，栅极结构G1中的导体层(如，掺杂多晶硅层122与金属层124)可作为栅极。
在栅极结构G1的两侧可形成间隙壁128。间隙壁128可为单层结构或多层结构。举例来说，间隙壁128可包括间隙壁128a与间隙壁128b。间隙壁128a位于栅极结构G1的两侧，且间隙壁128b位于间隙壁128a与栅极结构G1之间。间隙壁128a的材料例如是氧化硅。间隙壁128b的材料例如是氮化硅。在本实施例中，间隙壁128是以两层为例来进行说明，但本发明并不以此为限。
在栅极结构G1两侧的基底100中可形成邻接隔离结构102的掺杂区130a与掺杂区130b。掺杂区130a与掺杂区130b分别可作为晶体管的源极或漏极。掺杂区130a与掺杂区130b的形成方法例如是等离子体掺杂法(PLAD)，由此可降低寄生电容且可防止漏极引发势垒降低效应(drain induced barrier lowering，DIBL)，但本发明并不以此为限。另外，可根据产品需求在周边电路区R2的基底100中形成的轻掺杂漏极(lightly doped drain，LDD)(也可称为「源极/漏极延伸区(source/drain extension，SDE)」)(未示出)。
此外，可在栅极结构G1的两侧形成蚀刻终止层132。在本实施例中，蚀刻终止层132可形成在间隙壁128a与栅介电层120上。蚀刻终止层132的材料例如是氮化硅。另外，可形成覆盖掺杂区130a与掺杂区130b的介电层134。介电层134可位于栅极结构G1两侧的蚀刻终止层132上。介电层134的材料例如是氧化硅。
在晶体管阵列区R3的基底100上形成栅介电层136。栅介电层136的材料例如是氧化硅。在栅介电层136上形成掺杂多晶硅层138。掺杂多晶硅层138可通过栅介电层136而绝缘于基底100。在掺杂多晶硅层138上可形成金属层140。金属层140的材料例如是钨。此外，在金属层140与掺杂多晶硅层138之间可形成阻障层(未示出)，但本发明并不以此为限。在金属层140上形成硬掩模层142。硬掩模层142的材料例如是氮化硅。在一些实施例中，晶体管阵列区R3中的掺杂多晶硅层138与存储单元区R1中的接触窗108例如是以同一层材料层形成。晶体管阵列区R3中的金属层140与存储单元区R1中的导线110例如是以同一层材料层形成。晶体管阵列区R3中的硬掩模层142与存储单元区R1中的硬掩模层112例如是以同一层材料层形成。
在本实施例中，栅极结构G2可包括掺杂多晶硅层138、金属层140、硬掩模层142与栅介电层136。金属层140位于掺杂多晶硅层138上。硬掩模层142位于金属层140上。栅介电层136位于掺杂多晶硅层138与基底100之间。在晶体管阵列区R3的主动区中，栅极结构G2中的导体层(如，掺杂多晶硅层138与金属层140)可作为栅极。
在栅极结构G2的两侧可形成间隙壁144。间隙壁144可为单层结构或多层结构。举例来说，间隙壁144可包括间隙壁144a与间隙壁144b。间隙壁144a位于栅极结构G2的两侧，且间隙壁144b位于间隙壁144a与栅极结构G2之间。间隙壁144a的材料例如是氧化硅。间隙壁144b的材料例如是氮化硅。在本实施例中，间隙壁144是以两层为例来进行说明，但本发明并不以此为限。
在栅极结构G2两侧的基底100中形成掺杂区146a与掺杂区146b。掺杂区146a与掺杂区146b分别可作为晶体管的源极或漏极。掺杂区146a与掺杂区146b的形成方法例如是等离子体掺杂法(PLAD)，由此可降低寄生电容且可防止漏极引发势垒降低效应(DIBL)，但本发明并不以此为限。另外，可根据产品需求在晶体管阵列区R3的基底100中形成轻掺杂漏极(未示出)。
此外，可在栅极结构G2的两侧形成蚀刻终止层148。在本实施例中，蚀刻终止层148可形成在间隙壁144a的侧壁与栅介电层136上。蚀刻终止层148的材料例如是氮化硅。另外，可形成覆盖掺杂区146a与掺杂区146b的介电层150。介电层150可位于栅极结构G2两侧的蚀刻终止层148上。介电层150的材料例如是氧化硅。
在图2A中，周边电路区R2的上述结构与晶体管阵列区R3的上述结构可通过相同制作工艺同时形成，且周边电路区R2的上述结构与晶体管阵列区R3的上述结构的尺寸与布局方式可依据产品需求各自进行调整。
另外，可在介电层150、蚀刻终止层148与栅介电层136中形成开口OP2与开口OP3。开口OP2与开口OP3分别暴露出掺杂区146a与掺杂区146b。开口OP2与开口OP3的形成方法例如是通过光刻制作工艺与蚀刻制作工艺对介电层150、蚀刻终止层148与栅介电层136进行图案化。
请参照图2B，可在开口OP1、开口OP2与开口OP3所暴露出的接触窗114、掺杂区146a与掺杂区146b上分别形成金属硅化物层152a、金属硅化物层152b与金属硅化物层152c。金属硅化物层152a、152b与152c的材料例如是硅化钴(CoSi)或硅化镍(NiSi)。在本实施例中，金属硅化物层152a、152b与152c可为通过自对准金属硅化物制作工艺(salicidation)所形成的自对准金属硅化物层。
接着，可分别在金属硅化物层152a、152b与152c上形成接触窗结构154、接触窗结构156与接触窗结构158。接触窗结构154、156与158分别位于开口OP1、OP2与OP3中。接触窗结构154、156与158可为单层结构或多层结构。在本实施例中，接触窗结构154、156与158是以多层结构为例来进行说明。
举例来说，接触窗结构154可包括接触窗160a与阻障层162a。接触窗160a位于开口OP1中。阻障层162a位于接触窗160a与金属硅化物层152a之间。接触窗结构156可包括接触窗160b与阻障层162b。接触窗160b位于开口OP2中。阻障层162b位于接触窗160b与金属硅化物层152b之间。接触窗结构158可包括接触窗160c与阻障层162c。接触窗160c位于开口OP3中。阻障层162c位于接触窗160c与金属硅化物层152c之间。接触窗160a、160b与160c的材料例如是钨、铝或铜。阻障层162a、162b与162c的材料例如是钛、氮化钛、钽、氮化钽或其组合。
在一些实施例中，在接触窗结构154、156与158为单层结构的情况下，接触窗结构154可不包括阻障层162a，接触窗结构156可不包括阻障层162b，且接触窗结构158可不包括阻障层162c。
在本实施例中，接触窗结构154、156与158的形成方法可包括以下步骤，但本发明并不以此为限。在开口OP1、OP2与开口OP3中共形地形成阻障材料层(未示出)。接着，在阻障材料层上形成填满开口OP1、OP2与OP3的接触窗材料层(未示出)。然后，可通过化学机械研磨制作工艺移除位于开口OP1、OP2与OP3外部的接触窗材料层与阻障材料层，而形成接触窗160a～160c与阻障层162a～162c。
请参照图2B与图3，由于金属硅化物层152b与接触窗结构156是在同一个开口OP2中形成，因此金属硅化物层152b的上视面积可小于或等于接触窗结构156的上视面积。此外，由于金属硅化物层152c与接触窗结构158是在同一个开口OP3中形成，因此金属硅化物层152c的上视面积可小于或等于接触窗结构158的上视面积。此外，接触窗结构156与接触窗结构158的数量与形状可依据产品需求进行调整，并不限于图3中的态样。
请参照图2C，可在存储单元区R1、周边电路区R2与晶体管阵列区R3中形成图案化光致抗蚀剂层164。图案化光致抗蚀剂层164可暴露出周边电路区R2中的部分介电层134。图案化光致抗蚀剂层164例如是由光刻制作工艺所形成。
接着，可利用图案化光致抗蚀剂层164作为掩模，移除部分介电层134、部分蚀刻终止层132与部分栅介电层120，而在介电层134、蚀刻终止层132与栅介电层120中形成暴露出部分掺杂区130a的开口OP4与暴露出部分掺杂区130b的开口OP5。开口OP4与开口OP5不会暴露出隔离结构102。此外，在形成开口OP4与开口OP5的步骤中，可移除位于间隙壁128上的蚀刻终止层132。部分介电层134、部分蚀刻终止层132与部分栅介电层120的移除方法例如是干式蚀刻法。
请参照图2D，可移除图案化光致抗蚀剂层164。图案化光致抗蚀剂层164的移除方法例如干式去光致抗蚀剂法(dry stripping)或湿式去光致抗蚀剂法(wet stripping)。
然后，在开口OP4所暴露出的部分掺杂区130a上形成金属硅化物层166a，且在开口OP5所暴露出的部分掺杂区130b上形成金属硅化物层166b。在本实施例中，可先形成金属硅化物层152b、金属硅化物层152c、接触窗结构156与接触窗结构158，再形成金属硅化物层166a与金属硅化物层166b。金属硅化物层166a与隔离结构102可彼此相隔一段距离而互不接触。同样地，金属硅化物层166b与隔离结构102可彼此分离而互不接触。此外，金属硅化物层166a与金属硅化物层166b可相邻于间隙壁128，由此可增加金属硅化物层166a的上视面积与金属硅化物层166b的上视面积。金属硅化物层166a与166b的材料例如是硅化钴(CoSi)或硅化镍(NiSi)。金属硅化物层166a与166b可为通过自对准金属硅化物制作工艺所形成的自对准金属硅化物层。
请参照图2E，可形成填入开口OP4与开口OP5中的介电层168。介电层168的材料例如是氧化硅。介电层168的形成方法例如是化学气相沉积法。在一些实施例中，可在形成介电层168之前，在开口OP4与开口OP5中形成蚀刻终止层(未示出)。
请参照图2F，可对介电层168进行平坦化制作工艺，以移除位于开口OP4与开口OP5外部的介电层168。平坦化制作工艺例如是化学机械研磨制作工艺。
请参照图2G，在介电层168中形成暴露出部分金属硅化物层166a的开口OP6与暴露出部分金属硅化物层166b的开口OP7。此外，开口OP4的上视面积可大于开口OP6的上视面积。开口OP5的上视面积可大于开口OP7的上视面积。开口OP6与开口OP7的形成方法例如是通过光刻制作工艺与蚀刻制作工艺对介电层168进行图案化。
请参照图2H，可分别在开口OP6与开口OP7中分别形成接触窗结构170与接触窗结构172。接触窗结构170与172分别位于金属硅化物层166a与166b上。接触窗结构170与172可为单层结构或多层结构。在本实施例中，接触窗结构170与172是以多层结构为例来进行说明。接触窗结构170可包括接触窗174a与阻障层176a。接触窗174a位于开口OP6中。阻障层176a位于接触窗174a与金属硅化物层166a之间。接触窗结构172可包括接触窗174b与阻障层176b。接触窗174b位于开口OP7中。阻障层176b位于接触窗174b与金属硅化物层166b之间。接触窗174a与174b的材料例如是钨、铝或铜。阻障层176a与176b的材料例如是钛、氮化钛、钽、氮化钽或其组合。在一些实施例中，在接触窗结构170与172为单层结构的情况下，接触窗结构170可不包括阻障层176a，且接触窗结构172可不包括阻障层176b。
在本实施例中，接触窗结构170与172的形成方法可包括以下步骤，但本发明并不以此为限。在开口OP6与OP7中共形地形成阻障材料层(未示出)。接着，在阻障材料层上形成填满开口OP6与OP7的接触窗材料层(未示出)。然后，可通过化学机械研磨制作工艺移除位于开口OP6与OP7外部的接触窗材料层与阻障材料层，而形成接触窗174a～174b与阻障层176a～176b。
请参照图2H与图3，由于开口OP4的上视面积可大于开口OP6的上视面积，因此金属硅化物层166a的上视面积可大于接触窗结构170的上视面积。此外，由于开口OP5的上视面积可大于开口OP7的上视面积，因此金属硅化物层166b的上视面积可大于接触窗结构172的上视面积。此外，接触窗结构170与接触窗结构172的数量与形状可依据产品需求进行调整，并不限于图3中的态样。
此外，上述方法可在存储单元区R1中形成存储单元MC，可在周边电路区R2中形成晶体管T1，且还可在晶体管阵列区R3中形成晶体管T3，由此可形成存储器结构10。以下，通过图1、图2H与图3来说明本实施例的存储器结构10。
请参照图1、图2H与图3，存储器结构10包括基底100、隔离结构102、存储单元MC、晶体管T1、接触窗结构170与接触窗结构172。存储器结构10可为存储器处理器(PIM)或人工智能存储器(AIM)，且存储器结构10中的存储器可为动态随机存取存储器，但本发明并不以此为限。基底100包括存储单元区R1与周边电路区R2，且还可包括晶体管阵列区R3。晶体管阵列区R3位于存储单元区R1与周边电路区R2之间。隔离结构102位于基底100中。
存储单元MC位于存储单元区R1中。存储单元MC可包括埋入式导体结构104、接触窗108、导线110、接触窗114、金属硅化物层152a与接触窗结构154。存储单元MC还可包括顶盖层106、硬掩模层112、衬层116与介电层118中的至少一者。然而，本发明的存储单元MC的结构并不以此为限。举例来说，当存储单元MC为动态随机存取存储单元时，存储单元MC更可包括电连接至接触窗结构154的电容器(未示出)。此外，存储单元MC中的各构件的材料、形成方法与配置关系已于上述实施例进行详尽地说明，于此不再说明。
晶体管T1位于周边电路区R2中。晶体管T1包括栅极结构G1、掺杂区130a、掺杂区130b、金属硅化物层166a与金属硅化物层166b。栅极结构G1位于基底100上，且绝缘于基底100。栅极结构G1可包括掺杂多晶硅层122、金属层124、硬掩模层126与栅介电层120。金属层124位于掺杂多晶硅层122上。硬掩模层126位于金属层124上。栅介电层120位于掺杂多晶硅层122与基底100之间。掺杂区130a与掺杂区130b位于栅极结构G1两侧的基底100中且邻接隔离结构102。金属硅化物层166a位于掺杂区130a上。金属硅化物层166b位于掺杂区130b上。此外，晶体管T1还可包括间隙壁128与蚀刻终止层132中的至少一者。间隙壁128可包括间隙壁128a与间隙壁128b。间隙壁128a位于栅极结构G1的两侧，且间隙壁128b位于间隙壁128a与栅极结构G1之间。蚀刻终止层132可位于栅极结构G1两侧。在本实施例中，蚀刻终止层132可位于间隙壁128与栅介电层120上。金属硅化物层166a与金属硅化物层166b可相邻于间隙壁128。此外，晶体管T1中的各构件的材料、形成方法与配置关系已于上述实施例进行详尽地说明，于此不再说明。
接触窗结构170位于金属硅化物层166a上。接触窗结构172位于金属硅化物层166b上。金属硅化物层166a与隔离结构102彼此分离而互不接触，且金属硅化物层166b与隔离结构102彼此分离而互不接触。金属硅化物层166a的上视面积大于接触窗结构170的上视面积。金属硅化物层166b的上视面积大于接触窗结构172的上视面积。
此外，存储器结构10还可包括晶体管T2、接触窗结构156与接触窗结构158中的至少一者。晶体管T2位于晶体管阵列区R3中。晶体管T2可包括栅极结构G2、掺杂区146a、掺杂区146b、金属硅化物层152b与金属硅化物层152c。栅极结构G2位于基底100上，且绝缘于基底100。栅极结构G2可包括掺杂多晶硅层138、金属层140、硬掩模层142与栅介电层136。金属层140位于掺杂多晶硅层138上。硬掩模层142位于金属层140上。栅介电层136位于掺杂多晶硅层138与基底100之间。掺杂区146a与掺杂区146b位于栅极结构G2两侧的基底100中。金属硅化物层152b位于掺杂区146a上。金属硅化物层152c位于掺杂区146b上。此外，晶体管T2中的各构件的材料、形成方法与配置关系已于上述实施例进行详尽地说明，于此不再说明。接触窗结构156电连接至金属硅化物层152b。接触窗结构158电连接至金属硅化物层152c。金属硅化物层152b的上视面积可小于或等于接触窗结构156的上视面积。金属硅化物层152c的上视面积可小于或等于接触窗结构158的上视面积。
存储器结构10中的其余构件可参照上述实施例的说明。此外，存储器结构10中的各构件的材料、设置方式、形成方法与功效已于上述实施例进行详尽地说明，于此不再说明。
基于上述实施例可知，在上述存储器结构10的制造方法中，在介电层134中形成暴露出部分掺杂区130a的开口OP4与暴露出部分掺杂区130b的开口OP5，且在开口OP4与开口OP5所暴露出的区域分别形成金属硅化物层166a与金属硅化物层166b。接着，会先将介电层168填入开口OP4与开口OP5，再进行接触窗结构170与接触窗结构172的制作。由此，在形成金属硅化物层166a与金属硅化物层166b的制作工艺中不需暴露出隔离结构102，而可防止隔离结构102造成损伤，进而可避免因隔离结构102损伤所产生的短路问题。此外，可通过开口OP4与开口OP5的尺寸设计来弹性地调整金属硅化物层166a与金属硅化物层166b的上视面积，亦即可弹性地调整周边电路区R2中的晶体管T1的电阻与开启电流。如此一来，可提升周边电路区R2中的晶体管T1的效能，并提升存储器结构10的电性表现。
此外，在上述存储器结构10中，将金属硅化物层166a与隔离结构102设计成彼此分离，且将金属硅化物层166b与隔离结构102设计成彼此分离。因此，在形成金属硅化物层166a与金属硅化物层166b的制作工艺中不需暴露出隔离结构102，并且金属硅化物层166a以及166b分别与隔离结构102彼此分离而互不接触，而可防止隔离结构102造成损伤，进而可避免因隔离结构102损伤所产生的短路问题。此外，由于金属硅化物层166a的上视面积大于接触窗结构170的上视面积，且金属硅化物层166b的上视面积大于接触窗结构172的上视面积，因此金属硅化物层166a与金属硅化物层166b可具有较大的上视面积。由此，周边电路区R2中的晶体管T1可具有较低的电阻，且在相同驱动电压下可具有较大的开启电流。如此一来，可提升周边电路区R2中的晶体管T1的效能，并提升存储器结构10的电性表现。
综上所述，通过上述实施例的存储器结构及其制造方法，可使得周边电路区中的晶体管具有较低的电阻与较大的开启电流，且可避免短路问题，进而可提升周边电路区的晶体管的效能，并提升存储器结构的电性表现。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (20)
1.一种存储器结构，其特征在于，包括：
基底，包括存储单元区与周边电路区；
隔离结构，位于所述基底中；
存储单元，位于所述存储单元区中；
第一晶体管，位于所述周边电路区中，且包括：
第一栅极结构，位于所述基底上，且绝缘于所述基底；
第一掺杂区与第二掺杂区，位于所述第一栅极结构两侧的所述基底中并且邻接所述隔离结构；
第一金属硅化物层，位于所述第一掺杂区上；以及
第二金属硅化物层，位于所述第二掺杂区上；
第一接触窗结构，位于所述第一金属硅化物层上；以及
第二接触窗结构，位于所述第二金属硅化物层上，其中
所述第一金属硅化物层与所述隔离结构互不接触，且所述第二金属硅化物层与所述隔离结构互不接触，
所述第一金属硅化物层的上视面积大于所述第一接触窗结构的上视面积，且
所述第二金属硅化物层的上视面积大于所述第二接触窗结构的上视面积。
2.如权利要求1所述的存储器结构，其中所述第一晶体管还包括：
间隙壁，位于所述第一栅极结构两侧；以及
蚀刻终止层，位于所述间隙壁上。
3.如权利要求2所述的存储器结构，其中所述第一金属硅化物层与所述第二金属硅化物层相邻于所述间隙壁。
4.如权利要求1所述的存储器结构，其中所述第一栅极结构包括：
第一掺杂多晶硅层；
第一金属层，位于所述第一掺杂多晶硅层上；
第一硬掩模层，位于所述第一金属层上；以及
第一栅介电层，位于所述第一掺杂多晶硅层与所述基底之间。
5.如权利要求1所述的存储器结构，其中所述基底还包括晶体管阵列区，且所述晶体管阵列区位于所述存储单元区与所述周边电路区之间。
6.如权利要求5所述的存储器结构，还包括：
第二晶体管，位于所述晶体管阵列区中，且包括：
第二栅极结构，位于所述基底上，且绝缘于所述基底；
第三掺杂区与第四掺杂区，位于所述第二栅极结构两侧的所述基底中；
第三金属硅化物层，位于所述第三掺杂区上；以及
第四金属硅化物层，位于所述第四掺杂区上；
第三接触窗结构，电连接至所述第三金属硅化物层；以及
第四接触窗结构，电连接至所述第四金属硅化物层。
7.如权利要求6所述的存储器结构，其中所述第三金属硅化物层的上视面积小于或等于所述第三接触窗结构的上视面积，且所述第四金属硅化物层的上视面积小于或等于所述第四接触窗结构的上视面积。
8.如权利要求6所述的存储器结构，其中所述第二栅极结构包括：
第二掺杂多晶硅层；
第二金属层，位于所述第二掺杂多晶硅层上；
第二硬掩模层，位于所述第二金属层上；以及
第二栅介电层，位于所述第二掺杂多晶硅层与所述基底之间。
9.一种存储器结构的制造方法，包括：
提供基底，其中所述基底包括存储单元区与周边电路区；
在所述基底中形成隔离结构；
在所述存储单元区中形成存储单元；
在所述周边电路区中形成第一晶体管，其中所述第一晶体管包括：
第一栅极结构，位于所述基底上，且绝缘于所述基底；
第一掺杂区与第二掺杂区，位于所述第一栅极结构两侧的所述基底中并且邻接所述隔离结构；
第一金属硅化物层，位于所述第一掺杂区上；以及
第二金属硅化物层，位于所述第二掺杂区上，其中
所述第一金属硅化物层与所述第二金属硅化物层的形成方法包括：
形成覆盖所述第一掺杂区与所述第二掺杂区的第一介电层；
在所述第一介电层中形成暴露出部分所述第一掺杂区的第一开口与暴露出部分所述第二掺杂区的第二开口，并且所述第一开口与所述第二开口不会暴露出所述隔离结构；以及
在所述第一开口所暴露出的部分所述第一掺杂区上形成所述第一金属硅化物层，且在所述第二开口所暴露出的部分所述第二掺杂区上形成所述第二金属硅化物层；
形成填入所述第一开口与所述第二开口中的第二介电层；
在所述第二介电层中形成暴露出部分所述第一金属硅化物层的第三开口与暴露出部分所述第二金属硅化物层的第四开口；以及
在所述第三开口与所述第四开口中分别形成第一接触窗结构与第二接触窗结构。
10.如权利要求9所述的存储器结构的制造方法，其中所述第一开口的上视面积大于所述第三开口的上视面积，且所述第二开口的上视面积大于所述第四开口的上视面积。
11.如权利要求9所述的存储器结构的制造方法，所述第一金属硅化物层的上视面积大于所述第一接触窗结构的上视面积，且所述第二金属硅化物层的上视面积大于所述第二接触窗结构的上视面积。
12.如权利要求9所述的存储器结构的制造方法，其中所述第一金属硅化物层与所述隔离结构互不接触，且所述第二金属硅化物层与所述隔离结构互不接触。
13.如权利要求9所述的存储器结构的制造方法，还包括：
在所述第一栅极结构的两侧形成间隙壁；
在所述间隙壁上形成蚀刻终止层；以及
在形成所述第一开口与所述第二开口的步骤中，移除位于所述间隙壁上的所述蚀刻终止层。
14.如权利要求13所述的存储器结构的制造方法，所述第一金属硅化物层与所述第二金属硅化物层相邻于所述间隙壁。
15.如权利要求9所述的存储器结构的制造方法，还包括：
在形成所述第三开口与所述第四开口之前，对所述第二介电层进行平坦化制作工艺，以移除位于所述第一开口与所述第二开口外部的所述第二介电层。
16.如权利要求15所述的存储器结构的制造方法，其中所述平坦化制作工艺包括化学机械研磨制作工艺。
17.如权利要求9所述的存储器结构的制造方法，其中所述基底还包括晶体管阵列区，且所述晶体管阵列区位于所述存储单元区与所述周边电路区之间。
18.如权利要求17所述的存储器结构的制造方法，还包括：
在所述晶体管阵列区中形成第二晶体管，其中所述第二晶体管且包括：
第二栅极结构，位于所述基底上，且绝缘于所述基底；
第三掺杂区与第四掺杂区，位于所述第二栅极结构两侧的所述基底中；
第三金属硅化物层，位于所述第三掺杂区上；以及
第四金属硅化物层，位于所述第四掺杂区上；以及
分别在所述第三金属硅化物层与所述第四金属硅化物层上形成第三接触窗结构与第四接触窗结构。
19.如权利要求18所述的存储器结构的制造方法，其中先形成所述第三金属硅化物层、所述第四金属硅化物层、第三接触窗结构与第四接触窗结构，再形成所述第一金属硅化物层与所述第二金属硅化物层。
20.如权利要求18所述的存储器结构的制造方法，其中所述第三金属硅化物层的上视面积小于或等于所述第三接触窗结构的上视面积，且所述第四金属硅化物层的上视面积小于或等于所述第四接触窗结构的上视面积。
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