TWI794055B - 具有改良電阻之字元線的記憶體元件與相關的製備方法 - Google Patents

Abstract

本揭露提供一種具有改良電阻之多個字元線的記憶體元件以及該記憶體元件的製備方法。該記憶體元件具有一半導體基底，界定有一周圍區以及一陣列區，而該陣列區至少部分被該周圍區所圍繞；且包括一第一凹部，延伸進入該半導體基底且設置在該陣列區中；一絕緣結構，被該半導體基底所圍繞且設置在該周圍區中；以及一字元線，設置在該第一凹部內；其中該字元線具有一隔離層以及一導電組件，該隔離層共形於該第一凹部，該導電組件被該隔離層所圍繞；且該導電組件具有一第二凹部，延伸進入該導電組件並朝向該半導體基底。亦揭露一種記憶體元件的製備方法。

Description

具有改良電阻之字元線的記憶體元件與相關的製備方法

本申請案主張美國第17/555,758號及第17/557,991號專利申請案之優先權(即優先權日為「2021年12月20日」及「2021年12月21日」)，其內容以全文引用之方式併入本文中。

本揭露關於一種記憶體元件及其製備方法。特別是有關於一種具有改良電阻之多個字元線(WL)的記憶體元件以及該記憶體元件的製備方法。

動態隨機存取記憶體(DRAM)是一種半導體配置，其用於將資料位儲存在一積體電路(IC)內的多個單獨電容器中。DRAMs通常採用多個溝槽電容器DRAM胞的形式。一種製造一埋入閘極電極的先進方法包括建構一電晶體的一閘極電極以及一字元線在一主動區(AA)中，而主動區(AA)則包括一淺溝隔離(STI)結構。

在過去的幾十年裡，隨著半導體製造技術的不斷改進，電子元件的尺寸也相對應地縮減。隨著一單元電晶體之尺寸縮減到數納米的長度，該單元電晶體管中之多個組件的一內阻可能變得至關重要。一高內阻可能導致該單元電晶體的性能顯著下降。因此，期望開發解決相關製造 挑戰的改進。

本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，界定有一周圍區以及一陣列區，該陣列區至少部分被周圍區圍繞，且包括一第一凹部，延伸進入該半導體基底中並設置在該陣列區中；一絕緣結構，被該半導體基底所圍繞並設置在該周圍區中；以及一字元線，設置在該第一凹部內；其中該字元線包括一隔離層以及一導電組件，該隔離層共形於該第一凹部，該導電組件被該隔離層所圍繞，且該導電組件包括一第二凹部，延伸進入該導電組件並朝向該半導體基底。

在一些實施例中，該導電組件包括氮化鈦(TiN)。

在一些實施例中，該第一凹部的一第一寬度大致大於該第二凹部的一第二寬度。

在一些實施例中，該隔離層圍繞該第二凹部。

在一些實施例中，該導電組件的一上表面設置在該隔離層的一上表面上。

在一些實施例中，該絕緣結構與該隔離層包括氧化物。

在一些實施例中，該記憶體元件還包括一介電層，設置在該半導體基底、該絕緣結構以及該隔離層上。

在一些實施例中，該介電層包括氮化物。

在一些實施例中，該隔離層的一上表面被該介電層所覆蓋。

在一些實施例中，該導電組件的一上表面經由該介電層而暴露。

在一些實施例中，該記憶體元件還包括一功函數組件，至少填滿該第二凹部的一部分。

在一些實施例中，該功函數組件包括多晶矽。

本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，界定有一周圍區以及一陣列區，該陣列區至少部分被該周圍區所圍繞；一絕緣結構，被該半導體基底所圍繞，且設置在該周圍區中；以及一字元線，被該半導體基底所圍繞，並設置在該陣列區中；其中該字元線包括一隔離層以及一導電組件，該導電組件被該隔離層所圍繞，該導電組件包括一襯墊部以及一栓塞部，該襯墊部共形於該隔離層，該栓塞部從該襯墊部朝向該半導體基底延伸，且該襯墊部與該栓塞部為一體成形。

在一些實施例中，該襯墊部與該栓塞部包括一相同材料。

在一些實施例中，該襯墊部與該栓塞部包括氮化鈦(TiN)。

在一些實施例中，該襯墊部設置在該栓塞部上。

在一些實施例中，該栓塞部完全被該隔離層所圍繞。

在一些實施例中，該栓塞部從該襯墊部朝向該半導體基底逐漸變細。

在一些實施例中，該襯墊部至少部分從該半導體基底與該隔離層突伸。

在一些實施例中，該記憶體元件還包括一介電層，設置在該半導體基底、該絕緣結構以及該隔離層上。

在一些實施例中，該介電層包括氮化物。

在一些實施例中，該介電層與該栓塞部分隔開。

在一些實施例中，該介電層接觸該襯墊部。

在一些實施例中，該半導體基底包括矽。

本揭露之再另一實施例提供一種記憶體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底界定有一周圍區以及一陣列區，該陣列區至少部分被該周圍部所圍繞；形成一第一凹部，該第一凹部延伸進入該半導體基底並設置在該陣列區中；以及形成一字元線，該字元線設置在該第一凹部內；其中該字元線的形成包括設置一隔離層以共形於該第一凹部，以及形成一導電組件以被該隔離層所圍繞並具有一第二凹部，而該第二凹部延伸進入該導電組件並朝向該半導體基底。

在一些實施例中，該導電組件的形成包括設置一導電材料以覆蓋該隔離層與該半導體基底，以及移除設置在該半導體基底上與被該隔離層所圍繞的該導電材料，以形成該導電組件。

在一些實施例中，該導電材料的移除包括移除該導電材料設置在該半導體基底上的一第一部分，以及移除該導電組件被該隔離層所圍繞的一第二部分。

在一些實施例中，在該導電材料之該第二部分的移除之前，立刻執行該導電材料之該第一部分的移除。

在一些實施例中，該第二凹部的製作技術包含該導電材料之該第二部分的移除。

在一些實施例中，該製備方法還包括設置一介電材料在該半導體基底與該隔離層上，其中該導電材料設置在該介電材料與該隔離層上。

在一些實施例中，在該隔離層設置之後，設置該介電材料。

在一些實施例中，在該導電材料之該第一部分與該第二部分的移除期間，還包括加熱該半導體基底到一預定溫度，以及應用一階梯脈衝函數以在一預定工作週期中移除該導電材料的該第一部分以及該第二部分。

在一些實施例中，該預定溫度在大約95℃到大約140℃的範圍之間。

在一些實施例中，該預定溫度大致大於120℃。

在一些實施例中，該預定工作週期在大約15%到大約25%的範圍之間。

總之，因為替代鎢(W)的氮化鈦(TiN)用於該記憶體元件之該字元線的一導電組件，所以降低使用氮化鈦(TiN)之該字元線的一電阻。再者，由於該導電組件的製作技術包含設置氮化鈦(TiN)在該半導體基底上以及在該字元線的一凹部內並回蝕在該凹部內之氮化鈦(TiN)的一部分，所以可省略設置在該半導體基底上之氮化鈦(TiN)的一部份的平坦化以及在該平坦化之後的清洗。因此，改善該記憶體元件的效能以及該記憶體元件的製造流程。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域 中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

100:記憶體元件

101:半導體基底

101a:周圍區

101b:陣列區

101c:第一表面

101d:第二表面

101e:第一凹部

101f:溝槽

102:第一介電層

103:絕緣結構

104:字元線

104a:隔離層

104b:導電組件

104c:第二凹部

104d:上表面

104e:上表面

104f:襯墊部

104g:栓塞部

105:第二介電層

105a:上表面

106:功函數組件

106a:上表面

107:閘極隔離組件

107a:上表面

108:介電材料

109:導電材料

109a:第一部分

109b:第二部分

110:隔離材料

AA:主動區

S200:製備方法

S201:步驟

S202:步驟

S203:步驟

W1:第一寬度

W2:第二寬度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。

圖1是立體示意圖，例示本揭露一些實施例的記憶體元件。

圖2是剖視側視示意圖，例示一實施例沿圖1之一剖線A-A’的記憶體元件。

圖3是剖視側視示意圖，例示另一實施例沿圖1之一剖線A-A’的記憶體元件。

圖4是剖視側視示意圖，例示另一實施例沿圖1之一剖線A-A’的記憶體元件。

圖5是流程示意圖，例示本揭露一實施例之記憶體元件的製備方法。

圖6到圖20是剖視示意圖，例示本揭露一些實施例製備記憶體元件的各中間階段。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論 的配置之間有特定的關係。

此外，本揭露可以在各種例子中重複元件編號及/或字母。這種重複是為了簡單與清楚的目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

圖1是立體示意圖，例示本揭露一些實施例的記憶體元件100。圖2是剖視側視示意圖，例示一實施例沿圖1之一剖線A-A’的記憶體元件100。在一些實施例中，記憶體元件100包括數個單元胞，沿著多列及多行配置。

在一些實施例中，記憶體元件100包括一半導體基底101。在一些實施例中，半導體基底101包括半導體材料，例如矽、鍺、砷化鎵或其組合。在一些實施例中，半導體基底101包括一塊狀半導體材料。在一些實施例中，半導體基底101為一半導體晶圓(例如一矽晶圓)或是一絕緣體上覆半導體(SOI)基底(例如一絕緣體上覆矽晶圓)。在一些實施例中，半導體基底101為一矽基底。在一些實施例中，半導體基底101包括輕度摻雜單晶矽。在一些實施例中，半導體基底101為一p型基底。

在一些實施例中，半導體基底101包括數個主動區(AA)。 主動區為在半導體基底101中的一摻雜區。在一些實施例中，主動區在半導體基底101上方或下方水平延伸。在一些實施例中，每一個主動區包括一相同類型的摻雜物。在一些實施例中，每一個主動區包括一類型的摻雜物，其不同於包括在其他主動區中之各類型的摻雜物。在一些實施例中，每一個主動區具有一相同導電類型。在一些實施例中，主動區包括N型摻雜物。

在一些實施例中，半導體基底101界定一周圍區101a以及一陣列區101b，而陣列區101b至少部分被周圍區101a所圍繞。在一些實施例中，周圍區101a鄰近半導體基底101的一周圍，且陣列區101b鄰近半導體基底101的一中心區。在一些實施例中，陣列區101b可用於製造電晶體。

在一些實施例中，半導體基底101包括一第一表面101c以及一第二表面101d，第二表面101d相對第一表面101c設置。在一些實施例中，第一表面101c為半導體基底101的一前側，其中電子裝置或元件依序形成在第一表面101c上並經配置以電性連接到一外部電路。在一些實施例中，第二表面101d為半導體基底101的一後側，其缺少電子裝置或元件。

在一些實施例中，半導體基底101包括一第一凹部101e，延伸進入半導體基底101並設置在陣列區101b中。在一些實施例中，第一凹部101e從第一表面101c朝向半導體基底101的第二表面101d延伸。在一些實施例中，第一凹部101e從第一表面101c朝向半導體基底101的第二表面101d逐漸變細。如圖2所示，數個第一凹部101e形成在陣列區101b中。從半導體基底101的頂視圖來看，第一凹部101e配置成多列及多行。

在一些實施例中，半導體基底101包括一溝槽101f，其延伸進入半導體基底101並設置在周圍區101a中。在一些實施例中，溝槽101f從第一表面101c朝向半導體基底101的第二表面101d延伸。在一些實施例中，溝槽101f從第一表面101c朝向半導體基底101的第二表面101d逐漸變細。在一些實施例中，溝槽101f的一寬度大致大於第一凹部101e的一寬度。

在一些實施例中，一第一介電層102共形於溝槽101f設置。在一些實施例中，第一介電層102完全覆蓋溝槽101f的一側壁。在一些實施例中，第一介電層102包括氮化物。

在一些實施例中，記憶體元件100包括一絕緣結構103，設置在溝槽101f內。在一些實施例中，絕緣結構103被半導體基底101所覆蓋並設置在周圍區101a中。在一些實施例中，絕緣結構103為一淺溝隔離結構，其從第一表面101c朝向半導體基底101的第二表面101d而延伸進入半導體基底101。在一些實施例中，絕緣結構103為一淺溝隔離(STI)。在一些實施例中，絕緣結構103界定主動區的一邊界。在一些實施例中，絕緣結構包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似物或是其組合。

在一些實施例中，記憶體元件100包括一字元線104，設置在第一凹部101e內。在一些實施例中，字元線104包括一隔離層104a以及一導電組件104b，導電組件104b被隔離層104a所圍繞。隔離層104a共形於第一凹部101e設置。在一些實施例中，隔離層104a完全覆蓋第一凹部101e的一側壁。在一些實施例中，隔離層104a從第一表面101c朝向半導體基底101的第二表面101d延伸。

在一些實施例中，隔離層104a包括介電材料，例如氧化物。在一些實施例中，隔離層104a包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似物或是其組合。在一些實施例中，隔離層104a與絕緣結構103包括一相同材料。

在一些實施例中，導電組件104b設置在第一凹部101e內且被隔離層104a所圍繞。在一些實施例中，導電組件104b部分從半導體基底101的第一表面101c突伸。導電組件104b的一部分並未被隔離層104a所圍繞。在一些實施例中，導電組件104b的一上表面104d設置在隔離層104a的一上表面104e上。在一些實施例中，導電組件104b包括導電材料，例如氮化鈦(TiN)。在一些實施例中，導電組件104b的一電阻大致小於鎢(W)的一電阻。

在一些實施例中，導電組件104b包括一第二凹部104c，延伸進入導電組件104b並朝向半導體基底101。在一些實施例中，第二凹部104c從該第一表面101c朝向半導體基底101的第二表面101d延伸。在一些實施例中，隔離層104a圍繞第二凹部104c。在一些實施例中，第二凹部104c從第一表面101c朝向半導體基底101的第二表面101d逐漸變細。在一些實施例中，第一凹部101e的一第一寬度W1大致大於第二凹部104c的一第二寬度W2。在一些實施例中，第一凹部101e的一深度大致大於第二凹部104c的一深度。在一些實施例中，第二凹部104c的深度介於大約100nm到大約150nn之間。在一些實施例中，第二凹部104c的深度大約為120nm。

在一些實施例中，導電組件104b包括一襯墊部104f以及一栓塞部104g，栓塞部104g位在襯墊部104f下方。在一些實施例中，襯墊 部104f共形於隔離層104a。在一些實施例中，襯墊部104f至少部分從半導體基底101的第一表面101c與隔離層104a突伸。在一些實施例中，栓塞部104g從襯墊部104f朝向半導體基底101延伸。栓塞部104g完全被隔離層104a所圍繞。在一些實施例中，第二凹部104c設置在栓塞部104g上。在一些實施例中，栓塞部104g從襯墊部104f朝向半導體基底101逐漸變細。

在一些實施例中，襯墊部104f與栓塞部104g為一體成形。在一些實施例中，襯墊部104f與栓塞部104g包括一相同材料。在一些實施例中，襯墊部104f與栓塞部104g包括氮化鈦(TiN)。

在一些實施例中，記憶體元件100包括一第二介電層105，設置在半導體基底101、絕緣結構103以及隔離層104a上。在一些實施例中，第二介電層105覆蓋半導體基底101的第一表面101c。在一些實施例中，隔離層104a的上表面104e被第二介電層105所覆蓋。在一些實施例中，導電組件104b的上表面104d經由第二介電層105而暴露。

在一些實施例中，第二介電層105的一上表面105a大致與導電組件104b的上表面104d呈共面。在一些實施例中，第二介電層105覆蓋絕緣結構103。在一些實施例中，第二介電層105設置在第一介電層102上並接觸第一介電層102。在一些實施例中，第二介電層105設置在周圍區101a與陣列區101b中。

在一些實施例中，第二介電層105圍繞襯墊部104f的一突出部。在一些實施例中，襯墊部104f被隔離層104a與第二介電層105所圍繞。第二介電層105與栓塞部104g分隔開，並接觸襯墊部104f。在一些實施例中，第一介電層102與第二介電層105包括相同或不同材料。在一些實施例中，第二介電層105包括氮化物。

在一些實施例中，如圖3所示，記憶體元件100還包括一功函數組件106，填滿至少一部分的第二凹部104c。在一些實施例中，功函數組件106被襯墊部104f所圍繞並設置在栓塞部104g上。在一些實施例中，功函數組件106的一上表面106a設置在半導體基底101的第一表面101c下、在隔離層104a的上表面104e下以及在導電組件104b的上表面104d下。在一些實施例中，功函數組件106包括多晶矽(polysilicon或是polycrystalline silicon)。在一些實施例中，功函數組件106具有雙功函數，且包括金屬與多晶矽。在一些實施例中，功函數組件106當作一閘極電極。

在一些實施例中，如圖4所示，記憶體元件還包括一閘極隔離組件107，設置在功函數組件106上。在一些實施例中，閘極隔離組件107的一上表面107a大致與第二介電層105的上表面105a呈共面。在一些實施例中，閘極隔離組件107包括介電材料，例如氧化物、氮化物或類似物。

圖5是流程示意圖，例示本揭露一實施例之記憶體元件100的製備方法S200。圖6到圖20是剖視示意圖，例示本揭露一些實施例製備記憶體元件100的各中間階段。

圖6到圖20所示的各階段亦在圖5的流程圖中示意地顯示。在接下來的討論中，圖6到圖20所示的該等製造階段參考圖5所示的該等製程步驟進行討論。製備方法S200包括多個步驟，其描述與說明並不被視為對步驟順序的限制。製備方法S200包括多個步驟(S201、S202以及S203)。

請參考圖6，依據圖5中的步驟S201，提供一半導體基底 101。在一些實施例中，半導體基底101是半導電的。在一些實施例中，半導體基底101為一矽基底。在一些實施例中，半導體基底101界定有一周圍區101a以及一陣列區101b，而陣列區101b至少部分被周圍區101a所圍繞。在一些實施例中，半導體基底101包括一第一表面101c以及一第二表面101d，而第二表面101d相對第一表面101c設置。

請參考圖7，在步驟S201之後形成一溝槽101f。在一些實施例中，溝槽101f的製作技術包含藉由一製程移除半導體基底101的一部分，該製程例如蝕刻或任何其他適合的製程。在一些實施例中，從第一表面101c朝向半導體基底101的第二表面101d執行移除，以便形成從第一表面101c朝向第二表面101d的溝槽101f。在一些實施例中，在周圍區101a執行移除，以使溝槽101f形成在周圍區101a中。

請參考圖8，依據圖5中的步驟S202，形成一第一凹部101e。第一凹部101e延伸進入半導體基底101並設置在陣列區101b中。在一些實施例中，第一凹部101e的製作技術包含藉由一製程移除半導體基底101的一部分，該製程例如蝕刻或任何其他適合的製程。在一些實施例中，從第一表面101c朝向半導體基底101的第二表面101d執行移除，以便形成從第一表面101c朝向第二表面101d延伸的第一凹部101e。

在一些實施例中，在陣列區101b中執行移除，以使第一凹部101e形成在陣列區101b中。在一些實施例中，數個第一凹部101e個別或是同時形成在陣列區101b中。在一些實施例中，溝槽101f的形成以及第一凹部101e的形成為個別或是同時執行。

請參考圖9，在溝槽101f形成之後，一第一介電層102共形於溝槽101f設置。在一些實施例中，第一介電層102的製作技術包含沉 積，例如化學氣相沉積(CVD)或任何其他適合的製程。第一介電層102完全覆蓋溝槽101f的一側壁。在一些實施例中，在第一凹部101e的形成之後，執行第一介電層102的形成。在一些實施例中，第一介電層102包括氮化物或類似物。

請參考圖10，在溝槽101f的形成與第一凹部101e的形成之後，一介電材料108設置在半導體基底101的第一表面101c上，且共形於第一凹部101e與第一介電層102。在一些實施例中，介電材料108填滿第一凹部101e並覆蓋第一表面101c與第一介電層102。在一些實施例中，介電材料108藉由CVD或任何其他適合的製程進行設置。在一些實施例中，介電材料108包括氧化物。

請參考圖11，在介電材料108設置之後，藉由平坦化、蝕刻或任何其他適合的製程而移除介電材料108在第一表面101c上以及突出第一凹部101e與溝槽101f外的一些部分。在一些實施例中，在該移除之後，形成一絕緣結構103。絕緣結構103被溝槽101f與第一介電層102所圍繞。在一些實施例中，絕緣結構103為一淺溝隔離(STI)。

請參考圖12、圖13、圖14及圖15，依據圖5中的步驟S203，形成一字元線104。在一些實施例中，字元線104設置在第一凹部101e內。在一些實施例中，如圖12所示，藉由蝕刻或任何其他適合的製程移除介電材料108設置在第一凹部101e內的一部分，以形成字元線104的一隔離層104a。在一些實施例中，隔離層104a共形於第一凹部101e。隔離層104a完全覆蓋第一凹部101e的一側壁。在一些實施例中，隔離層104a包括氧化物或類似物。

請參考圖13，在隔離層104a形成之後，一第二介電層105 設置在半導體基底101的第一表面101c上、在絕緣結構103上、在第一介電層102上以及在隔離層104a上。在一些實施例中，第二介電層105的製作技術包含沉積，例如CVD或任何其他適合的製程。

在一些實施例中，在隔離層104a與絕緣結構103形成之後，執行第二介電層105的形成。在一些實施例中，第二介電層105包括氮化物或類似物。在一些實施例中，第一介電層102與第二介電層105包括相同或不同材料。在一些實施例中，第一介電層102與第二介電層105之間的一界面是不存在的。

請參考圖14及圖15，形成一導電組件104b。在一些實施例中，導電組件104b的形成包括設置一導電材料109以覆蓋如圖14的隔離層104a。在一些實施例中，導電材料109設置在第二介電層105上並被第一凹部101e與隔離層104a所圍繞。導電材料109覆蓋隔離層104a與半導體基底101的第一表面101c。在一些實施例中，導電材料109設置在第二介電層105與隔離層104a上。在一些實施例中，導電材料109藉由沉積或任何其他適合的製程而設置。

在一些實施例中，在導電材料109的設置之後，如圖15所示，形成一第二凹部104c。在一些實施例中，第二凹部104c的製作技術包含移除導電材料109設置在半導體基底101上的一第一部分109a以及導電材料109被隔離層104a所圍繞的一第二部分109b。在一些實施例中，導電材料109設置在半導體基底101上的第一部分109a的移除以及導電材料109被隔離層104a所圍繞的第二部分109b的移除為個別或是同時執行。在一些實施例中，導電材料109設置在半導體基底101上的第一部分109a的移除以及導電材料109被隔離層104a所圍繞的第二部分109b的移除為連續 或是依序執行。

在一些實施例中，導電材料109之第一部分109a與第二部分109b的移除還包括加熱該半導體基底到一預定溫度，以及應用一階梯脈衝函數(step pulsing function)以在一預定工作週期(duty cycle)中移除導電材料109的第一部分109a以及第二部分109b。在一些實施例中，該預定溫度在大約95℃到大約140℃的範圍之間。在一些實施例中，該預定溫度大致大於120℃。在一些實施例中，該預定工作週期在大約15%到大約25%的範圍之間。在一些實施例中，在導電材料109之第一部分109a與第二部分109b的移除期間產生例如氯化鈦(titanium chloride)(TiCl₃、TiCl₄或類似物)的一揮發性副產品，藉由將該半導體基底加熱到該預定溫度或應用該階梯脈衝功能而可容易地移除該揮發性副產品。

在一些實施例中，在原位執行導電材料109之第一部分109a與第二部分109b的移除，以節省製程時間並降低汙染的可能性。如為中所使用，術語原位(in-situ)用於表示正在處理的半導體基底101並未暴露在一外部環境(例如，處理系統外部)的製程。在第二凹部104c形成之後，形成導電組件104b。在一些實施例中，第二凹部104c延伸進入導電組件104b中並朝向半導體基底101的第二表面101d。

在一些實施例中，如圖16及圖17所示，導電材料109設置在半導體基底101上的第一部分109a的移除以及導電材料109被隔離層104a所圍繞的第二部分109b的移除為個別且依序執行。如圖16所示，移除導電材料109設置在半導體基底101上的第一部分109a，然後如圖17所示，移除導電材料109被隔離層104a所圍繞的第二部分109b。在導電材料109被隔離層104a所圍繞的第二部分109b的移除之前，立刻執行導電材料 109設置在半導體基底101上的第一部分109a的移除。在一些實施例中，藉由導電材料109之第二部分109b的移除而形成第二凹部104c。

在一些實施例中，如圖15及圖17所示，在導電組件104b形成之後，導電材料109以及導電組件104b均未設置在第二介電層105的上表面105a上。在一些實施例中，如圖15及圖17所示，形成一記憶體元件100。

在一些實施例中，如圖18所示，形成一功函數組件106。在一些實施例中，功函數組件106被導電組件104b所圍繞。功函數組件106設置在栓塞部104g上並被導電組件104b的襯墊部104f所圍繞。在一些實施例中，功函數組件106填滿至少部分的第二凹部104c。在一些實施例中，功函數組件106的製作技術包含CVD或任何其他適合的製程。

在一些實施例中，如圖19到圖20所示，形成一閘極隔離組件107。在一些實施例中，閘極隔離組件107設置在功函數組件106上且被導電組件104b的襯墊部104f所圍繞。在一些實施例中，閘極隔離組件107填滿至少部分的第二凹部104c，以使閘極隔離組件107的一上表面107a大致與第二介電層105的上表面105a呈共面。

在一些實施例中，閘極隔離組件107的製作技術包含形成一隔離材料110在第二介電層105上，且如圖19所示，填滿至少部分的第二凹部104c，然後如圖20所示，移除隔離材料110的一些部分，直到第二介電層105的上表面105a暴露為止。在一些實施例中，隔離材料110藉由CVD或任何其他適合的製程所設置。在一些實施例中，隔離材料110的一些部分藉由平坦化、蝕刻或任何其他適合的製程而移除。

本揭露之一實施例提供一種記憶體元件。該記憶體元件包 括一半導體基底，界定有一周圍區以及一陣列區，該陣列區至少部分被周圍區圍繞，且包括一第一凹部，延伸進入該半導體基底中並設置在該陣列區中；一絕緣結構，被該半導體基底所圍繞並設置在該周圍區中；以及一字元線，設置在該第一凹部內；其中該字元線包括一隔離層以及一導電組件，該隔離層共形於該第一凹部，該導電組件被該隔離層所圍繞，且該導電組件包括一第二凹部，延伸進入該導電組件並朝向該半導體基底。

本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，界定有一周圍區以及一陣列區，該陣列區至少部分被該周圍區所圍繞；一絕緣結構，被該半導體基底所圍繞，且設置在該周圍區中；以及一字元線，被該半導體基底所圍繞，並設置在該陣列區中；其中該字元線包括一隔離層以及一導電組件，該導電組件被該隔離層所圍繞，該導電組件包括一襯墊部以及一栓塞部，該襯墊部共形於該隔離層，該栓塞部從該襯墊部朝向該半導體基底延伸，且該襯墊部與該栓塞部為一體成形。

本揭露之再另一實施例提供一種記憶體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底界定有一周圍區以及一陣列區，該陣列區至少部分被該周圍部所圍繞；形成一第一凹部，該第一凹部延伸進入該半導體基底並設置在該陣列區中；以及形成一字元線，該字元線設置在該第一凹部內；其中該字元線的形成包括設置一隔離層以共形於該第一凹部，以及形成一導電組件以被該隔離層所圍繞並具有一第二凹部，而該第二凹部延伸進入該導電組件並朝向該半導體基底。

總之，因為替代鎢(W)的氮化鈦(TiN)用於該記憶體元件之該字元線的一導電組件，所以降低使用氮化鈦(TiN)之該字元線的一電 阻。再者，由於該導電組件的製作技術包含設置氮化鈦(TiN)在該半導體基底上以及在該字元線的一凹部內並回蝕在該凹部內之氮化鈦(TiN)的一部分，所以可省略設置在該半導體基底上之氮化鈦(TiN)的一部份的平坦化以及在該平坦化之後的清洗。因此，改善該記憶體元件的效能以及該記憶體元件的製造流程。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

100:記憶體元件

101:半導體基底

101a:周圍區

101b:陣列區

101c:第一表面

101d:第二表面

101e:第一凹部

101f:溝槽

102:第一介電層

103:絕緣結構

104:字元線

104a:隔離層

104b:導電組件

104c:第二凹部

104d:上表面

104e:上表面

104f:襯墊部

104g:栓塞部

105:第二介電層

105a:上表面

W1:第一寬度

W2:第二寬度

Claims (35)

1. 一種記憶體元件，包括：一半導體基底，界定有一周圍區以及一陣列區，該陣列區至少部分被該周圍區圍繞，且包括一第一凹部，延伸進入該半導體基底中並設置在該陣列區中；一絕緣結構，被該半導體基底所圍繞並設置在該周圍區中；以及一字元線，設置在該第一凹部內；其中該字元線包括一隔離層以及一導電組件，該隔離層共形於該第一凹部，該導電組件被該隔離層所圍繞，且該導電組件包括一第二凹部，延伸進入該導電組件並朝向該半導體基底，其中該導電組件為氮化鈦，且該第二凹部共形於該導電組件，其中該導電組件不包含鎢。
2. 如請求項1所述之記憶體元件，其中該第一凹部的一第一寬度大致大於該第二凹部的一第二寬度。
3. 如請求項1所述之記憶體元件，其中該隔離層圍繞該第二凹部。
4. 如請求項1所述之記憶體元件，其中該導電組件的一上表面設置在該隔離層的一上表面上。
5. 如請求項1所述之記憶體元件，其中該絕緣結構與該隔離層包括氧化 物。
6. 如請求項1所述之記憶體元件，還包括一介電層，設置在該半導體基底、該絕緣結構以及該隔離層上。
7. 如請求項6所述之記憶體元件，其中該介電層包括氮化物，且該隔離層的一上表面被該介電層所覆蓋。
8. 如請求項6所述之記憶體元件，其中該導電組件的一上表面經由該介電層而暴露。
9. 如請求項1所述之記憶體元件，還包括一功函數組件，至少填滿該第二凹部的一部分，且該功函數組件包括多晶矽。
10. 一種記憶體元件，包括：一半導體基底，界定有一周圍區以及一陣列區，該陣列區至少部分被該周圍區所圍繞；一絕緣結構，被該半導體基底所圍繞，且設置在該周圍區中；以及一字元線，被該半導體基底所圍繞，並設置在該陣列區中；其中該字元線包括一隔離層以及一導電組件，該導電組件被該隔離層所圍繞，該導電組件包括一襯墊部以及一栓塞部，該襯墊部共形於該隔離層，該栓塞部從該襯墊部朝向該半導體基底延伸，且該 襯墊部與該栓塞部為一體成形，其中該導電組件為氮化鈦，且該導電組件不包含鎢，其中一第二凹部共形於該導電組件。
11. 如請求項10所述之記憶體元件，其中該襯墊部與該栓塞部包括一相同材料。
12. 如請求項10所述之記憶體元件，其中該襯墊部設置在該栓塞部上。
13. 如請求項10所述之記憶體元件，其中該栓塞部完全被該隔離層所圍繞。
14. 如請求項10所述之記憶體元件，其中該栓塞部從該襯墊部朝向該半導體基底逐漸變細。
15. 如請求項10所述之記憶體元件，其中該襯墊部至少部分從該半導體基底與該隔離層突伸。
16. 如請求項10所述之記憶體元件，還包括一介電層，設置在該半導體基底、該絕緣結構以及該隔離層上。
17. 如請求項10所述之記憶體元件，其中該介電層包括氮化物，且該介電層與該栓塞部分隔開。
18. 如請求項10所述之記憶體元件，其中該介電層包括氮化物，且該介電層接觸該襯墊部。
19. 一種記憶體元件的製備方法，包括：提供一半導體基底，該半導體基底界定有一周圍區以及一陣列區，該陣列區至少部分被該周圍區所圍繞；形成一第一凹部，該第一凹部延伸進入該半導體基底並設置在該陣列區中；以及形成一字元線，該字元線設置在該第一凹部內；其中該字元線的形成包括設置一隔離層以共形於該第一凹部，以及形成一導電組件以被該隔離層所圍繞並具有一第二凹部，而該第二凹部延伸進入該導電組件並朝向該半導體基底，其中該導電組件的形成包括設置一導電材料以覆蓋該隔離層與該半導體基底，以及移除設置在該半導體基底上與被該隔離層所圍繞的該導電材料，以形成該導電組件，其中該導電材料的移除包括移除該導電材料設置在該半導體基底上的一第一部分，以及移除該導電組件被該隔離層所圍繞的一第二部分，其中在該導電材料之該第二部分的移除之前，立刻執行該導電材料之該第一部分的移除。
20. 如請求項19所述之製備方法，其中該第二凹部的製作技術包含該導 電材料之該第二部分的移除。
21. 如請求項19所述之製備方法，還包括設置一介電材料在該半導體基底與該隔離層上，其中該導電材料設置在該介電材料與該隔離層上。
22. 如請求項21所述之製備方法，其中在該隔離層設置之後，設置該介電材料。
23. 如請求項20所述之製備方法，在該導電材料之該第一部分與該第二部分的移除期間，還包括加熱該半導體基底到一預定溫度，以及應用一階梯脈衝函數以在一預定工作週期中移除該導電材料的該第一部分以及該第二部分。
24. 如請求項23所述之製備方法，其中該預定溫度在大約95℃到大約140℃的範圍之間。
25. 如請求項23所述之製備方法，其中該預定溫度大致大於120℃。
26. 如請求項23所述之製備方法，其中該預定工作週期在大約15%到大約25%的範圍之間。
27. 如請求項21所述之製備方法，其中該導電組件包括氮化鈦。
28. 如請求項19所述之製備方法，其中該第一凹部的一第一寬度大致大於該第二凹部的一第二寬度。
29. 一種記憶體元件的製備方法，包括：提供一半導體基底，該半導體基底界定有一周圍區以及一陣列區，該陣列區至少部分被該周圍區所圍繞；形成一絕緣結構，該絕緣結構被該半導體基底所圍繞並設置在該周圍區中；以及形成一字元線，該字元線被該半導體基底所圍繞並設置在該陣列區中；其中該字元線包括一隔離層以及一導電組件，該導電組件被該隔離層所圍繞，該導電組件包括一襯墊部以及一栓塞部，該襯墊部共形於該隔離層，該栓塞部從該襯墊部朝向該半導體基底延伸，且該襯墊部與該栓塞部為一體成形，其中該導電組件為氮化鈦，且該導電組件不包含鎢，其中一第二凹部共形於該導電組件。
30. 如請求項29所述之製備方法，其中該襯墊部與該栓塞部包括一相同材料，且該襯墊部型形成在該栓塞部上。
31. 如請求項29所述之製備方法，其中該襯墊部與該栓塞部包括氮化鈦，且該襯墊部至少部分從該半導體基底與該隔離層突伸。
32. 如請求項29所述之製備方法，其中該栓塞部完全被該隔離層所圍繞，且該栓塞部從該襯墊部朝向該半導體基底逐漸變細。
33. 如請求項29所述之製備方法，其中還包括形成一介電層在該半導體基底、該絕緣結構以及該隔離層上。
34. 如請求項33所述之製備方法，其中該介電層包括氮化物，且該介電層與該栓塞部分隔開。
35. 如請求項33所述之製備方法，其中該介電層包括氮化物，且該介電層接觸該襯墊部。

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