TWI833235B - 具有字元線之記憶體元件的製備方法 - Google Patents

Abstract

本揭露提供一種記憶體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底界定有一主動區並包括一絕緣結構，該絕緣結構圍繞該主動區；形成一凹陷以延伸進入該半導體基底中並跨經該主動區；形成一第一隔離層以共形於該凹陷；設置一第一導電材料以共形於該第一隔離層；形成一導電組件以被該第一導電材料所圍繞；設置一第二導電材料在該導電組件上並移除該第一導電材料在該第二導電材料上的一部分，以形成一導電層而包圍該導電組件；以及形成一第二隔離層在該導電層上且共形於該第一隔離層。

Description

具有字元線之記憶體元件的製備方法

本申請案主張美國第17/578,666及17/578,918號專利申請案之優先權（即最早優先權日為「2022年1月19日」），其內容以全文引用之方式併入本文中。

本揭露關於一種記憶體元件的製備方法。特別是有關於一種具有字元線之記憶體元件的製備方法。

動態隨機存取記憶體(DRAM)是一種半導體配置，用於將資料的多個位元儲存在一積體電路(IC)內的單獨電容器中。DRAM通常形成為溝槽電容器DRAM胞。一種製造一埋入式閘極電極的先進方法包括構建一電晶體的一閘極電極以及一字元線在一主動區(AA)中的一溝槽中，而該主動區包括淺溝隔離(STI)結構。

在過去的幾十年中，隨著半導體製造技術的不斷改進，電子元件的尺寸也相應減小。隨著一單元電晶體的一尺寸減小到數奈米的長度，在加熱期間可能會發生收縮。收縮可能導致不同材料的元件之間的黏著性降低，因而導致該等單元電晶體的效能顯著下降。因此，希望開發改善以解決相關製造挑戰。

本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，界定有一主動區並具有一凹陷，該凹陷延伸進入該半導體基底；以及一字元線，設置在該凹陷內；其中該字元線包括一第一隔離層、一導電層、一導電組件以及一第二隔離層，該第一隔離層設置在該凹陷內且共形於該凹陷，該導電層被該第一隔離層所圍繞，該導電組件被該導電層所包圍，該第二隔離層設置在該導電層上且共形於該第一隔離層。

在一些實施例中，該第二隔離層接觸該導電層。

在一些實施例中，該第二隔離層設置在該導電組件與該導電層上。

在一些實施例中，該第一隔離層與該第二隔離層包括氧化物。

在一些實施例中，該第一隔離層的一厚度大致大於或等於該第二隔離層的一厚度。

在一些實施例中，該第二隔離層接觸該導電層的一上表面。

在一些實施例中，該第二隔離層至少部分被該主動區所圍繞。

在一些實施例中，該導電層包括氮化鈦(TiN)。

在一些實施例中，該導電組件包括鎢(W)。

在一些實施例中，該字元線包括一功函數組件以及一閘極隔離組件，該功函數組件被該第二隔離層所圍繞，該閘極隔離組件設置在該功函數組件上。

在一些實施例中，該功函數組件的一上表面大致與該第二隔離層的一上表面呈共面。

在一些實施例中，該閘極隔離組件設置在該第二隔離層上。

在一些實施例中，該閘極隔離組件接觸該第二隔離層與該功函數組件。

在一些實施例中，該功函數組件與該閘極隔離組件被該第一隔離層所圍繞。

在一些實施例中，該閘極隔離組件的一寬度大致大於或等於該第二隔離層與該功函數組件的一總寬度。

在一些實施例中，該功函數組件包括多晶矽，而該閘極隔離組件包括氮化物。

本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，界定有一主動區並包括一凹陷，該凹陷延伸進入該半導體基底中；以及一字元線，設置在該凹陷內；其中該字元線包括一第一隔離層、一導電層、一導電組件、一第二隔離層、一功函數組件以及一第三隔離層，該第一隔離層設置在該凹陷內且共形於該凹陷，該導電層被該第一隔離層所圍繞，該導電層被該導電層所包圍，該第二隔離層設置在該導電層上且共形於該第一隔離層，該功函數組件被該第二隔離層所圍繞，該第三隔離層被該第二隔離層所圍繞且設置在該功函數組件上。

在一些實施例中，該功函數組件被該第二隔離層與該第三隔離層所包圍。

在一些實施例中，該第三隔離層共形於該功函數組件的一上表面設置。

在一些實施例中，該第二隔離層的一厚度大致等於該第三隔離層的一厚度。

在一些實施例中，該第二隔離層與該第三隔離層為一體成形。

在一些實施例中，該第二隔離層與該第三隔離層包括氧化物。

在一些實施例中，該第二隔離層與該第三隔離層包括一相同材料。

在一些實施例中，該第一隔離層完全被該導電層與該第二隔離層所覆蓋。

在一些實施例中，該字元線包括一閘極隔離組件，被該第二隔離層所圍繞，並設置在該第三隔離層與該功函數組件上。

本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底界定有一主動區並包括一絕緣結構，該絕緣結構圍繞該主動區；形成一凹陷以延伸進入該半導體基底中並跨經該主動區；形成一第一隔離層以共形於該凹陷；設置一第一導電材料以共形於該第一隔離層；形成一導電組件以被該第一導電材料所圍繞；設置一第二導電材料在該導電組件上並移除該第一導電材料在該第二導電材料上的一部分，以形成一導電層而包圍該導電組件；以及形成一第二隔離層在該導電層上且共形於該第一隔離層。

在一些實施例中，在形成該導電層與形成該導電組件之後，執行該第二隔離層的形成。

在一些實施例中，該第二隔離層的形成包括藉由原子層沉積(ALD)而設置一隔離材料。

在一些實施例中，該第二隔離層的形成包括藉由非等向性蝕刻而移除該隔離材料的一部分。

在一些實施例中，該第二隔離層的一上表面大致低於該第一隔離層的一上表面以及該半導體基底的一上表面。

在一些實施例中，該第二隔離層的一上表面大致與該第一隔離層的一上表面以及該半導體基底的一上表面呈共面。

在一些實施例中，該製備方法還包括形成一功函數組件在該導電層上，其中該功函數組件被該第二隔離層所圍繞。

在一些實施例中，該功函數組件的一上表面大致與該第二隔離層的一上表面呈共面。

在一些實施例中，該功函數組件的一上表面大致低於該第二隔離層的一上表面。

在一些實施例中，該製備方法還包括形成一第三隔離層在該功函數組件上，其中該第三隔離層被該第二隔離層所圍繞。

總之，因為一隔離層設置在一字元線中的一功函數組件與一導電層之間，所以增加或改善在該功函數組件與該導電層之間的黏著性。因此，可防止在一熱處理之後該功函數組件的收縮或消失。改善該記憶體元件的一整體效能以及該記憶體元件的製造流程。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，本揭露可在各種例子中重複元件編號及/或字母。這種重複是為了簡單以及清楚的目的，並且其本身並未規定所討論的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

圖1是剖視側視示意圖，例示依據本揭露一些實施例的記憶體元件100。在一些實施例中，記憶體元件100包括數個單元胞，該等單元胞呈行列配置。

在一些實施例中，記憶體元件100包括一半導體基底101。在一些實施例中，半導體基底101包括半導體材料，例如矽、鍺、砷化鎵或其組合。在一些實施例中，半導體基底101包括塊狀半導體材料。在一些實施例中，半導體基底101為一半導體晶圓(例如一矽晶圓)或是一絕緣體上覆半導體(SOI)晶圓(例如一絕緣體上覆矽晶圓)。在一些實施例中，半導體基底101為一矽基底。在一些實施例中，半導體基底101包括輕度摻雜單晶矽。在一些實施例中，半導體基底101為一p型基底。

在一些實施例中，半導體基底101包括數個主動區(AA)101a，主動區101a為在半導體基底101中的一摻雜區。在一些實施例中，主動區101a水平延伸在半導體基底101之一上表面101b上或下。在一些實施例中，每一個主動區101a包括相同類型的一摻雜物。在一些實施例中，每一個主動區101a包括一種與包含在其他主動區101a中之摻雜物類型所不同之類型的摻雜物。在一些實施例中，每一個主動區101a具有相同的一導電類型。在一些實施例中，主動區101a包括N型摻雜物。

在一些實施例中，半導體基底101包括一上表面101b以及一下表面101c，而下表面101c與上表面101b相對設置。在一些實施例中，上表面101b為半導體基底101的一前側，其中多個電子裝置或元件依序形成在上表面101b上並經配置以電性連接到一外部電路。在一些實施例中，下表面101c為半導體基底101的一後側，且沒有電子裝置或元件。

在一些實施例中，半導體基底101包括一凹陷101d，延伸進入半導體基底101中。在一些實施例中，凹陷101d從半導體基底101的上表面101b朝向半導體基底101的下表面101c延伸。在一些實施例中，凹陷101d從半導體基底101的上表面101b朝向半導體基底101的下表面101c逐漸變細。在一些實施例中，凹陷101d的一深度大致大於主動區101a的一深度。

在一些實施例中，記憶體元件100包括一字元線103，設置在凹陷101d內。在一些實施例中，字元線103包括一第一隔離層103a、一導電層103b、一導電組件103c以及一第二隔離層103d。在一些實施例中，第一隔離層103a共形於凹陷101d設置且設置在凹陷101d內。在一些實施例中，導電層103b被第一隔離層103a所圍繞。在一些實施例中，導電組件103c被導電層103b所包圍。在一些實施例中，第二隔離層103d設置在導電層103b上且共形於第一隔離層103a。

在一些實施例中，第一隔離層103a沿著凹陷101d的一整個側壁設置。在一些實施例中，第一隔離層103a包括介電材料，例如氧化物。在一些實施例中，第一隔離層103a包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。在一些實施例中，第一隔離層103a包括具有一低介電常數(low k)的介電材料。

在一些實施例中，導電層103b設置在凹陷101d內，其中導電層103b被第一隔離層103a所圍繞。刀電層103b共形於第一隔離層103a的一部分。在一些實施例中，導電層103b包括導電材料，例如氮化鈦(TiN)。

在一些實施例中，導電組件103c設置在導電層103b內。導電組件103c被第一隔離層103a與導電層103b所圍繞。在一些實施例中，導電組件103c設置在半導體基底101的主動區101a下。在一些實施例中，導電層103b的一部分設置在導電組件103c上。在一些實施例中，導電組件103c包括導電材料，例如鎢(W)。

在一些實施例中，第二隔離層103d設置在導電層103b上，其中第二隔離層103d被第一隔離層103a所圍繞。第二隔離層103d設置在導電組件103c與導電層103b上。在一些實施例中，第二隔離層103d接觸導電層103b。在一些實施例中，第二隔離層103d共形於第一隔離層103a的一部分。

在一些實施例中，第二隔離層103d接觸導電層103b的一上表面103g。在一些實施例中，第二隔離層103d至少部分被主動區101a所圍繞。在一些實施例中，第二隔離層103d的一上表面103i大致低於半導體基底101的上表面101b以及第一隔離層103a的一上表面103h。

在一些實施例中，第二隔離層103d包括介電材料，例如氧化物。在一些實施例中，第二隔離層103d包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。在一些實施例中，第一隔離層103a與第二隔離層103d包括一相同材料或不同材料。在一些實施例中，第一隔離層103a的一厚度大致大於或等於第二隔離層103d的一厚度。在一些實施例中，第二隔離層103d的厚度介於大約1nm到大約3nm的範圍之間。在一些實施例中，第二隔離層103d的厚度大約為1.5nm。

在一些實施例中，字元線103還包括一功函數組件103e以及一閘極隔離組件103f，功函數組件103e設置在導電層103b與導電組件103c上，閘極隔離組件103f設置在功函數組件103e上。在一些實施例中，功函數組件103e與閘極隔離組件103f被第一隔離層103a所圍繞。在一些實施例中，功函數組件103e被第二隔離層103d所圍繞。

在一些實施例中，功函數組件103e的一上表面103j大致與第二隔離層103d的上表面103i呈共面。在一些實施例中，功函數組件103e包括多晶矽(polysilicon或是polycrystalline silicon)。在一些實施例中，功函數組件103e具有一低功函數。在一些實施例中，功函數組件103e具有雙功函數，並包括金屬與多晶矽。在一些實施例中，功函數組件103e當成是一閘極電極。

在一些實施例中，閘極隔離組件103f設置在第二隔離層103d與功函數組件103e上。在一些實施例中，閘極隔離組件103f接觸第二隔離層103d與功函數組件103e。在一些實施例中，閘極隔離組件103f接觸功函數組件103e的上表面103j以及第二隔離層103d的上表面103i。在一些實施例中，功函數組件103e與閘極隔離組件103f被第一隔離層103a所圍繞。在一些實施例中，閘極隔離層103f設置在半導體基底101的上表面101b上。

在一些實施例中，閘極隔離層103f的一寬度W1大致大於或等於第二隔離層103d與功函數組件103e的一總寬度W2。在一些實施例中，總寬度W2為兩倍之第二隔離層103d的厚度加上功函數組件103e之一厚度的總和。在一些實施例中，閘極隔離組件103f包括介電材料，例如氮化物。在一些實施例中，閘極隔離層103f當成是一閘極介電質。

在一些實施例中，記憶體元件100還包括一絕緣結構102，鄰近字元線103設置。在一些實施例中，絕緣結構102從上表面101b朝向下表面101c而延伸進入半導體基底101。在一些實施例中，絕緣結構102為一淺溝隔離(STI)。在一些實施例中，絕緣結構102界定主動區101a的一邊界。在一些實施例中，絕緣結構102包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。在一些實施例中，絕緣結構102的一深度大致大於字元線103的一深度。

在一些實施例中，記憶體元件100還包括一遮罩層104，設置在半導體基底101的上表面101b上以及在絕緣結構102上。在一些實施例中，遮罩層104設置在第一隔離層103a上。在一些實施例中，遮罩層104接觸第一隔離層103a的上表面103h。在一些實施例中，遮罩層104設置在閘極隔離組件103f與半導體基底101之間，以及在閘極隔離組件103f與絕緣結構102之間。在一些實施例中，遮罩層104包括介電材料，例如氮化物或類似物。

因為第二隔離層103d設置在功函數組件103e與導電層103b之間，所以增加或改善功函數組件103e與導電層103b間的黏著性。因此，可防止在一熱處理之後功函數組件1203e的收縮或消失。可改善記憶體元件100的一整體效能。

圖2是剖視側視示意圖，例示依據本揭露其他實施例的記憶體元件200。記憶體元件200類似於圖1的記憶體元件100，除了有一第三隔離層103k在功函數組件103e上，以使功函數組件103e被第二隔離層103d與第三隔離層103k包圍之外。在一些實施例中，第一隔離層103a完全被導電層103b與第二隔離層103d所覆蓋。在一些實施例中，閘極隔離組件103f被第二隔離層103d所圍繞，且設置在第三隔離層103k與功函數組件103e上。

在一些實施例中，第三隔離層103k被第二隔離層103d所圍繞。在一些實施例中，第三隔離層103k共形於功函數組件103e的上表面103j設置。在一些實施例中，第三隔離層103k的一上表面103m大致低於第二隔離層103d的上表面103i、第一隔離層103a的上表面103h以及半導體基底101的上表面101b。

在一些實施例中，第二隔離層103d的一厚度大致等於第三隔離層103k的一厚度。在一些實施例中，第二隔離層103d與第三隔離層103k為一體成形。在一些實施例中，第三隔離層103k包括氧化物。在一些實施例中，第二隔離層103d與第三隔離層103k包括一相同材料。

圖3是剖視側視示意圖，例示依據本揭露其他實施例的記憶體元件300。記憶體元件300類似於圖2的記憶體元件200，除了省略在圖2之記憶體元件200的第三隔離層103k之外。在一些實施例中，閘極隔離組件103f接觸功函數組件103e。第二隔離層103d圍繞功函數組件103e與閘極隔離組件103f。

圖4是剖視側視示意圖，例示依據本揭露其他實施例的記憶體元件400。記憶體元件400類似於圖2的記憶體元件200，除了第二隔離層103d亦設置在半導體基底101的上表面101b上以及在絕緣結構102上之外。在一些實施例中，第二隔離層103d設置在遮罩層104上。在一些實施例中，第二隔離層103d的上表面103i在第一隔離層103a的上表面103h上以及在半導體基底101的上表面101b上。

圖5是剖視側視示意圖，例示依據本揭露其他實施例的記憶體元件500。記憶體元件500類似於圖1的記憶體元件100，除了第二隔離層103d設置在功函數組件103e下之外。第二隔離層103d在功函數組件103e與導電層103b之間。在一些實施例中，第二隔離層103d被功函數組件103e、導電層103b以及第一隔離層103a所包圍。在一些實施例中，第二隔離層103d的上表面103i完全接觸功函數組件103e。在一些實施例中，上表面103i大致低於功函數組件103e的上表面103j。

圖6是流程示意圖，例示本揭露一些實施例之記憶體元件100、200、300、400或500的製備方法S600。圖7到圖37是剖視示意圖，例示本揭露一些實施例在記憶體元件100、200、300、400或500形成中的各中間階段。

如圖7到圖37所示的各階段亦例示地在圖6中的流程圖中描述。在下列的討論中，如圖7到圖37所示的各製造階段參考如圖6所示的各處理步驟進行討論。製備方法6300包括一些步驟，其描述以及說明並不視為對步驟順序的限制。製備方法S600包括一些步驟(S601、S602、S603、S604、S605、S606、S607)。

請參考圖7，依據圖6的步驟S601，提供一半導體基底101。在一些實施例中，半導體基底101界定有一主動區101a並包括一絕緣結構102，絕緣結構102圍繞主動區101a。在一些實施例中，絕緣結構102從半導體基底101的上表面101b朝向下表面101c延伸‧

請參考圖8，依據圖6的步驟S602，形成一凹陷101d以延伸進入半導體基底101中。在一些實施例中，凹陷101d延伸跨經主動區101a。在一些實施例中，凹陷101d的形成包括移除半導體基底101的些部分。在一些實施例中，凹陷101d從半導體基底101的上表面101b朝向下表面101c延伸。

請參考圖9，依據圖6的步驟S603，形成共形於凹陷101d的一第一隔離層103a。在一些實施例中，第一隔離層103a的製作技術包括沉積、氧化或任何其他適合的製程。在一些實施例中，第一隔離層103a的上表面103h大致與半導體基底101的上表面101b呈共面。

請參考圖10，依據圖6的步驟S604，一第一導電材料105共形於第一隔離層103a設置。在一些實施例中，第一導電材料105的製作技術包含沉積或任何其他適合的製程。在一些實施例中，第一導電材料105包括氮化鈦(TiN)。

請參考圖11，依據圖6的步驟S605，形成被第一導電材料105所圍繞的一導電組件103c。在一些實施例中，導電組件103c的製作技術包含設置被第一導電材料105所圍繞的一第二導電材料，然後移除第二導電材料的一部分以形成導電組件103c。在一些實施例中，第二導電材料藉由沉積或任何其他適合的製程而設置。在一些實施例中，第二導電材料的該部分藉由蝕刻或任何其他適合的製程而移除。在一些實施例中，第二導電材料包括鎢(W)。

請參考圖12及圖13，依據圖6的步驟S606，一第三導電材料106設置在導電組件103c上，且移除第一導電材料105在第三導電材料106上的一部分，以形成一導電層103b。在一些實施例中，導電層103b包圍導電組件103c。在一些實施例中，第三導電材料106藉由沉積或任何其他適合的製程而設置在導電組件103c上。在一些實施例中，第一導電材料105與第三導電材料106為一相同材料。在一些實施例中，第三導電材料106包括氮化鈦。在一些實施例中，在設置如圖12所示的第三導電材料106之後，移除第一導電材料105的一部分以形成如圖13所示的導電層103b。在一些實施例中，第一導電材料105的該部分藉由蝕刻、清洗或任何其他適合的製程所移除。

請參考圖14及圖15，依據圖6的步驟S607，形成一第二隔離層103d在導電層103b上且共形於第一隔離層103a。在一些實施例中，第二隔離層103d的形成包括設置一第一隔離層107在半導體基底101、絕緣結構102、導電層103b以及第一隔離層103a上。在一些實施例中，第一隔離層107藉由原子層沉積(ALD)或任何其他適合的製程而設置。

在一些實施例中，在設置如圖14所示的第一隔離材料107之後，移除第一隔離材料107在半導體基底101、絕緣結構102以及第一隔離層103a上的一部分，以形成如圖15所示的第二隔離層103d。在一些實施例中，藉由非等向性蝕刻、平坦化或任何其他適合的製程而移除第一隔離材料107的該部分。在一些實施例中，第二隔離層103d的一上表面103i大致低於第一隔離層103a的上表面103h以及半導體基底101的上表面101b。在一些實施例中，在形成導電層103b以及形成導電組件103c之後，執行第二隔離層103d的形成。

請參考圖16及圖17，形成一功函數組件103e在導電層103b上並被第二隔離層103d所圍繞。在一些實施例中，功函數組件103e的製作技術包含設置一功函數材料108以被如圖16所示的第二隔離層103d與第一隔離層103a所圍繞，然後移除功函數材料108的一部分以形成如圖17所示的功函數組件103e。在一些實施例中，功函數材料108藉由沉積、CVD或任何其他適合的製程而設置。在一些實施例中，藉由蝕刻或任何其他適合的製程而移除功函數材料108的該部分。在一些實施例中，功函數材料108包括多晶矽。在一些實施例中，功函數組件103e的一上表面103j大致與第二隔離層103d的上表面103i呈共面。

請參考圖18，一遮罩層104形成在半導體基底101、絕緣結構102以及第一隔離層103a上。在一些實施例中，遮罩層104接觸第一隔離層103a的上表面103h。在一些實施例中，遮罩層104的製作技術包含設置一遮罩材料，例如氮化物。

請參考圖19，一閘極隔離組件103f形成在功函數組件103e、第二隔離層103d以及遮罩層104上。在一些實施例中，閘極隔離層103f的形成包括藉由沉積或任何其他適合的製程而設置一閘極隔離材料。在一些實施例中，圖1的記憶體元件100則形成如圖19所示。

在一些實施例中，在設置如圖14所示的第一隔離材料107之後，圖2的記憶體元件200的製作技術可包含下列步驟。在設置如圖14所示的第一隔離材料107之後，移除第一隔離材料107設置在半導體基底101、絕緣結構102以及第一隔離層103a上的一部分，以形成如圖20所示的第二隔離層103d。在一些實施例中，藉由非等向性蝕刻、平坦化或任ˊ其他適合的製程而移除第一隔離材料107的該部分。在一些實施例中，第二隔離層103d的上表面103i大致與第一隔離層103a的上表面103h以及半導體基底101的上表面101b呈共面。

在一些實施例中，在形成第二隔離層103d之後，以類似於如上所述以及在圖16及圖17所描述的各步驟之一方法而形成如圖21及圖22所示的功函數組件103。在一些實施例中，功函數組件103e的上表面103j大致低於第二隔離層103d的上表面103i。

在一些實施例中，在形成如圖22所示的功函數組件103e之後，一第三隔離層103k形成在功函數組件103e上，其中如圖23所示，第三隔離層103k被第二隔離層103d所圍繞。在一些實施例中，第三隔離層103k的形成包括設置一第二隔離材料在功函數組件103e上。在一些實施例中，第二隔離材料藉由ALD或任何其他適合的製程而設置。在一些實施例中，第三隔離層103k的一上表面103m大致低於第二隔離層103d的上表面103i。在一些實施例中，第一隔離材料107與第二隔離材料包括一相同材料。在一些實施例中，第二隔離層103d與第三隔離層103k為一體成形。

在一些實施例中，在形成第三隔離層103m之後，以類似於如上所述以及在圖18及圖19所描述的各步驟之方法而形成遮罩層104與閘極隔離組件103f。在一些實施例中，圖2的記憶體元件20則形成如圖24所示。

在一些實施例中，在形成如圖22所示的第二隔離層103d之後，圖3的記憶體元件300的製作技術可包含下列的步驟。在如圖22所示的第二隔離層103d形成之後，遮罩層104設置在如圖25所示的第一隔離層103a與第二隔離層103d上。在一些實施例中，以類似於如上所述以及如圖18所描述的該等步驟之方法而設置遮罩層104。在設置遮罩層104之後，以類似於如上所述以及如圖19所描述的該等步驟之方法而形成閘極隔離組件103f。在一些實施例中，圖3的記憶體元件300則形成如圖26所示。

在一些實施例中，在形成如圖13所示的導電層103b之後，圖4的記憶體元件400的製作技術可包含下列的步驟。在形成如圖13所示的導電層103b之後，遮罩層104設置在如圖27所示的第一隔離層103a、半導體基底101以及絕緣結構102上。在一些實施例中，以類似於如上所述以及如圖18所描述的該等步驟之方法而設置遮罩層104。

在一些實施例中，在設置遮罩層104之後，第一隔離材料107設置在遮罩層104與導電層103b上，且共形於如圖28所示的第一隔離層103a。在一些實施例中，以類似於如上所述以及如圖14所述的該等步驟之方法而設置第一隔離材料107。在一些實施例中，第二隔離層103d則形成如圖28所示。

在一些實施例中，在形成第二隔離層103d之後，功函數材料108設置如圖29所示。在一些實施例中，以類似於如上所示以及如圖16所描述的該等步驟之方法而設置功函數材料108。在一些實施例中，在設置功函數材料108之後，移除功函數材料108的一部分以形成如圖30所示的功函數組件103e。在一些實施例中，以類似於如上所述以及如圖17所描述的該等步驟之方法而移除功函數材料108的該部分。

在一些實施例中，在形成功函數組件103e之後，第三隔離層103k設置在如圖31所示的功函數組件103e上。在一些實施例中，以類似於如上所述以及如圖23所描述的該等步驟之方法而設置第一隔離層103k。在一些實施例中，在形成第三隔離層103k之後，閘極隔離組件103f形成在如圖32所示的第二隔離層103d與第三隔離層103k上。在一些實施例中，以類似於如上所述以及如圖19所描述的該等步驟之方法而形成閘極隔離組件103f。在一些實施例中，圖4的記憶體元件400則形成如圖32所示。

在一些實施例中，在形成如圖13所示的導電層103b之後，圖5的記憶體元件500的製作技術可包含下列的步驟。在一些實施例中，在形成如圖13所示的導電層103b之後，一第二隔離層103d形成在如圖33所示的導電層103b上。在一些實施例中，以類似於如上所述以及如圖14及圖15所描述的該等步驟之方法而形成第二隔離層103d。

在一些實施例中，在形成第二隔離層103d之後，功函數組件103e則形成如圖35所示。在一些實施例中，以類似於如上所述以及如圖16及圖17所描述的該等步驟之方法而形成功函數組件103e。在一些實施例中，第二隔離層103d的上表面103i大致低於功函數組件103e的上表面103j。

在一些實施例中，在形成功函數組件103e之後，遮罩層104與閘極隔離組件103f則分別形成如圖36及圖37所示。在一些實施例中，以類似於如上所述以及如圖18及圖19所描述的該等步驟之方法而形成遮罩層104與閘極隔離組件103f。在一些實施例中，圖5的記憶體元件500則形成如圖37所示。

本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，界定有一主動區並具有一凹陷，該凹陷延伸進入該半導體基底；以及一字元線，設置在該凹陷內；其中該字元線包括一第一隔離層、一導電層、一導電組件以及一第二隔離層，該第一隔離層設置在該凹陷內且共形於該凹陷，該導電層被該第一隔離層所圍繞，該導電組件被該導電層所包圍，該第二隔離層設置在該導電層上且共形於該第一隔離層。

本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，界定有一主動區並包括一凹陷，該凹陷延伸進入該半導體基底中；以及一字元線，設置在該凹陷內；其中該字元線包括一第一隔離層、一導電層、一導電組件、一第二隔離層、一功函數組件以及一第三隔離層，該第一隔離層設置在該凹陷內且共形於該凹陷，該導電層被該第一隔離層所圍繞，該導電層被該導電層所包圍，該第二隔離層設置在該導電層上且共形於該第一隔離層，該功函數組件被該第二隔離層所圍繞，該第三隔離層被該第二隔離層所圍繞且設置在該功函數組件上。

本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底界定有一主動區並包括一絕緣結構，該絕緣結構圍繞該主動區；形成一凹陷以延伸進入該半導體基底中並跨經該主動區；形成一第一隔離層以共形於該凹陷；設置一第一導電材料以共形於該第一隔離層；形成一導電組件以被該第一導電材料所圍繞；設置一第二導電材料在該導電組件上並移除該第一導電材料在該第二導電材料上的一部分，以形成一導電層而包圍該導電組件；以及形成一第二隔離層在該導電層上且共形於該第一隔離層。

總之，因為一隔離層設置在一字元線中的一功函數組件與一導電層之間，所以增加或改善在該功函數組件與該導電層之間的黏著性。因此，可防止在一熱處理之後該功函數組件的收縮或消失。改善該記憶體元件的一整體效能以及該記憶體元件的製造流程。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

100:記憶體元件 101:半導體基底 101a:主動區 101b:上表面 101c:下表面 101d:凹陷 102:絕緣結構 103:字元線 103a:第一隔離層 103b:導電層 103c:導電組件 103d:第二隔離層 103e:功函數組件 103f:閘極隔離組件 103g:上表面 103h:上表面 103i:上表面 103j:上表面 103k:第三隔離層 103m:上表面 104:遮罩層 105:第一導電材料 106:第三導電材料 107:第一隔離材料 108:功函數材料 200:記憶體元件 300:記憶體元件 400:記憶體元件 500:記憶體元件 S600:製備方法 S601:步驟 S602:步驟 S603:步驟 S604:步驟 S605:步驟 S606:步驟 S607:步驟 W1:寬度 W2:寬度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容。應當理解，依據業界的標準做法，各種特徵並非按比例繪製。事實上，為了討論的清晰，可任意增加或減少各種特徵的尺寸。 圖1是剖視側視示意圖，例示依據本揭露一些實施例的記憶體元件。 圖2是剖視側視示意圖，例示依據本揭露其他實施例的記憶體元件。 圖3是剖視側視示意圖，例示依據本揭露其他實施例的記憶體元件。 圖4是剖視側視示意圖，例示依據本揭露其他實施例的記憶體元件。 圖5是剖視側視示意圖，例示依據本揭露其他實施例的記憶體元件。 圖6是流程示意圖，例示本揭露一些實施例之記憶體元件的製備方法。 圖7到圖37是剖視示意圖，例示本揭露一些實施例在記憶體元件形成中的各中間階段。

100:記憶體元件

101:半導體基底

101a:主動區

101b:上表面

101c:下表面

101d:凹陷

102:絕緣結構

103:字元線

103a:第一隔離層

103b:導電層

103c:導電組件

103d:第二隔離層

103e:功函數組件

103f:閘極隔離組件

103g:上表面

103h:上表面

103i:上表面

103j:上表面

104:遮罩層

W1:寬度

W2:寬度

Claims (10)

1. 一種記憶體元件的製備方法，包括：提供一半導體基底，該半導體基底界定有一主動區並包括一絕緣結構，該絕緣結構圍繞該主動區；形成一凹陷以延伸進入該半導體基底中並跨經該主動區；形成一第一隔離層以共形於該凹陷；設置一第一導電材料以共形於該第一隔離層；形成一導電組件以被該第一導電材料所圍繞；設置一第二導電材料在該導電組件上並移除該第一導電材料在該第二導電材料上的一部分，以形成一導電層而包圍該導電組件；以及形成一第二隔離層在該導電層上且共形於該第一隔離層。
2. 如請求項1所述之記憶體元件的製備方法，其中在形成該導電層與形成該導電組件之後，執行該第二隔離層的形成。
3. 如請求項1所述之記憶體元件的製備方法，其中該第二隔離層的形成包括藉由原子層沉積而設置一隔離材料。
4. 如請求項3所述之記憶體元件的製備方法，其中該第二隔離層的形成包括藉由非等向性蝕刻而移除該隔離材料的一部分。
5. 如請求項1所述之記憶體元件的製備方法，其中該第二隔離層的一上 表面低於該第一隔離層的一上表面以及該半導體基底的一上表面。
6. 如請求項1所述之記憶體元件的製備方法，其中該第二隔離層的一上表面與該第一隔離層的一上表面以及該半導體基底的一上表面呈共面。
7. 如請求項1所述之記憶體元件的製備方法，還包括形成一功函數組件在該導電層上，其中該功函數組件被該第二隔離層所圍繞。
8. 如請求項7所述之記憶體元件的製備方法，其中該功函數組件的一上表面與該第二隔離層的一上表面呈共面。
9. 如請求項7所述之記憶體元件的製備方法，其中該功函數組件的一上表面低於該第二隔離層的一上表面。
10. 如請求項7所述之記憶體元件的製備方法，還包括形成一第三隔離層在該功函數組件上，其中該第三隔離層被該第二隔離層所圍繞。