TWI825736B - 記憶體元件之製備方法 - Google Patents

Abstract

本揭露提供一種記憶體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底具有鄰近該半導體基底之一表面處所界定的一主動區；形成一凹陷以從該表面延伸進入該半導體基底中；設置一第一隔離層以共形於該凹陷；設置一第一導電材料在該凹陷內並被該第一隔離層所圍繞；移除該第一導電材料的一部分以形成一第一導電組件；設置一第二隔離層在該凹陷內且共形於該第一隔離層與該第一導電組件；以及設置一第二導電材料在該凹陷內並被該第二隔離層所圍繞，以形成鄰近該第一導電組件的一第二導電組件。

Description

記憶體元件之製備方法

本申請案主張美國第17/695,972及17/696,058號專利申請案之優先權(即優先權日為「2022年3月16日」)，其內容以全文引用之方式併入本文中。

本揭露關於一種記憶體元件。特別是有關於一種具有雙導電材料之一字元線的記憶體元件。

動態隨機存取記憶體(DRAM)是一種半導體配置，用於將資料的多個位元儲存在一積體電路(IC)內的單獨電容器中。DRAMs通常形成為溝槽電容器DRAM單元。一種製造埋入式閘極的先進方法包含在包括一淺溝隔離(STI)結構之一主動區(AA)中的一溝槽中建立一電晶體的一閘極電極以及一字元線。

在過去的幾十年裡，隨著半導體製造技術的不斷改進，電子元件的尺寸也相應地減小。隨著一單元電晶體的尺寸減小到數奈米的長度，可能會發生漏電流。漏電流可能導致該等單元電晶體的效能顯著地下降。因此，希望開發解決相關製造挑戰的改進。

本揭露之一實施例提供一種記憶體元件。該記憶體元件包 括一半導體基底，具有鄰近該半導體基底之一表面處所界定的一主動區，其中該半導體基底具有一凹陷，從該表面延伸進入該半導體基底中；以及一字元線，設置在該凹陷內；其中該字元線具有一第一隔離層、一第一導電組件、一第二隔離層以及一第二導電組件，該第一隔離層設置在該凹陷內且共形於該凹陷，該第一導電組件被該第一隔離層所圍繞並設置在該凹陷內，該第二隔離層共形於該第一隔離層與該第一導電組件設置，該第二導電組件鄰近該第一導電組件設置且被該第二隔離層所圍繞。

在一些實施例中，該第一導電組件的一第一功函數大致不同於該第二導電組件的一第二功函數。

在一些實施例中，該第一導電組件的該第一功函數大致大於該第二導電組件的該第二功函數。

在一些實施例中，該第一導電組件與該第二導電組件包括一相同材料。

在一些實施例中，該第一導電組件與該第二導電組件包括鎢(W)或氮化鈦(TiN)。

在一些實施例中，該第一隔離層與該第二隔離層包括氧化物。

在一些實施例中，該第一導電組件被該第一隔離層與該第二隔離層所包圍。

在一些實施例中，該第一導電組件與該第二導電組件藉由該第二隔離層而分隔開。

在一些實施例中，該第一導電組件的一上表面大致低於該第二導電組件的一上表面。

在一些實施例中，該第一導電組件的該上表面與該第二導電組件的該上表面被該半導體基底的該主動區所圍繞。

在一些實施例中，該第一導電組件之該上表面的一寬度大致大於或等於該第二導電組件之該上表面的一寬度。

在一些實施例中，該記憶體元件還包括一介電層，設置在該第一導電組件、該第二導電組件以及該第二隔離層上。

在一些實施例中，該介電層接觸該第二導電組件的該上表面。

在一些實施例中，該記憶體元件還包括一導電栓塞，延伸經過該介電層並連接到該半導體基底的該主動區。

在一些實施例中，該第二隔離層的至少一部分設置在該介電層與該第一導電組件的一上表面之間。

在一些實施例中，該介電層包括氮化物。

在一些實施例中，該第一導電組件的一高度大致小於或等於該第二導電組件的一高度。

本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有鄰近該半導體基底之一表面處的一主動區，其中該半導體基底具有一第一凹陷，從該表面延伸進入該半導體基底中；以及一字元線，設置在該第一凹陷內；其中該字元線具有一第一隔離層、一第一導電組件、一第二隔離層以及一第二導電組件，該第一隔離層共形於該第一凹陷設置並具有一第二凹陷在該第一凹陷內，該第一導電組件被該第一隔離層所圍繞並設置在該第二凹陷內，該第二隔離層共形於該第二凹陷與該第二導電組件設置並具有一第三凹陷在該第二凹陷內，該第二導電組 件設置在該第三凹陷內。

在一些實施例中，該三凹陷具有一第一寬度以及一第二寬度，該第一寬度位在鄰近該第一導電組件的一位置處，該第二寬度位在該第一導電組件的一位置上以及在具有該第一寬度的該位置上。

在一些實施例中，該第二寬度大致不同於該第一寬度。

在一些實施例中，該第二寬度大致大於該第一寬度。

在一些實施例中，該第一導電組件的一第一功函數大致大於該第二導電組件的一第二功函數。

在一些實施例中，該第一導電組件的該第一功函數大致大於4eV，且該第二導電組件的該第二功函數大致小於4eV。

在一些實施例中，該第一功函數與該第二功函數之間的一差值大致大於0.5eV。

本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底具有鄰近該半導體基底之一表面處所界定的一主動區；形成一凹陷以從該表面延伸進入該半導體基底中；設置一第一隔離層以共形於該凹陷；設置一第一導電材料在該凹陷內並被該第一隔離層所圍繞；移除該第一導電材料的一部分以形成一第一導電組件；設置一第二隔離層在該凹陷內且共形於該第一隔離層與該第一導電組件；以及設置一第二導電材料在該凹陷內並被該第二隔離層所圍繞，以形成鄰近該第一導電組件的一第二導電組件。

在一些實施例中，該第一導電組件的一第一功函數大致不同於該第二導電組件的一第二功函數。

在一些實施例中，該第一導電組件的該第一功函數大致大 於該第二導電組件的該第二功函數。

在一些實施例中，該第一導電材料相同於該第二導電材料。

在一些實施例中，該製備方法還包括設置一圖案化光阻在該第一隔離層與該第一導電材料上，其中移除該第一導電組件經由該圖案化光阻而暴露的該部分。

在一些實施例中，該製備方法還包括在該第一導電組件形成之後，移除該圖案化光阻。

在一些實施例中，移除該第二導電組件設置在該第一導電組件上的一部分，以形成該第二導電組件。

在一些實施例中，該製備方法還包括：設置一介電層在該第一導電組件、該第二導電組件以及該第二隔離層上；以及形成一導電栓塞以延伸經過該介電層並連接到該半導體基底的該主動區。

在一些實施例中，在設置該第二導電材料之前，執行該第二隔離層的設置。

在一些實施例中，在設置該第二導電材料之前，執行該第一導電材料的設置。

在一些實施例中，該第一導電材料的設置以及該第二導電材料的設置是各別執行。

總之，因為一字元線包括具有不同功函數的雙導電材料，所以這種差異可抑制或避免一閘極誘導汲極洩漏(GIDL)。在一些實施例中，因為該字元線包括具有一高功函數的一第一導電材料以及具有一低功函數的一第二導電材料，所以此配置可減少GIDL問題。因此，改善該記 憶體元件的效能以及製造該記憶體元件的一製程。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

100:記憶體元件

101:半導體基底

101a:主動區

101b:第一表面

101c:第二表面

102:凹陷

103:字元線

103a:第一隔離層

103b:第一導電組件

103c:第二隔離層

103d:第二導電組件

103e:上表面

103f:上表面

104:第二凹陷

105:第三凹陷

106:絕緣結構

107:第三導電組件

108:第三隔離層

109:介電層

109’:介電材料

110:導電栓塞

111:溝槽

112:第一導電材料

113:第二導電材料

114:圖案化光阻

114’:光阻

H1:高度

H2:高度

S200:製備方法

S201:步驟

S202:步驟

S203:步驟

S204:步驟

S205:步驟

S206:步驟

S207:步驟

W1:寬度

W2:寬度

W3:第一寬度

W4:第二寬度

當結合圖式一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。值得注意的是，依據產業的標準慣例，各種特徵並未按比例繪製。事實上，為了討論的清晰，可以任意增加或減少各種特徵的尺寸。

圖1是剖視示意圖，例示本揭露一實施例之記憶體元件。

圖2是流程示意圖，例示本揭露一實施例之記憶體元件的製備方法。

圖3到圖20是剖視示意圖，例示本揭露一實施例製備記憶體元件的各中間階段。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例 可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，本揭露可在各種例子中重複元件編號及/或字母。這種重複是為了簡單以及清楚的目的，且其本身並未規定所討論的各種實施例及/或配置之間的關係。

再者，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

圖1是剖視示意圖，例示本揭露一實施例之記憶體元件。在一些實施例中，記憶體元件100包括多個單元胞，呈行列配置。

在一些實施例中，記憶體元件100包括一半導體基底101。在一些實施例中，半導體基底101包括半導體材料，例如矽、鍺、砷化鎵或其組合。在一些實施例中，半導體基底101包括塊狀(bulk)半導體材料。在一些實施例中，半導體基底101是一半導體晶圓(例如一矽晶圓)或一絕緣體上覆半導體(SOI)晶圓(例如一絕緣體上覆矽晶圓)。在一些實施例中，半導體基底101是一矽基底。在一些實施例中，半導體基底101包括輕度摻雜單晶矽。在一些實施例中，半導體基底101是一p型基底。

在一些實施例中，半導體基底101包括多個主動區 (AA)101a。主動區101a是在半導體基底101中的一摻雜區。在一些實施例中，主動區101a在半導體基底101之一上表面的上方或正上方水平延伸。在一些實施例中，主動區101a鄰近半導體基底101的上表面設置。在一些實施例中，每一個主動區101a包括一相同類型的摻雜物。在一些實施例中，每一個主動區101a包括一類型的摻雜物，其不同於包括在其他主動區101a中之類型的摻雜物。在一些實施例中，每一個主動區101a具有一相同導電類型。在一些實施例中，主動區101a包括n型摻雜物。

在一些實施例中，半導體基底101包括一第一表面101b以及一第二表面101c，而第二表面101c相對第一表面101b設置。在一些實施例中，第一表面101b是半導體基底101的一前側，其中多個電子元件或部件依序地形成在第一表面101b上且經配置以電性連接到一外部電路。在一些實施例中，主動區101a鄰近第一表面101b設置或設置在第一表面101b下方。在一些實施例中，第二表面101c是半導體基底101的一後側，其沒有電子元件或部件。

在一些實施例中，半導體基底101包括一凹陷102，延伸進入半導體基底101。在一些實施例中，凹陷102從第一表面101b朝向半導體基底101的第二表面101c延伸。在一些實施例中，凹陷102從第一表面101b朝向半導體基底101的第二表面101c而逐漸變細。在一些實施例中，凹陷102的一深度大致大於主動區101a的一深度。

在一些實施例中，記憶體元件100包括一字元線103，設置在凹陷102內。在一些實施例中，字元線103包括一第一隔離層103a、一第一導電組件103b、一第二隔離層103c以及一第二導電組件103d。

在一些實施例中，第一隔離層103a設置在凹陷102中且共 形於凹陷102。在一些實施例中，第一隔離層103a的至少一部分被主動區101a所圍繞。在一些實施例中，第一隔離層103a覆蓋凹陷102的一整個側壁。在一些實施例中，第一隔離層103a的一部分設置在半導體基底101的第一表面101b上。在一些實施例中，第一隔離層103a具有一第二凹陷104，設置在凹陷102內。

在一些實施例中，第一隔離層103a包括介電材料，例如氧化物。在一些實施例中，第一隔離層103a包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。在一些實施例中，第一隔離層103a包括具有一低介電常數(低k值)的介電材料。

在一些實施例中，第一導電組件103b被第一隔離層103a所圍繞且設置在凹陷102內。在一些實施例中，第一導電組件103b在第一隔離層103a內從第一表面101b朝向半導體基底101的第二表面101c延伸。在一些實施例中，第一導電組件103b沿著第一隔離層103a的一側壁延伸。在一些實施例中，第一導電組件103b設置在第二凹陷104內。

在一些實施例中，第一導電組件103b包括具有一第一功函數的一第一導電材料112。在一些實施例中，第一導電組件103b的第一功函數大致大於4eV。在一些實施例中，第一導電組件103b的第一功函數是在大約1eV到大約8eV之間的範圍。在一些實施例中，第一導電組件103b包括導電材料，例如氮化鈦(TiN)、鎢(W)或類似物。

在一些實施例中，第二隔離層103c共形於第一隔離層103a與第二導電組件103d設置。在一些實施例中，第二隔離層103c共形於第二凹陷104的一部分設置。在一些實施例中，第二隔離層103c的至少部分被主動區101a所圍繞。在一些實施例中，第二隔離層103c與第一隔離層 103a包圍第一導電組件103b。在一些實施例中，第二隔離層103c覆蓋第一導電組件103b。

在一些實施例中，第二隔離層103c沿著第一隔離層103a之一側壁的一部分、第一隔離層103a之一下表面的一部分、第一導電組件103b之一側壁的一部分以及第一導電組件103b的一上表面103e延伸。在一些實施例中，第二隔離層103c的一部分設置在半導體基底101的第一表面101b上。

在一些實施例中，第二隔離層103c具有一第三凹陷105，設置在第二凹陷104內。在一些實施例中，第三凹陷105具有一第一寬度W3以及一第二寬度W4，第一寬度W3位在鄰近第一導電組件103b的一位置處，第二寬度W4位在第一導電組件103b上的一位置處以及在具有第一寬度W3的該位置上。在一些實施例中，第二寬度W4大致不同於第一寬度W3。在一些實施例中，第二寬度W4大致大於第一寬度W3。

在一些實施例中，第二隔離層103c包括不同於第一隔離層103a的一材料。在一些實施例中，第二隔離層103c包括與第一隔離層103a相同的一材料。在一些實施例中，第二隔離層103c包括介電材料，例如氧化物。在一些實施例中，第二隔離層103c包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。在一些實施例中，第二隔離層103c包括具有一低介電常數(低k值)的介電材料。

在一些實施例中，第二導電組件103d鄰近第一導電組件103b設置且被第二隔離層103c所圍繞。在一些實施例中，第二導電組件103d在第二隔離層103c內從第一表面101b朝向半導體基底101的第二表面101c延伸。

在一些實施例中，第二導電組件103d大致平行於第一導電組件103b延伸。第二導電組件103d與第一導電組件103b藉由第二隔離層103c而分隔開。在一些實施例中，第二導電組件103d設置在第三凹陷105內。在一些實施例中，第一導電組件103b與第二導電組件103d當成一閘極電極。

在一些實施例中，第一導電組件103b的上表面103e大致低於第二導電組件103d的一上表面103f。在一些實施例中，第一導電組件103b的上表面103e與第二導電組件103d的上表面103f被半導體基底101的主動區101a所圍繞。在一些實施例中，第二導電組件103d的上表面103f大致與第二隔離層103c的一水平表面呈共面。

在一些實施例中，第一導電組件103b之上表面103e的一寬度W1大致大於或等於第二導電組件103d之上表面103f的一寬度W2。在一些實施例中，第一導電組件103b的一高度H1大致小於或等於第二導電組件103d的一高度H2。

在一些實施例中，包括具有一第二功函數的一第二導電材料。在一些實施例中，第一導電組件103b的第一功函數大致不同於第二導電組件103d的第二功函數。在一些實施例中，第一導電組件103b的第一功函數大致大於第二導電組件103d的第二功函數。

在一些實施例中，第二導電組件103d的第二功函數大致小於4eV。在一些實施例中，第二導電組件103d的第二功函數在大約0.1eV到大約1eV的範圍之間。在一些實施例中，第一導電組件103b的第一功函數大致與第二導電組件103d的第二功函數之間的一差值大致大於0.5eV。在一些實施例中，第二導電組件103d包括導電材料，例如氮化鈦(TiN)、 鎢(W)或類似物。在一些實施例中，第二導電組件103d包括與第一導電組件103b相同的一材料。

在一些實施例中，記憶體元件100還包括一絕緣結構106，鄰近字元線103設置。在一些實施例中，絕緣結構106從第一表面101b朝向半導體基底101的第二表面101c而延伸進入半導體基底101中。

在一些實施例中，絕緣結構106是一淺溝隔離(STI)。在一些實施例中，絕緣結構106界定主動區101a的一邊界。在一些實施例中，絕緣結構106包括介電材料，例如氧化物。在一些實施例中，絕緣結構106包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似舞或其組合。

在一些實施例中，一第三導電組件107被絕緣結構106所圍繞。在一些實施例中，第三導電組件107具有一第三功函數，大致等於第一導電組件103b的第一功函數。在一些實施例中，第三導電組件107的第三功函數大致大於4eV。在一些實施例中，第三導電組件107包括導電材料，例如氮化鈦(TiN)、鎢(W)或類似物。

在一些實施例中，一第三隔離層108設置在第三導電組件107與絕緣結構106上。在一些實施例中，第三隔離層108包括與第二隔離層103c相同的一材料。在一些實施例中，第三隔離層108包括介電材料，例如氧化物。在一些實施例中，第三隔離層108包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。

在一些實施例中，記憶體元件100還包括一介電層109，設置在第一導電組件103b、第二導電組件103d、第二隔離層103c、第三導電組件107以及第三隔離層108上。在一些實施例中，介電層109接觸第二 隔離層103c、第三隔離層108以及第二導電組件103d的上表面103f。

在一些實施例中，第二隔離層103c的至少一部分設置在介電層109與第一導電組件103b的上表面103e之間。在一些實施例中，介電層109包括介電材料，例如氮化物。在一些實施例中，介電層109當作一閘極介電質。

在一些實施例中，記憶體元件100還包括一導電栓塞110，延伸經過介電層109並連接到半導體基底101的主動區101a。在一些實例中，導電栓塞110延伸經過第一隔離層103a與第二隔離層103c。在一些實施例中，導電栓塞110的一部分突伸進入半導體基底101中或是半導體基底101的主動區101a中，以使導電栓塞110的該部分被半導體基底101或是半導體基底101的主動區101a所圍繞。在一些實施例中，導電栓塞110包括導電材料，例如金屬。在一些實施例中，導電栓塞110包括銅、金、銀或類似物。

由於字元線103包括具有不同功函數的雙導電材料，此差異可抑制或避免一閘極誘導汲極洩漏(GIDL)。在一些實施例中，因為字元線103包括具有該高功函數的第一導電組件103b以及具有該低功函數的第二導電組件103d，所以此配置可減少GIDL問題。因此，可改善記憶體元件100的效能。

圖2是流程示意圖，例示本揭露一實施例之記憶體元件100的製備方法S200。圖3到圖20是剖視示意圖，例示本揭露一實施例製備記憶體元件100的各中間階段。

圖3到圖20所示的各階段亦在圖2的流程圖中示意地顯示。在以下討論中，參考圖2中所示的製程步驟討論圖3到圖20中所示的各製 造階段。製備方法S200包括多個步驟，描述以及說明並不視為對步驟之順序的限制。製備方法S200包括許多步驟(S201、S202、S203、S204、S205、S206以及S207)。

請參考圖3到圖5，依據圖2中的步驟S201，提供一半導體基底101，半導體基底101具有鄰近半導體基底101之一第一表面101b所界定的一主動區101a。在一些實施例中，如圖3所示，提供具有第一表面101b與第二表面101c的半導體基底101，而第二表面101c對第一表面101b設置。在一些實施例中，如圖4所示，形成一溝槽111，溝槽111從第一表面101b朝向第二表面101c延伸。溝槽111的製作技術包含移除半導體基底101的一些部分。

在一些實施例中，半導體基底101包括一絕緣結構106，圍繞主動區101a設置。在一些實施例中，絕緣結構106從第一表面101b朝向半導體基底101的第二表面101c延伸。在一些實施例中，絕緣結構106包括介電材料，例如氧化物或類似物。在一些實施例中，如圖5所示，絕緣結構106的製作技術包含設置一絕緣材料進入溝槽111中。

請參考圖6，依據圖2中的步驟S202，形成一凹陷102，凹陷102從第一表面101b延伸進入半導體基底101中。在一些實施例中，凹陷102的製作技術包含移除半導體基底101的一些部分。在一些實施例中，半導體基底101的該等部分藉由蝕刻或任何其他適合的製程而進行移除。在一些實施例中，凹陷102至少部分被半導體基底101的主動區101a所圍繞。在一些實施例中，移除絕緣結構106的一部分。

請參考圖7，依據圖2中的步驟S203，一第一隔離層103a共形於凹陷102設置。在一些實施例中，第一隔離層103a設置在半導體基底 101的第一表面101b上。在一些實施例中，第一隔離層103a覆蓋凹陷102的一整個側壁。在一些實施例中，第一隔離層103a包括介電材料，例如氧化物。在一些實施例中，第一隔離層103a與絕緣結構106包括一相同材料。在一些實施例中，第一隔離層103a的製作技術包含沉積、氧化或任何其他適合的製程。

請參考圖8，依據圖2中的步驟S204，設置一第一導電材料112。在一些實施例中，第一導電材料112設置在凹陷102內並被第一隔離層103a所圍繞。在一些實施例中，第一導電材料112亦設置在溝槽111內並被絕緣結構106所圍繞。在一些實施例中，第一導電材料112的至少一部分被半導體基底101的主動區101a所圍繞。在一些實施例中，第一導電材料112的製作技術包含沉積、化學氣相沉積(CVD)或任何其他適合的製程。

在一些實施例中，第一導電材料112具有一第一功函數，大致大於4eV。在一些實施例中，第一導電材料112是氮化鈦(TiN)、鎢(W)或類似物。

請參考圖9到圖12，依據圖2中的步驟S205，移除第一導電材料112的一部分以形成一第一導電組件103b。在一些實施例中，如圖9所示，一光阻114’設置在第一導電材料112、第一隔離層103a以及絕緣結構106上。在一些實施例中，光阻114’的製作技術包含旋轉塗佈或任何其他適合的製程。

在一些實施例中，如圖10所示，在設置光阻114’之後，移除光阻114’的一部分以形成一圖案化光阻114。在一些實施例中，第一導電材料112的一部分經由圖案化光阻114而暴露。在一些實施例中，第一 導電材料112的該部分設置在凹陷102內且被第一隔離層103a所圍繞。

在一些實施例中，如圖11所示，移除第一導電材料112經由圖案化光阻114所暴露的該部分。在一些實施例中，藉由蝕刻或任何其他適合的製程而移除第一導電材料112經由圖案化光阻114所暴露的該部分。

在一些實施例中，如圖12所示，在移除第一導電材料112經由圖案化光阻114所暴露的該部分之後，移除圖案化光阻114並形成第一導電組件103b。在一些實施例中，形成第一導電組件103b的一上表面103e。在一些實施例中，藉由蝕刻、剝除(stripping)或任何其他適合的製程而移除圖案化光阻114。

在一些實施例中，一第三導電組件107亦形成在溝槽111內並被絕緣結構106所圍繞。在一些實施例中，第一導電組件103b與第三導電組件107是同時或各別形成的。

請參考圖13，依據圖2中的步驟S206，一第二隔離層103c設置在凹陷102內且共形於第一隔離層103a與第一導電組件103b設置。在一些實施例中，第二隔離層103c覆蓋第一導電組件103b與第三導電組件107。在一些實施例中，第二隔離層103c亦設置在半導體基底101的第一表面101b上。

在一些實施例中，第一導電組件103b被第二隔離層103c與第一隔離層103a所包圍。在一些實施例中，第二隔離層103c包括介電材料，例如氧化物。在一些實施例中，第二隔離層103c的製作技術包含沉積、原子層沉積(ALD)或任何其他適合的製程。

請參考圖14及圖15，依據圖2中的步驟S207，一第二導電 材料113設置在凹陷102內並被第二隔離層103c所圍繞，以形成鄰近第一導電組件103b的一第二導電組件103d。在一些實施例中，如圖14所示，第二導電材料113設置在第二隔離層103c上。在一些實施例中，第二導電材料113的製作技術包含沉積、化學氣相沉積(CVD)或任何其他適合的製程。

在一些實施例中，在設置第二導電材料113之前，執行第二隔離層103c的設置。在一些實施例中，在設置第二導電材料113之前，執行第一導電材料112的設置。在一些實施例中，第一導電材料112的設置以及第二導電材料113的設置是各別執行的。

在一些實施例中，如圖15所示，移除第二導電材料113的一些部分以形成第二導電組件103d。在一些實施例中，藉由蝕刻或任何其他適合的製程而移除第二導電材料113的一些部分。在一些實施例中，移除第二導電材料113設置在第一導電組件103b上的一部分，以形成第二導電組件103d。

在一些實施例中，移除第二導電材料113在第三導電組件107上的一部分。在一些實施例中，移除第二導電材料113的一部分，直到第二導電組件103d的一上表面103f與第二隔離層103c之一水平部的一表面呈共面為止。

在一些實施例中，第一導電組件103b的上表面103e大致低於第二導電組件103d的上表面103f。在一些實施例中，第一導電組件103b的上表面103e與第二導電組件103d的上表面103f被半導體基底101的主動區101a所圍繞。

在一些實施例中，第二導電材料113具有一第二功函數， 其大致不同於第一導電材料112的第一功函數。在一些實施例中，第一導電材料112的第一功函數大致大於第二導電材料113的第二功函數。在一些實施例中，第二導電材料113的第二功函數大致小於4eV。

在一些實施例中，第一導電材料112的第一功函數與第二導電材料113的第二功函數之間一差值大致大於0.5eV。在一些實施例中，第二導電材料113是氮化鈦(TiN)、鎢(W)或類似物。在一些實施例中，第二導電材料113包括與第一導電材料112相同的一材料。

在一些實施例中，如圖16所示，在形成第二導電組件103d之後，一介電材料109’設置在第二隔離層103c與第二導電組件103d上。在一些實施例中，介電材料109’的製作技術包含沉積、CVD或任何其他適合的製程。在一些實施例中，介電材料109’是氮化物或類似物。

在一些實施例中，如圖17所示，在設置介電材料109’之後，移除介電材料109’的一部分以形成一介電層109。在一些實施例中，藉由蝕刻或任何其他適合的製程而移除移除介電材料109’的該部分。在一些實施例中，第二隔離層103c的一部分經由介電層109而暴露。

在一些實施例中，如圖18所示，移除第二隔離層103c經由介電層109而暴露的該部分。在一些實施例中，亦移除第一隔離層103a經由介電層109而暴露的一部分。藉由蝕刻或任何其他適合的製程而實現第二隔離層103c經由介電層109而暴露之該部分的移除以及第一隔離層103a經由介電層109而暴露之該部分的移除。在一些實施例中，如圖19所示，還移除半導體基底101經由介電層109而暴露的一部分。

在一些實施例中，如圖20所示，在移除第一隔離層103a經由介電層109而暴露之該部分以及移除第二隔離層103c經由介電層109而 暴露之該部分之後，一導電栓塞110形成在半導體基底101的主動區101a上。在一些實施例中，導電栓塞110的製作技術包含設置一導電材料。在一些實施例中，導電材料的製作技術包含電鍍或任何其他適合的製程。

在一些實施例中，導電栓塞110延伸經過介電層109且連接到半導體基底101的主動區101a。在一些實施例中，導電栓塞110經由半導體基底101的主動區101a而電性連接到字元線103。在一些實施例中，如圖20所示，形成圖1的記憶體元件100。

本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有鄰近該半導體基底之一表面處所界定的一主動區，其中該半導體基底具有一凹陷，從該表面延伸進入該半導體基底中；以及一字元線，設置在該凹陷內；其中該字元線具有一第一隔離層、一第一導電組件、一第二隔離層以及一第二導電組件，該第一隔離層設置在該凹陷內且共形於該凹陷，該第一導電組件被該第一隔離層所圍繞並設置在該凹陷內，該第二隔離層共形於該第一隔離層與該第一導電組件設置，該第二導電組件鄰近該第一導電組件設置且被該第二隔離層所圍繞。

本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有鄰近該半導體基底之一表面處的一主動區，其中該半導體基底具有一第一凹陷，從該表面延伸進入該半導體基底中；以及一字元線，設置在該第一凹陷內；其中該字元線具有一第一隔離層、一第一導電組件、一第二隔離層以及一第二導電組件，該第一隔離層共形於該第一凹陷設置並具有一第二凹陷在該第一凹陷內，該第一導電組件被該第一隔離層所圍繞並設置在該第二凹陷內，該第二隔離層共形於該第二凹陷與該第二導電組件設置並具有一第三凹陷在該第二凹陷內，該第二導電組 件設置在該第三凹陷內。

本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底具有鄰近該半導體基底之一表面處所界定的一主動區；形成一凹陷以從該表面延伸進入該半導體基底中；設置一第一隔離層以共形於該凹陷；設置一第一導電材料在該凹陷內並被該第一隔離層所圍繞；移除該第一導電材料的一部分以形成一第一導電組件；設置一第二隔離層在該凹陷內且共形於該第一隔離層與該第一導電組件；以及設置一第二導電材料在該凹陷內並被該第二隔離層所圍繞，以形成鄰近該第一導電組件的一第二導電組件。

總之，因為一字元線包括具有不同功函數的雙導電材料，所以這種差異可抑制或避免一閘極誘導汲極洩漏(GIDL)。在一些實施例中，因為該字元線包括具有一高功函數的一第一導電材料以及具有一低功函數的一第二導電材料，所以此配置可減少GIDL問題。因此，改善該記憶體元件的效能以及製造該記憶體元件的一製程。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、 機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

100:記憶體元件

101:半導體基底

101a:主動區

101b:第一表面

101c:第二表面

102:凹陷

103:字元線

103a:第一隔離層

103b:第一導電組件

103c:第二隔離層

103d:第二導電組件

103e:上表面

103f:上表面

104:第二凹陷

105:第三凹陷

106:絕緣結構

107:第三導電組件

108:第三隔離層

109:介電層

110:導電栓塞

H1:高度

H2:高度

W1:寬度

W2:寬度

W3:第一寬度

W4:第二寬度

Claims (16)

1. 一種記憶體元件的製備方法，包括：提供一半導體基底，該半導體基底具有鄰近該半導體基底之一表面處所界定的一主動區；形成一凹陷以從該表面延伸進入該半導體基底中；設置一第一隔離層以共形於該凹陷；設置一第一導電材料在該凹陷內並被該第一隔離層所圍繞；移除該第一導電材料的一部分以形成一第一導電組件；設置一第二隔離層在該凹陷內且共形於該第一隔離層與該第一導電組件；以及設置一第二導電材料在該凹陷內並被該第二隔離層所圍繞，以形成鄰近該第一導電組件的一第二導電組件。
2. 如請求項1所述之製備方法，其中該第一導電組件的一第一功函數大致不同於該第二導電組件的一第二功函數。
3. 如請求項2所述之製備方法，其中該第一導電組件的該第一功函數大致大於該第二導電組件的該第二功函數。
4. 如請求項1所述之製備方法，其中該第一導電材料相同於該第二導電材料。
5. 如請求項1所述之製備方法，還包括設置一圖案化光阻在該第一隔離層與該第一導電材料上，其中移除該第一導電組件經由該圖案化光阻而暴露的該部分。
6. 如請求項5所述之製備方法，還包括在該第一導電組件形成之後，移除該圖案化光阻。
7. 如請求項1所述之製備方法，其中移除該第二導電組件設置在該第一導電組件上的一部分，以形成該第二導電組件。
8. 如請求項1所述之製備方法，還包括：設置一介電層在該第一導電組件、該第二導電組件以及該第二隔離層上；以及形成一導電栓塞以延伸經過該介電層並連接到該半導體基底的該主動區。
9. 如請求項1所述之製備方法，其中在設置該第二導電材料之前，執行該第二隔離層的設置。
10. 如請求項1所述之製備方法，其中在設置該第二導電材料之前，執行該第一導電材料的設置。
11. 如請求項1所述之製備方法，其中該第一導電材料的設置以及該第二 導電材料的設置是各別執行。
12. 如請求項2所述之製備方法，其中該第一導電組件的該第一功函數大致大於4eV，且該第二導電組件的該第二功函數大致小於4eV。
13. 如請求項2所述之製備方法，其中該第一功函數與該第二功函數之間的一差值大致大於0.5eV。
14. 如請求項1所述之製備方法，其中該第一導電組件的一上表面大致低於該第二導電組件的一上表面。
15. 如請求項14所述之製備方法，其中該第一導電組件的該上表面與該第二導電組件的該上表面被該半導體基底的該主動區所圍繞。
16. 如請求項14所述之製備方法，其中該第一導電組件之該上表面的一寬度大致大於或等於該第二導電組件之該上表面的一寬度。