WO2023130560A1 - 一种半导体结构制作方法、半导体结构和存储器 - Google Patents

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WO2023130560A1
WO2023130560A1 PCT/CN2022/079662 CN2022079662W WO2023130560A1 WO 2023130560 A1 WO2023130560 A1 WO 2023130560A1 CN 2022079662 W CN2022079662 W CN 2022079662W WO 2023130560 A1 WO2023130560 A1 WO 2023130560A1
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oxide layer
layer
insulating layer
initial
conductive plug
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English (en)
French (fr)
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刘翔
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to but is not limited to a semiconductor structure manufacturing method, semiconductor structure and memory.
  • DRAM Dynamic Random Access Memory
  • BL Bit Line bit line
  • SNC Storage Node Contact storage node contact
  • the disclosure provides a semiconductor structure manufacturing method, a semiconductor structure and a memory.
  • a first aspect of the present disclosure provides a method for fabricating a semiconductor structure, including: providing a substrate in which an active region and a shallow trench isolation structure adjacent to the active region are formed; forming a A contact hole, the bottom of the contact hole exposes at least part of the active region and at least part of the shallow trench isolation structure; a conductive plug is formed in the contact hole, and the bottom of the conductive plug is in contact with the active region.
  • the source region is electrically connected; a first isolation structure is formed, and the first isolation structure fills the contact hole and is in direct contact with the conductive plug; wherein, the first isolation structure includes a first stacked structure.
  • the step of forming a conductive plug in the contact hole includes: forming a bit line structure, and the bit line structure is located on the conductive plug.
  • the step of forming the first isolation structure includes: forming an initial first oxide layer, the initial first oxide layer covering the surface of the bit line structure, the conductive plug sidewall, the inner wall of the contact hole, and the surface of the substrate; forming an initial insulating layer, the initial insulating layer covers the surface of the initial first oxide layer, and fills the contact hole; removing part of the initial The insulating layer, the remaining initial insulating layer constitutes the insulating layer, and the insulating layer and the initial first oxide layer in contact with the insulating layer constitute a first isolation structure.
  • the method further includes: forming a second isolation structure on the sidewall of the bit line structure, the second isolation structure including a second stack structure.
  • the step of forming the second stacked structure includes: forming an initial second oxide layer, the second oxide layer covering the partially exposed initial first oxide layer and the insulating layer. surface; removing part of the initial second oxide layer and part of the initial first oxide layer to obtain an oxide layer, the oxide layer includes the first oxide layer and the first oxide layer located on the sidewall of the bit line structure A dioxide layer, wherein the thickness of the second oxide layer is greater than that of the first oxide layer; forming a nitride layer to obtain a second stacked structure including the oxide layer and the nitride layer.
  • the method before removing part of the initial insulating layer, the method further includes: performing annealing treatment.
  • removing part of the initial insulating layer includes: removing part of the initial insulating layer by hot phosphoric acid etching to form the insulating layer.
  • the duration of the annealing treatment is 1h-2h, and the temperature of the annealing treatment is 400°C-550°C.
  • the first stacked structure includes an insulating layer, and a top of the insulating layer is higher than a top of the substrate and smaller than a top of the conductive plug.
  • a second aspect of the present disclosure provides a semiconductor structure, the semiconductor structure comprising: a substrate, and an active region in the substrate and a shallow trench isolation structure adjacent to the active region; a contact hole in the substrate and the bottom of the contact hole exposes at least part of the active region and at least part of the shallow trench isolation structure; a conductive plug is located in the contact hole and the bottom of the conductive plug is connected to the active The region is electrically connected; a first isolation structure, the first isolation structure fills the contact hole and is in direct contact with the conductive plug; wherein, the first isolation structure includes a first stacked structure.
  • the semiconductor structure further includes: a bit line structure located on the conductive plug; a second isolation structure located on a sidewall of the bit line structure; and
  • the second isolation structure includes a second stack structure.
  • the second stack structure includes an oxide layer-nitride layer structure.
  • the oxide layer includes a first oxide layer and a second oxide layer, wherein the thickness of the second oxide layer is greater than that of the first oxide layer.
  • the top of the conductive plug is higher than the top of the substrate.
  • the first stacked structure includes an insulating layer, and a top of the insulating layer is higher than a top of the substrate and smaller than a top of the conductive plug.
  • a top width of the insulating layer is greater than a bottom width of the second oxide layer.
  • a second aspect of the present disclosure provides a memory including the semiconductor structure described above.
  • the first isolation structure is formed in the contact hole, wherein the first isolation structure includes a first stack structure, so that the first stack structure in the contact hole There is only one Nitride/Oxide interface in the layer structure.
  • the reduction of the Nitride/Oxide interface will reduce the influence of the existence of interface charges on the electric field distribution in the substrate active region, thereby reducing the GIDL leakage phenomenon.
  • FIG. 1 is a flowchart of a method for fabricating a semiconductor structure according to an exemplary embodiment
  • 2-8 are structural schematic diagrams showing various steps in the flow chart of the semiconductor structure manufacturing method according to an exemplary embodiment.
  • the parasitic capacitance of BL is directly related to the size of the sensing margin, and the parasitic capacitance between BL and SNC accounts for a large part of the parasitic capacitance of BL.
  • a dielectric material is usually filled between the SNC and the BL to reduce the parasitic capacitance of the BL.
  • One of the methods for reducing the parasitic capacitance of the BL is to reduce the dielectric constant of the material between the SNC and the BL, because the oxide ( Oxide) has a smaller dielectric constant than nitride (Nitride), and replacing the previous Nitride structure with a NON (Nitride-Oxide-Nitride) structure can significantly reduce the BL parasitic capacitance.
  • Nitride/Oxide interfaces are generated in the current NON structure, and these interfaces usually have some interface charges. Especially in the interface of the NON structure in the BLC (Bitline contact bit line contact) hole, because it is very close to the substrate active region, the interface charge will affect the electric field distribution in the substrate active region and increase the GIDL leakage.
  • BLC Bitline contact bit line contact
  • An embodiment of the present disclosure provides a method for fabricating a semiconductor structure, including:
  • a substrate 10 includes an active region 12 and a shallow trench isolation (Shallow Trench Isolation, STI) structure 13, and the shallow trench isolation structure 13 isolates active regions arranged at intervals in the substrate 10. District 12.
  • forming an isolation trench in the substrate 10 and forming a shallow trench isolation structure 13 in the isolation trench can prevent current leakage between adjacent semiconductor device components.
  • the material of the shallow trench isolation structure 13 is an insulating material, and the insulating material includes any one of silicon oxide, silicon nitride, silicon oxynitride or silicon carbonitride or any combination thereof.
  • the material of the active region 12 is a semiconductor material
  • the semiconductor material can be a silicon material
  • the semiconductor material can also include other semiconductor elements, such as germanium (Ge), or a semiconductor compound, such as silicon carbide (SiC), gallium arsenide ( GaAs), gallium phosphide (GaP), indium phosphide (InP), indium arsenide (InAs) or indium antimonide (InSb), or include other semiconductor alloys such as silicon germanium (SiGe), gallium arsenide phosphide ( GaAsP), aluminum indium arsenide (AlInAs), aluminum gallium arsenide (AlGaAs), gallium indium arsenide (GaInAs), gallium indium phosphide (GaInP) or gallium indium arsenide phosphide (GaInAsP) or any of them combination.
  • germanium germanium
  • GaAs gallium arsenide
  • a dry etching process is used to etch and remove part of the structure of the active region 12 and the part of the structure of the shallow trench isolation structure 13, so as to form a contact hole 11 on the substrate 10, and the bottom of the contact hole 11 exposes at least part of the active region. 12 and at least part of the shallow trench isolation structure 13.
  • the conductive plug 70 is formed in the contact hole 11 , and the bottom of the conductive plug 70 is electrically connected to the active region 12 .
  • a bit line structure 20 is also formed. As shown in FIG. 2 , the bit line structure 20 is located on the conductive plug 70 . Wherein, the bit line structure 20 includes a barrier layer 21 , a conductive layer 22 and a dielectric layer 23 . In some embodiments, a barrier material layer, a conductive material layer, a dielectric material layer and a mask layer (not shown in the figure) are formed stacked on the substrate 10 formed with the contact hole 11, and the mask layer is patterned.
  • the bit line structure 20 is electrically connected to the corresponding active region 12 through the conductive plug 70 .
  • the material of the conductive plug 70 includes doped polysilicon
  • the material of the barrier layer 21 includes titanium nitride (TiN), titanium silicon nitride (SiTiN), tantalum (Ta), tantalum nitride (TaN) or Any one or a combination of tungsten nitride (WN)
  • the material of the conductive layer 22 includes any one of tungsten (W), aluminum (Al), copper (Cu), nickel (Ni) or cobalt (Co) Or a combination thereof
  • the material of the dielectric layer 23 includes any one of silicon nitride (SiN) or silicon oxynitride (SiON) or a combination thereof.
  • the conductive plug 70 includes polysilicon
  • the barrier layer 21 includes titanium nitride
  • the conductive layer 22 includes tungsten
  • the dielectric layer 23 includes silicon nitride.
  • the first isolation structure fills the contact hole 11 and is in direct contact with the conductive plug 70, and the first isolation structure includes a first stacked structure, and the first stacked structure has only one Nitride/Oxide interface, the interface The reduction of the interface charge will also reduce the influence of the existence of the interface charge on the electric field distribution in the active region 12 .
  • the first isolation structure acts as a protection layer to isolate the contact plug 70 from the adjacent active region 12 , effectively reducing the generation of leakage current between the contact plug 70 and the subsequently formed node contact plug.
  • the step of forming the first isolation structure further includes:
  • the initial first oxide layer covers the surface of the bit line structure, the sidewall of the conductive plug, the inner wall of the contact hole and the surface of the substrate.
  • an initial first oxide layer 30 is formed to cover the surface of the bit line structure 20 , the sidewalls of the conductive plug 70 , the inner wall of the contact hole 11 and the surface of the substrate 10 .
  • the initial first oxide layer 30 covers the surface of the bit line structure 20 , that is, the initial first oxide layer 30 covers the exposed surfaces of the barrier layer 21 , the conductive layer 22 and the dielectric layer 23 .
  • the contact hole 11 also exposes a part of the isolation structure 13 adjacent to the exposed part of the active region 12.
  • the initial first oxide layer 30 is formed to cover the inner wall of the contact hole 11, the initial first oxide layer 30 is formed.
  • the layer 30 is also in contact with the exposed portion of the isolation structure 13 .
  • the material of the initial first oxide layer 30 includes silicon oxide.
  • the formation process of the initial first oxide layer 30 includes an atomic layer deposition process.
  • the characteristics of a high-quality thin film layer are obtained by using the large step coverage, fast deposition rate and low deposition time of the atomic layer deposition process to obtain a high-quality initial first oxide layer 30 .
  • the initial insulating layer covers the surface of the initial first oxide layer, and fills the contact hole.
  • an initial insulating layer 40 is deposited on the surface of the initial first oxide layer 30.
  • the deposition process of the initial insulating layer 40 includes atomic layer deposition (Atomic Layer Deposition, ALD) process, plasma enhanced chemical vapor deposition (Plasma One of the Enhance Chemical Vapor Deposition, PECVD) process or Physical Vapor Deposition (Physical Vapor Deposition, PVD) process.
  • ALD atomic layer deposition
  • PECVD plasma enhanced chemical vapor deposition
  • PVD Physical Vapor Deposition
  • the initial insulating layer 40 by removing part of the initial insulating layer 40, that is, after removing the initial insulating layer 40 on the initial first oxide layer 30 outside the contact hole 11, the initial insulating layer 40 remaining in the contact hole 11 constitutes insulating layer 41 .
  • the insulating layer 41 and the initial first oxide layer 30 in contact with the insulating layer 41 constitute a first isolation structure.
  • the first isolation structure includes a first laminated structure. There is only one Nitride/Oxide interface in the first laminated structure. Compared with the traditional NON (Nitride-Oxide-Nitride) structure, the interface is reduced, thereby reducing the interface charges to the substrate. The electric field distribution in the region, thereby reducing the GIDL leakage.
  • the material of the insulating layer 41 is different from that of the initial first oxide layer 30.
  • the material of the insulating layer 41 includes silicon nitride, and the material of the initial first oxide layer 30 includes silicon oxide.
  • the materials of the insulating layer 41 and the initial first oxide layer 30 can also be formed from other different materials, which are not limited in this disclosure.
  • a second isolation structure is further formed on the sidewall of the bit line structure 20, and the second isolation structure includes the second stacked structure.
  • the second isolation structure is formed on the sidewall of the bit line structure 20, which protects the bit line structure 20 and isolates adjacent bit line structures 20.
  • the parasitic capacitance between the node contact plugs is formed on the sidewall of the bit line structure 20, which protects the bit line structure 20 and isolates adjacent bit line structures 20.
  • the step of forming the second laminated structure includes:
  • initial second oxide layer 50 forming an initial second oxide layer 50, the initial second oxide layer 50 covering the partially exposed surfaces of the initial first oxide layer 30 and the insulating layer 41;
  • the oxide layer includes the first oxide layer 31 and the second oxide layer 51 located on the sidewall of the bit line structure, wherein The thickness of the second oxide layer 51 is greater than the thickness of the first oxide layer 31;
  • a nitride layer 60 is formed to obtain a second stack structure including the oxide layer and the nitride layer 60 .
  • the deposition process for forming the initial second oxide layer 50 includes one of atomic layer deposition process, plasma enhanced chemical vapor deposition process or physical vapor deposition process. And part of the initial second oxide layer 50 and part of the initial first oxide layer 30 are removed by etching to obtain an oxide layer, and the thickness of the second oxide layer 51 is greater than the thickness of the first oxide layer 31 .
  • the material of the oxide layer includes silicon oxide
  • the material of the nitride layer 60 includes silicon nitride, so that the dielectric constant of the oxide layer is smaller than the dielectric constant of the nitride layer 60, and the protection bit line structure 20 can be achieved.
  • the parasitic capacitance is reduced to protect the performance of the semiconductor structure.
  • annealing is performed before removing part of the initial insulating layer.
  • an annealing treatment is performed to neutralize the charge at the interface, reduce the influence on the electric field near the node contact plug, and also reduce The influence on the electric field distribution in the active region of the substrate, thereby reducing the formation of GIDL leakage.
  • the annealing treatment includes:
  • the duration of the annealing treatment is 1h-2h, and the temperature of the annealing treatment is 400°C-550°C.
  • the semiconductor structure in the process is annealed.
  • the annealing temperature may be set to 400°C.
  • the annealing temperature may be set to 500°C.
  • the annealing temperature may be set to 550°C.
  • the annealing temperature value may be configured as required, including but not limited to the temperature values listed above.
  • the duration of the annealing treatment is 1h-2h. It can be understood that, in some embodiments, the duration of the annealing treatment is 1 h. In some embodiments, the duration of the annealing treatment is 1.5 hours.
  • the duration of the annealing treatment is 2 hours. It should be understood that, in the semiconductor manufacturing process of the embodiments of the present disclosure, the duration of the annealing treatment may be configured as required, including but not limited to the time values listed above.
  • the annealing temperature for annealing the semiconductor structure under fabrication is controlled within the range of 400°C-550°C, and the duration of the annealing treatment is within the range of 1h-2h.
  • the charges existing at the interface in the structure are neutralized to reduce the influence on the electric field near the subsequently formed node contact plug (not shown in the figure), and also reduce the influence on the electric field distribution in the active region of the substrate, thereby reducing Formation of GIDL leakage.
  • removing part of the initial insulating layer 40 includes:
  • Cleaning is performed with a hot phosphoric acid cleaning solution to remove part of the initial insulating layer 40 to form an insulating layer 41 .
  • hot phosphoric acid etching is used to remove part of the initial insulating layer 40, that is, hot phosphoric acid etching is used to remove the initial insulating layer 40 on the initial first oxide layer 30 outside the contact hole 11, and hot phosphoric acid cleaning solution is used to clean the
  • the etching rate of the initial insulating layer 40 is greater than that of the initial first oxide layer 30 .
  • the initial insulating layer 40 is silicon nitride
  • the initial first oxide layer 30 is silicon oxide
  • the hot phosphoric acid cleaning solution only reacts with silicon nitride, but not with silicon oxide, so that the surface of the bit line contact hole 11 is removed.
  • the initial first oxide layer 30 protects the bit line structure 20 and the substrate 10 .
  • the first stacked structure includes an insulating layer 41 , and the top of the insulating layer 41 is higher than the top of the substrate 10 and smaller than the top of the conductive plug 70 .
  • part of the initial insulating layer 40 is removed by hot phosphoric acid etching, and the top of the formed insulating layer 41 is higher than the top of the substrate 10 and smaller than the top of the conductive plug 70, wherein the top of the insulating layer 41 is higher than the top of the conductive plug 70.
  • the top of the insulating layer 41 is lower than the top of the conductive plug 70, that is, the top of the insulating layer 41 is lower than the bottom of the conductive layer 22, so that the sidewall of the conductive layer 22 forms a second isolation structure, and the second isolation structure
  • the increased thickness of the oxide layer reduces the parasitic capacitance between the conductive layer 22 and the subsequently formed node contact plug. The performance of the semiconductor structure is thereby guaranteed.
  • a semiconductor structure is provided. Referring to FIG. 2 and FIG.
  • Nitride/Oxide interface there is only one Nitride/Oxide interface in the first stacked structure formed in the contact hole 11.
  • the reduction of the Nitride/Oxide interface and the annealing process will reduce the Nitride/Oxide interface.
  • the defects at the interface can neutralize the charge at the interface, thereby reducing the influence on the electric field distribution in the active region of the substrate, thereby reducing the GIDL leakage phenomenon.
  • the material of the active region 12 is a semiconductor material
  • the semiconductor material may be silicon material
  • the semiconductor material may also include other semiconductor elements, such as germanium (Ge), or a semiconductor compound, such as silicon carbide (SiC) , gallium arsenide (GaAs), gallium phosphide (GaP), indium phosphide (InP), indium arsenide (InAs) or indium antimonide (InSb), or include other semiconductor alloys such as silicon germanium (SiGe), Gallium Arsenide Phosphide (GaAsP), Aluminum Indium Arsenide (AlInAs), Aluminum Gallium Arsenide (AlGaAs), Gallium Indium Arsenide (GaInAs), Gallium Indium Phosphide (GaInP), and/or Gallium Indium Arsenide Phosphide (GaInAsP ) or a combination thereof.
  • germanium germanium
  • SiC silicon carbide
  • the semiconductor structure further includes a bit line structure 20 located on the conductive plug 70; a second isolation structure located on the sidewall of the bit line structure 20; and the second isolation structure includes a first Two-layer structure.
  • the bit line structure 20 includes a barrier layer 21 , a conductive layer 22 and a dielectric layer 23 .
  • the material of the barrier layer 21 includes any one or a combination of titanium nitride (TiN), titanium silicon nitride (SiTiN), tantalum (Ta), tantalum nitride (TaN) or tungsten nitride (WN), and the conductive layer
  • the material of 22 includes any one or a combination of tungsten (W), aluminum (Al), copper (Cu), nickel (Ni) or cobalt (Co)
  • the material of dielectric layer 23 includes silicon nitride (SiN) or Any one or a combination of silicon oxynitride (SiON).
  • the barrier layer 21 includes titanium nitride
  • the conductive layer 22 includes tungsten
  • the dielectric layer 23 includes silicon nitride.
  • the second stack structure includes an oxide layer-nitride layer structure.
  • the second isolation structure of the oxide layer-nitride layer structure has a Nitride/Oxide interface, which not only protects the bit line structure 20, but also effectively reduces the distance between the bit line structure 20 and the adjacent subsequently formed node contact plug. the parasitic capacitance between them.
  • the oxide layer includes a first oxide layer 31 and a second oxide layer 51 , wherein the thickness of the second oxide layer 51 is greater than that of the first oxide layer 31 .
  • the second oxide layer 51 and the first oxide layer 31 are located between the conductive layer 22 and the subsequently formed dielectric contact plug (not shown in the figure), and because the second oxide layer 51 and the dielectric constant of the first oxide layer 31 are smaller than the dielectric constant of the nitride layer 60, by making the thickness of the second oxide layer 51 greater than the thickness of the first oxide layer 31, effectively reduce or prevent the contact between the conductive layer 22 and The leakage current between the dielectric contact plugs occurs, thereby improving the performance of the semiconductor structure.
  • the top of the conductive plug 70 is higher than the top of the substrate 10 .
  • the bit line structure 20 is located on the conductive plug 70, wherein the bit line structure 20 includes a conductive layer 22, the top of the conductive plug 70 is higher than the top of the substrate 10, so that the bottom of the conductive layer 22 is higher than the top of the substrate 10, so that the conductive layer 22 is far away from the devices in the active region 12, effectively reducing the generation of leakage current between the conductive layer 22 and the devices in the active region 12, and ensuring the performance of the semiconductor structure.
  • the first stacked structure includes an insulating layer 41 whose top is higher than the top of the substrate 10 and smaller than the top of the conductive plug 70 .
  • the first stack structure includes an insulating layer 41 , and the insulating layer 41 and the initial first oxide layer 30 in contact with the insulating layer 41 form a first isolation structure.
  • the top of the insulating layer 41 is higher than the top of the substrate 10, so that the first isolation structure located on the sidewall of the conductive plug 70 has only one Nitride/Oxide interface, and the charge at the interface is neutralized by annealing, reducing The effect on the electric field near the node contact plug (not shown in the figure) is also reduced, and the effect on the electric field near the conductive plug 70 is also reduced.
  • the top of the insulating layer 41 is lower than the top of the conductive plug 70, that is, the top of the insulating layer 41 is lower than the bottom of the conductive layer 22, so that the sidewall of the conductive layer 22 forms a second isolation structure, and the second isolation structure
  • the increased thickness of the oxide layer reduces the parasitic capacitance between the conductive layer 22 and the subsequently formed node contact plug. The performance of the semiconductor structure is thereby guaranteed.
  • the top width of the insulating layer 41 is greater than the bottom width of the second oxide layer 51 .
  • a second isolation structure is formed on the sidewall of the bit line structure 20 , and the second isolation structure further includes a second stacked structure of an oxide layer-nitride layer.
  • the width of the top of the insulating layer 41 is greater than the width of the bottom of the second oxide layer 51, by controlling the thickness of the second oxide layer 51, the overall thickness of the second isolation structure will not be too large, leaving enough space for Node contact plugs are subsequently formed.
  • An integrated circuit according to the present disclosure is, for example, a memory circuit such as Random Access Memory (RAM), Dynamic RAM (DRAM), Synchronous DRAM (SDRAM), Static RAM (SRAM), or Read Only Memory (ROM), among others.
  • An integrated circuit according to the present disclosure may also be a logic device, such as a programmable logic array (PLA), an application specific integrated circuit (ASIC), a merged DRAM logic integrated circuit (buried DRAM), a radio frequency circuit, or any other circuit device.
  • PDA programmable logic array
  • ASIC application specific integrated circuit
  • buried DRAM a radio frequency circuit, or any other circuit device.
  • the IC chip according to the present disclosure can be used, for example, in consumer electronic products such as personal computers, portable computers, game machines, cellular phones, personal digital assistants, video cameras, digital cameras, mobile phones, and other various electronic products.
  • a memory including the above-mentioned semiconductor structure.
  • a first isolation structure is formed in a contact hole, wherein the first isolation structure includes a first stacked structure, so that the first isolation structure in the contact hole There is only one Nitride/Oxide interface in a stacked structure.
  • the reduction of the Nitride/Oxide interface will reduce the influence of the existence of interface charges on the electric field distribution in the substrate active region, thereby reducing the GIDL leakage phenomenon.

Landscapes

  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供一种半导体结构制作方法、半导体结构和存储器，半导体结构制作方法包括：提供基底，基底中形成有有源区以及与有源区相邻的浅沟槽隔离结构；在基底上形成接触孔，接触孔的底部暴露至少部分有源区和至少部分浅沟槽隔离结构；于接触孔中形成导电插塞，导电插塞的底部与有源区电性连接；形成第一隔离结构，第一隔离结构填充接触孔并与导电插塞直接接触；其中，第一隔离结构包括第一叠层结构。

Description

一种半导体结构制作方法、半导体结构和存储器
本公开基于申请号为202210023105.3、申请日为2022年01月10日、申请名称为“一种半导体结构制作方法、半导体结构和存储器”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及但不限于一种半导体结构制作方法、半导体结构和存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory,简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，由多个存储单元组构成，每个存储单元包括晶体管和电容器。随着半导体集成电路器件的特征尺寸不断缩小，半导体结构与接触导体间易存在寄生电容。半导体结构中，BL(Bit Line位线)与SNC(Storage Node Contact存储节点接触)之间的寄生电容占BL寄生电容的很大一部分，且容易发生GIDL(Gated-Induce Drain Leakage栅诱导漏极泄漏电流)漏电。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体结构制作方法、半导体结构和存储器。
本公开的第一方面提供一种半导体结构制作方法，包括：提供基底，所述基底中形成有有源区以及与所述有源区相邻的浅沟槽隔离结构；在所述基底上形成接触孔，所述接触孔的底部暴露至少部分所述有源区和至少部分所述浅沟槽隔离结构；于所述接触孔中形成导电插塞，所述导电插塞的底部与所述有源区电性连接；形成第一隔离结构，所述第一隔离结构填充所述接触孔并与所述导电插塞直接接触；其中，所述第一隔离结构包括第一叠层结构。
根据本公开的一些实施例，所述于所述接触孔中形成导电插塞的步骤包括：形成位线结构，所述位线结构位于所述导电插塞上。
根据本公开的一些实施例，所述形成第一隔离结构的步骤包括：形成初始第一氧化物层，所述初始第一氧化物层覆盖所述位线结构的表面、所述导电插塞的侧壁、所述接触孔的内壁以及所述基底的表面；形成初始绝缘层，所述初始绝缘层覆盖所述初始第一氧化物层的表面，并填充所述接触孔；去除部分所述初始绝缘层，保留的初始绝缘层构成绝缘层，所述绝缘层和与所述绝缘层接触的初始第一氧化物层构成第一隔离结构。
根据本公开的一些实施例，在形成所述第一隔离结构之后，还包括：在所述位线结构的侧壁上形成第二隔离结构，所述第二隔离结构包括第二叠层结构。
根据本公开的一些实施例，形成第二叠层结构的步骤，包括：形成初始第二氧化物层，所述第二氧化物层覆盖部分暴露的所述初始第一氧化物层和绝缘层的表面；去除部分所述初始第二氧化物层和部分所述初始第一氧化物层，得到氧化物层，所述氧化物层包括位于所述位线结构侧壁的第一氧化物层和第二氧化物层，其中所述第二氧化物层的厚度大于所述第一氧化物层的厚度；形成氮化物层，得到包括所述氧化物层和氮化物层的第二叠层结构。
根据本公开的一些实施例，在去除部分所述初始绝缘层之前，还包括：进行退火处理。
根据本公开的一些实施例，去除部分所述初始绝缘层包括：利用热磷酸刻蚀去除部分所述初始绝缘层，以形成所述绝缘层。
根据本公开的一些实施例，所述退火处理的持续时间为1h-2h，退火处理的温度为400℃-550℃。
根据本公开的一些实施例，所述第一叠层结构包括绝缘层，所述绝缘层的顶部高于所述基底的顶部且小于所述导电插塞的顶部。
本公开的第二方面提供一种半导体结构，所述半导体结构包括：基底，以及位于基底中的有源区和与所述有源区邻近的浅沟槽隔离结构；接触孔，位于所述基底中且所述接触孔的底部暴露至少部分所述有源区和至少部分所述浅沟槽隔离结构；导电插塞，位于所述接触孔中且所述导电插塞的底部与所述有源区电性连接；第一隔离结构，所述第一隔离结构填充所述接触孔并与所述导电插塞直接接触；其中，所述第一隔离结构包括第一叠层结构。
根据本公开的一些实施例，所述半导体结构还包括：位线结构，位于所述导电插塞上；第二隔离结构，所述第二隔离结构位于所述位线结构的侧壁上；且所述第二隔离结构包括第二叠层结构。
根据本公开的一些实施例，所述第二叠层结构包括氧化物层-氮化物层结构。
根据本公开的一些实施例，所述氧化物层包括第一氧化物层和第二氧化物层，其中第二氧化物层的厚度大于第一氧化物层的厚度。
根据本公开的一些实施例，所述导电插塞的顶部高于所述基底的顶部。
根据本公开的一些实施例，所述第一叠层结构包括绝缘层，所述绝缘层的顶部高于所述基底的顶部且小于所述导电插塞的顶部。
根据本公开的一些实施例，所述绝缘层的顶部宽度大于所述第二氧化物层的底部宽度。
本公开的第二方面提供一种存储器，包括上述所述的半导体结构。
本公开实施例所提供的半导体结构制作方法、半导体结构和存储器中，通过在接触孔内形成第一隔离结构，其中，第一隔离结构包括第一叠层结构，使接触孔内的第一叠层结构仅存在一个Nitride/Oxide的界面，相应的，Nitride/Oxide的界面的减少，会减少界面电荷的存在对基底有源区中电场分布的影响，进而减小GIDL漏电现象。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体结构制作方法的流程图；
图2-图8是根据一示例性实施例示出半导体结构制作方法流程图中各步骤所呈现的结构示意图。
附图标记：
10、基底；20、位线结构；21、阻挡层；22、导电层；23、介质层；30、初始第一氧化物层；31、第一氧化物层；40、初始绝缘层；41、绝缘层；50、初始第二氧化物层；51、第二氧化物层；60、氮化物层；11、接触孔；12、有源区；13、浅沟槽隔离结构；70、导电插塞。
具体实施方式
下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
BL的寄生电容直接关系着读出容限(Sensing margin)的大小，而BL与SNC之间的寄生电容占BL寄生电容的很大一部分。相关技术中，通常在SNC与BL之间填充介电材料，以降低BL的寄生电容，其中，降低BL寄生电容的方法之一为降低SNC与BL之间材料的介电常数，因为氧化物(Oxide)具有比氮化物(Nitride)更小的介电常数，采用NON(Nitride-Oxide-Nitride)结构替代先前的Nitride结构能明显降低BL寄生电容。
但是，当前的NON结构中产生了几个Nitride/Oxide的界面，这些界面通常会存在一些界面电荷。特别是在BLC(Bitline contact位线接触)孔洞中的NON结构的界面，由于其距离基底有源区很近，界面电荷会影响基底有源区中的电场分布，并增加GIDL漏电。
本公开实施例提供了一种半导体结构制作方法，包括：
S101、提供基底，基底中形成有有源区以及与有源区相邻的浅沟槽隔离结构。
S103、在基底上形成接触孔，接触孔的底部暴露至少部分有源区和至少部分浅沟槽隔离结构。
参考图2，本公开实施例中，基底10包括有源区12和浅沟槽隔离(Shallow Trench Isolation,STI)结构13，浅沟槽隔离结构13在基底10内隔离出间隔排布的有源区12。在一些实施例中，在基底10内形成隔离沟槽，并在隔离沟槽内形成浅沟槽隔离结构13，可防止相邻半导体器件组件之间的电流泄漏。浅沟槽隔离结构13的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅或碳氮化硅中的任一种或其任意组合。有源区12的材料为半导体材料，半导体材料可以是硅材料，半导体材料也可以包括其他半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)或磷砷化铟镓(GaInAsP)中的一种或其任意组合。
其中，采用干法刻蚀工艺刻蚀去除有源区12的部分结构及浅沟槽隔离结构13的部分结构，以在基底10上形成接触孔11，接触孔11的底部暴露至少部分有源区12和至少部分浅沟槽隔离结构13。
S105、于接触孔中形成导电插塞，导电插塞的底部与有源区电性连接。
继续参阅图2，导电插塞70形成于接触孔11内，且导电插塞70的底部与有源区12电性连接。
在形成导电插塞70的步骤中，还形成了位线结构20，如图2所示，位线结构20位于导电插塞70上。其中，位线结构20包括阻挡层21、导电层22和介质层23。在一些实施例中，在形成有接触孔11的基底10上形成层叠设置的阻挡材料层、导电材料层、介质材料层和掩膜层(图中未示出)，对掩膜层进行图案化处理，并以图案化后的掩膜层为掩膜依次刻蚀阻挡材料层、导电材料层和介质材料层，形成阻挡层21、导电层22和介质层23，得到位线结构20，如图2所示。位线结构20通过导电插塞70实现其与相应有源区12之间的电性连接。
一些实施例中，导电插塞70的材料包括掺杂的多晶硅，阻挡层21的材料包括氮化钛(TiN)、氮化钛硅(SiTiN)、钽(Ta)、氮化钽(TaN)或氮化钨(WN)中的任一种或其 组合，导电层22的材料包括钨(W)、铝(Al)、铜(Cu)、镍(Ni)或钴(Co)中的任一种或其组合，介质层23的材料包括氮化硅(SiN)或氮氧化硅(SiON)中的任一种或其组合。示例性的，导电插塞70包括多晶硅，阻挡层21包括氮化钛，导电层22包括钨，介质层23包括氮化硅。
S107、形成第一隔离结构，第一隔离结构填充接触孔并与导电插塞直接接触；其中，第一隔离结构包括第一叠层结构。
在一些实施例中，第一隔离结构填充接触孔11并与导电插塞70直接接触，而且，第一隔离结构包括第一叠层结构，第一叠层结构仅存在一个Nitride/Oxide界面，界面的减少，也会减少界面电荷的存在对有源区12中电场分布的影响。第一隔离结构作为保护层，隔离接触插塞70与临近的有源区12，有效减少接触插塞70与后续形成的节点接触插塞之间的漏电流的产生。
在一些实施例中，形成第一隔离结构的步骤还包括：
S117、形成初始第一氧化物层，初始第一氧化物层覆盖位线结构的表面、导电插塞的侧壁、接触孔的内壁以及基底的表面。
参考图3，形成初始第一氧化物层30，初始第一氧化物层30覆盖位线结构20的表面、导电插塞70的侧壁、接触孔11的内壁及基底10的表面。初始第一氧化物层30覆盖位线结构20的表面，即初始第一氧化物层30覆盖暴露出的阻挡层21、导电层22和介质层23的表面。结合图2所示，接触孔11还暴露出与暴露的部分有源区12相邻的部分隔离结构13，在形成初始第一氧化物层30覆盖接触孔11的内壁时，使得初始第一氧化物层30也与暴露的部分隔离结构13接触。示例性的，初始第一氧化物层30的材质包括氧化硅。
在一些实施例中，初始第一氧化物层30的形成工艺包括原子层沉积工艺。利用原子层沉积工艺的较大阶梯覆盖率、快速沉积速率和较低的沉积时间，获得高质量的薄膜层的特点，以获得高质量的初始第一氧化物层30。
S127、形成初始绝缘层，初始绝缘层覆盖初始第一氧化物层的表面，并填充接触孔。
S137、去除部分初始绝缘层，保留的初始绝缘层构成绝缘层，绝缘层和与绝缘层接触的初始第一氧化物层构成第一隔离结构。
参考图3-图5，在初始第一氧化物层30的表面沉积初始绝缘层40，初始绝缘层40的沉积工艺包括原子层沉积(Atomic Layer Deposition,ALD)工艺、等离子增强化学气相沉积(Plasma Enhance Chemical Vapor Deposition,PECVD)工艺或物理气相沉积(Physical Vapor Deposition,PVD)工艺中的一种。初始绝缘层40填充接触孔11。
继续参阅图3-图5，通过去除部分初始绝缘层40，即去除接触孔11外的初始第一氧化物层30上的初始绝缘层40后，保留于接触孔11中的初始绝缘层40构成绝缘层41。绝缘层41和与绝缘层41接触的初始第一氧化物层30构成第一隔离结构。第一隔离结构包括第一叠层结构，第一叠层结构仅存在一个Nitride/Oxide界面，相比于传统的NON(Nitride-Oxide-Nitride)结构，界面减少，从而减少界面电荷对基底有源区中的电场分布，进而减少GIDL漏电。
示例性的，绝缘层41的材质与初始第一氧化物层30的材质不同，例如，绝缘层41的材质包括氮化硅，初始第一氧化物层30的材质包括氧化硅，在一些实施例中，绝缘层41与初始第一氧化物层30的材质也可以选用其他不同的材质形成，本公开在此不作限定。
一些实施例中，在形成第一隔离结构之后，还在位线结构20的侧壁上形成第二隔离结构，第二隔离结构包括第二叠层结构。
第二隔离结构形成于位线结构20的侧壁上，对位线结构20起到保护作用，使得 临近的位线结构20之间隔绝开来，同时，也可降低位线结构20与后续形成的节点接触插塞之间的寄生电容。
参考图6-图8，形成第二叠层结构的步骤，包括：
形成初始第二氧化物层50，初始第二氧化物层50覆盖部分暴露的初始第一氧化物层30和绝缘层41的表面；
去除部分初始第二氧化物层50和部分初始第一氧化物层30，得到氧化物层，氧化物层包括位于位线结构侧壁的第一氧化物层31和第二氧化物层51，其中第二氧化物层51的厚度大于第一氧化物层31的厚度；
形成氮化物层60，得到包括氧化物层和氮化物层60的第二叠层结构。
其中，形成初始第二氧化物层50的沉积工艺包括原子层沉积工艺、等离子增强化学气相沉积工艺或物理气相沉积工艺中的一种。并且通过刻蚀去除部分初始第二氧化物层50和部分初始第一氧化物层30，得到氧化物层，且第二氧化物层51的厚度大于第一氧化物层31的厚度。示例性的，氧化物层的材料包括氧化硅，氮化物层60的材料包括氮化硅，使得氧化物层的介电常数小于氮化物层60的介电常数，可以在达到保护位线结构20的同时，降低寄生电容，保护半导体结构的性能。一些实施例中，在去除部分初始绝缘层之前，进行退火处理。
由上述描述可知，通过本公开的半导体结构制作方法获得的半导体结构中存在一个Nitride/Oxide界面，这些界面会存在一些缺陷或悬挂键，缺陷包括空位、间隙原子、位错、晶界、相界。这些缺陷或者悬挂键通常会俘获一些电荷，在后续形成节点接触插塞(图中未示出)时，这些电荷会改变节点接触插塞附近的电场，进而增加节点接触插塞的GIDL漏电。所以在形成初始第一氧化物层30和初始绝缘层40(参阅图4)之后，进行退火处理，将界面处的电荷中和掉，减少对节点接触插塞附近的电场的影响，也会减少对基底有源区中电场分布的影响，进而减小GIDL漏电的形成。
一些实施例中，进行退火处理，包括：
退火处理的持续时间为1h-2h，退火处理的温度为400℃-550℃。
在400℃-550℃条件下，对制程中的半导体结构进行退火处理。可以理解的是，一些实施例中，退火温度可以设置为400℃。一些实施例中，退火温度可以设置为500℃。再一些实施例中，退火温度可以设置为550℃。需要理解的是，本公开实施例的半导体制作过程中，可按需配置退火温度值，包括但不限于为上述列举的温度值。退火处理的持续时间为1h-2h。可以理解的是，一些实施例中，退火处理的持续时间为1h。一些实施例中，退火处理的持续时间为1.5h。再一些实施例中，退火处理的持续时间为2h。需要理解的是，本公开实施例的半导体制作过程中，可按需配置退火处理的持续时间，包括但不限于为上述的列举时间值。
本公开实施例中，对制作中的半导体结构进行退火处理的退火温度控制在400℃-550℃范围内，且退火处理持续时间在1h-2h范围内，对上述半导体结构的制作方法获得的半导体结构中界面处存在的电荷中和掉，减少对后续形成的节点接触插塞(图中未示出)附近的电场的影响，也会减少对基底有源区中电场分布的影响，进而减小GIDL漏电的形成。
参阅图3-图5，一些实施例中，去除部分初始绝缘层40，包括：
利用热磷酸清洗液进行清洗，以去除部分初始绝缘层40，形成绝缘层41。
本公开实施例中，利用热磷酸刻蚀去除部分初始绝缘层40，即利用热磷酸刻蚀去除接触孔11外的初始第一氧化物层30上的初始绝缘层40，利用热磷酸清洗液对初始绝缘层40的刻蚀速率大于对初始第一氧化物层30的刻蚀速率。示例性的，初始绝缘层40为氮化硅，初始第一氧化物层30为氧化硅，热磷酸清洗液只跟氮化硅反应， 而不跟氧化硅反应，使得去除位线接触孔11外的初始第一氧化物层30上的初始绝缘层40时，初始第一氧化物层30起到对位线结构20和基底10的保护作用。
参阅图5，本公开实施例中，第一叠层结构包括绝缘层41，绝缘层41的顶部高于基底10的顶部且小于导电插塞70的顶部。
参阅图4-图5，利用热磷酸刻蚀去除部分初始绝缘层40，形成的绝缘层41的顶部高于基底10的顶部且小于导电插塞70的顶部，其中，绝缘层41的顶部高于基底10的顶部，使得位于导电插塞70侧壁的第一隔离结构仅具有一个Nitride/Oxide界面，并且通过退火处理，将界面处的电荷中和掉，减少对节点接触插塞(图中未示出)附近的电场的影响，同时也减少对导电插塞70附近的电场的影响。而且，绝缘层41的顶部低于导电插塞70的顶部，即绝缘层41的顶部低于导电层22的底部，使得导电层22的侧壁形成第二隔离结构，并且第二隔离结构中的氧化物层的厚度增大，减少导电层22与后续形成的节点接触插塞之间的寄生电容。从而保证半导体结构的性能。
根据本公开实施例的第二个方面，提供了一种半导体结构，参阅图2和图8，半导体结构包括基底10，以及位于基底10中的有源区12和与有源区12邻近的浅沟槽隔离结构13；接触孔11，位于基底10中且接触孔11的底部暴露至少部分有源区12和至少部分浅沟槽隔离结构13；导电插塞70，位于接触孔11中且导电插塞70的底部与有源区12电性连接；第一隔离结构，第一隔离结构填充接触孔11并与导电插塞70直接接触；其中，第一隔离结构包括第一叠层结构。
本公开实施例中，形成于接触孔11内的第一叠层结构仅存在一个Nitride/Oxide的界面，相应的，Nitride/Oxide的界面的减少，以及借助退火处理的工艺，会减少Nitride/Oxide的界面处的缺陷，将界面处的电荷中和掉，从而减小对基底有源区中电场分布的影响，进而减小GIDL漏电现象。
一些实施例中，有源区12的材料为半导体材料，半导体材料可以是硅材料，半导体材料也可以包括其他半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)或其组合。
继续参阅图2和图8，半导体结构还包括位线结构20，位于导电插塞70上；第二隔离结构，第二隔离结构位于位线结构20的侧壁上；且第二隔离结构包括第二叠层结构。
参阅图2，位线结构20包括阻挡层21、导电层22和介质层23。阻挡层21的材料包括氮化钛(TiN)、氮化钛硅(SiTiN)、钽(Ta)、氮化钽(TaN)或氮化钨(WN)中的任一种或其组合，导电层22的材料包括钨(W)、铝(Al)、铜(Cu)、镍(Ni)或钴(Co)中的任一种或其组合，介质层23的材料包括氮化硅(SiN)或氮氧化硅(SiON)中的任一种或其组合。示例性的，阻挡层21包括氮化钛，导电层22包括钨，介质层23包括氮化硅。
在一些实施例中，第二叠层结构包括氧化物层-氮化物层结构。氧化物层-氮化物层结构的第二隔离结构，其存在一个Nitride/Oxide的界面，对位线结构20保护的同时，也有效减少位线结构20与临近的后续形成的节点接触插塞之间的寄生电容。
继续参阅图8，氧化物层包括第一氧化物层31和第二氧化物层51，其中第二氧化物层51的厚度大于第一氧化物层31的厚度。本公开实施例中，第二氧化物层51和第一氧化物层31共同位于导电层22与后续形成的介电接触插塞(图中未示出)之间，且由于第二氧化物层51和第一氧化物层31的介电常数小于氮化物层60的介电 常数，通过使第二氧化物层51的厚度大于第一氧化物层31的厚度，有效减少或防止导电层22与介电接触插塞之间的漏电流的发生，从而提高半导体结构的性能。
在本公开的一些实施例中，参阅图2和图8，导电插塞70的顶部高于基底10的顶部。位线结构20位于导电插塞70上，其中位线结构20包括导电层22，导电插塞70的顶部高于基底10的顶部，使得导电层22的底部高于基底10的顶部，使得导电层22远离有源区12中的器件，有效减少导电层22与有源区12中的器件之间的漏电流的产生，保证半导体结构的性能。
在本公开的一些实施例中，参阅图2和图8，第一叠层结构包括绝缘层41，绝缘层41的顶部高于基底10的顶部且小于导电插塞70的顶部。
继续参阅图8，第一叠层结构包括绝缘层41，绝缘层41和与绝缘层41接触的初始第一氧化物层30构成第一隔离结构。其中，绝缘层41的顶部高于基底10的顶部，使得位于导电插塞70侧壁的第一隔离结构仅具有一个Nitride/Oxide界面，并且通过退火处理，将界面处的电荷中和掉，减少对节点接触插塞(图中未示出)附近的电场的影响，同时也减少对导电插塞70附近的电场的影响。而且，绝缘层41的顶部低于导电插塞70的顶部，即绝缘层41的顶部低于导电层22的底部，使得导电层22的侧壁形成第二隔离结构，并且第二隔离结构中的氧化物层的厚度增大，减少导电层22与后续形成的节点接触插塞之间的寄生电容。从而保证半导体结构的性能。
在本公开的一些实施例中，绝缘层41的顶部宽度大于第二氧化物层51的底部宽度。
可参阅图2和图8，位线结构20的侧壁形成有第二隔离结构，第二隔离结构又包括结构为氧化物层-氮化物层的第二叠层结构。其中，绝缘层41的顶部宽度大于第二氧化物层51的底部宽度，通过控制第二氧化物层51的厚度，使得第二隔离结构的整体厚度不会过大，保留足够的空间，用于后续形成节点接触插塞。
根据本公开的实施例制造的半导体结构可应用于多种集成电路(Intergrated Circuit IC)制作中。根据本公开的集成电路例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本公开的集成电路还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本公开的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中。
根据本公开实施例的第三个方面，提供了一种存储器，包括上述的半导体结构。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
本公开实施例所提供的一种半导体结构制作方法、半导体结构和存储器中，通过在接触孔内形成第一隔离结构，其中，第一隔离结构包括第一叠层结构，使接触孔内的第一叠层结构仅存在一个Nitride/Oxide的界面，相应的，Nitride/Oxide的界面的减少，会减少界面电荷的存在对基底有源区中电场分布的影响，进而减小GIDL漏电现象。

Claims (17)

  1. 一种半导体结构的制作方法，包括：
    提供基底，所述基底中形成有有源区以及与所述有源区相邻的浅沟槽隔离结构；
    在所述基底上形成接触孔，所述接触孔的底部暴露至少部分所述有源区和至少部分所述浅沟槽隔离结构；
    于所述接触孔中形成导电插塞，所述导电插塞的底部与所述有源区电性连接；
    形成第一隔离结构，所述第一隔离结构填充所述接触孔并与所述导电插塞直接接触；
    其中，所述第一隔离结构包括第一叠层结构。
  2. 根据权利要求1所述的半导体结构的制作方法，其中，所述于所述接触孔中形成导电插塞的步骤包括：
    形成位线结构，所述位线结构位于所述导电插塞上。
  3. 根据权利要求2所述的半导体结构的制作方法，其中，所述形成第一隔离结构的步骤包括：
    形成初始第一氧化物层，所述初始第一氧化物层覆盖所述位线结构的表面、所述导电插塞的侧壁、所述接触孔的内壁以及所述基底的表面；
    形成初始绝缘层，所述初始绝缘层覆盖所述初始第一氧化物层的表面，并填充所述接触孔；
    去除部分所述初始绝缘层，保留的初始绝缘层构成绝缘层，所述绝缘层和与所述绝缘层接触的初始第一氧化物层构成第一隔离结构。
  4. 根据权利要求3所述的半导体结构的制作方法，在形成所述第一隔离结构之后，还包括：
    在所述位线结构的侧壁上形成第二隔离结构，所述第二隔离结构包括第二叠层结构。
  5. 根据权利要求4所述的半导体结构的制作方法，其中，所述形成第二叠层结构的步骤包括：
    形成初始第二氧化物层，所述初始第二氧化物层覆盖部分暴露的所述初始第一氧化物层和绝缘层的表面；
    去除部分所述初始第二氧化物层和部分所述初始第一氧化物层，得到氧化物层，所述氧化物层包括位于所述位线结构侧壁的第一氧化物层和第二氧化物层，其中所述第二氧化物层的厚度大于所述第一氧化物层的厚度；
    形成氮化物层，得到包括所述氧化物层和氮化物层的第二叠层结构。
  6. 根据权利要求3所述的半导体结构的制作方法，在去除部分所述初始绝缘层之前，还包括：
    进行退火处理。
  7. 根据权利要求3所述的半导体结构的制作方法，其中，去除部分所述初始绝缘层包括：
    利用热磷酸刻蚀去除部分所述初始绝缘层，以形成所述绝缘层。
  8. 根据权利要求6所述的半导体结构的制作方法，其中，所述退火处理的持续时间为1h-2h，退火处理的温度为400℃-550℃。
  9. 根据权利要求1所述的半导体结构的制作方法，其中，所述第一叠层结构包括绝缘层，所述绝缘层的顶部高于所述基底的顶部且小于所述导电插塞的顶部。
  10. 一种半导体结构，包括：
    基底，以及位于基底中的有源区和与所述有源区邻近的浅沟槽隔离结构；
    接触孔，位于所述基底中且所述接触孔的底部暴露至少部分所述有源区和至少部分所述浅沟槽隔离结构；
    导电插塞，位于所述接触孔中且所述导电插塞的底部与所述有源区电性连接；
    第一隔离结构，所述第一隔离结构填充所述接触孔并与所述导电插塞直接接触；
    其中，所述第一隔离结构包括第一叠层结构。
  11. 根据权利要求10所述半导体结构，所述半导体结构还包括：
    位线结构，位于所述导电插塞上；
    第二隔离结构，所述第二隔离结构位于所述位线结构的侧壁上；
    且所述第二隔离结构包括第二叠层结构。
  12. 根据权利要求11所述半导体结构，其中，所述第二叠层结构包括氧化物层-氮化物层结构。
  13. 根据权利要求12所述半导体结构，其中，所述氧化物层包括第一氧化物层和第二氧化物层，其中所述第二氧化物层的厚度大于所述第一氧化物层的厚度。
  14. 根据权利要求10所述半导体结构，其中，所述导电插塞的顶部高于所述基底的顶部。
  15. 根据权利要求13所述的半导体结构，其中，所述第一叠层结构包括绝缘层，所述绝缘层的顶部高于所述基底的顶部且小于所述导电插塞的顶部。
  16. 根据权利要求15所述的半导体结构，其中，所述绝缘层的顶部宽度大于所述第二氧化物层的底部宽度。
  17. 一种存储器，包括权利要求10-16任一项所述的半导体结构。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103779318A (zh) * 2012-10-25 2014-05-07 三星电子株式会社 包括凹陷有源区的半导体器件及形成该半导体器件的方法
US9881865B1 (en) * 2016-07-27 2018-01-30 Samsung Electronics Co., Ltd. Semiconductor devices including electrically isolated patterns and method of fabricating the same
CN108206208A (zh) * 2016-12-16 2018-06-26 三星电子株式会社 半导体器件及其制造方法
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法
CN109994473A (zh) * 2018-01-03 2019-07-09 三星电子株式会社 半导体器件及其制造方法
CN113851453A (zh) * 2020-06-10 2021-12-28 中国科学院微电子研究所 一种半导体器件及其制作方法、电子设备

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103779318A (zh) * 2012-10-25 2014-05-07 三星电子株式会社 包括凹陷有源区的半导体器件及形成该半导体器件的方法
US9881865B1 (en) * 2016-07-27 2018-01-30 Samsung Electronics Co., Ltd. Semiconductor devices including electrically isolated patterns and method of fabricating the same
CN108206208A (zh) * 2016-12-16 2018-06-26 三星电子株式会社 半导体器件及其制造方法
CN109994473A (zh) * 2018-01-03 2019-07-09 三星电子株式会社 半导体器件及其制造方法
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法
CN113851453A (zh) * 2020-06-10 2021-12-28 中国科学院微电子研究所 一种半导体器件及其制作方法、电子设备

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