CN113851453A - 一种半导体器件及其制作方法、电子设备 - Google Patents

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CN113851453A CN202010523688.7A CN202010523688A CN113851453A CN 113851453 A CN113851453 A CN 113851453A CN 202010523688 A CN202010523688 A CN 202010523688A CN 113851453 A CN113851453 A CN 113851453A
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郭炳容
杨涛
杨帆
李俊峰
王文武
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Zhenxin Beijing Semiconductor Co Ltd
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Abstract

本发明公开一种半导体器件及其制作方法、电子设备，涉及半导体制作技术领域，以增大存储接触部与相应有源区之间的接触面积，降低存储接触部与相应有源区之间接触电阻。所述半导体器件包括基底、位线结构、存储接触部和隔离部。基底具有有源区。位线结构形成在有源区上。存储接触部和隔离部形成在相邻两个位线结构之间，隔离部用于隔离相邻两个存储接触部，每个有源区具有与相应存储接触部交叠的交叠区域，每个存储接触部与相应有源区具有的交叠区域之间的接触面积大于预设阈值。所述半导体器件的制作方法用于制作半导体器件。本发明提供的半导体器件应用于电子设备中。

Description

一种半导体器件及其制作方法、电子设备
技术领域
本发明涉及半导体制备技术领域，尤其涉及一种半导体器件及其制作方法、电子设备。
背景技术
接触结构是一种可以将半导体器件内的有源区与位于介电层外的金属引线进行互连的结构。有源区内的电信号，或，金属引线内的电信号可以通过接触结构进行传递，从而实现对半导体器件进行相应操作。由此可见，接触结构的品质直接影响半导体器件内的有源区与金属引线的互连品质。
但是，现有的半导体器件内，存储接触部与相应有源区的接触面积较小，使得存储接触部与有源区之间的接触电阻较大，从而使得半导体器件的性能较差。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法、电子设备，以增大存储接触部与相应有源区之间的接触面积，降低存储接触部与相应有源区之间的接触电阻，从而提高半导体器件的性能。
为了实现上述目的，本发明提供一种半导体器件。该半导体器件包括：
具有有源区的基底；
形成在有源区上的位线结构；
形成在相邻两个位线结构之间的存储接触部和隔离部，隔离部用于隔离相邻两个存储接触部，每个有源区具有与相应存储接触部交叠的交叠区域，每个存储接触部与相应有源区具有的交叠区域之间的接触面积大于预设阈值。
与现有技术相比，本发明提供的半导体器件中，基底具有的每个有源区与相应存储接触部交叠的交叠区域，并且，每个存储接触部与相应有源区具有的交叠区域之间的接触面积大于预设阈值。换句话说，存储接触部并不是仅仅与相应有源区的端部接触，进而增大了存储接触部与相应有源区之间的接触面积。因接触电阻与接触面积成反比，故增大接触面积可以降低接触电阻。同时，在增大了存储接触部与相应有源区的接触面积后，并不会导致现有技术中相邻接触孔之间存在的短路现象，从而提高了存储接触部的导电性能，提升了半导体器件的性能。
本发明还提供一种半导体器件的制作方法，包括：
提供具有有源区的基底；
在有源区上形成位线结构；
以及在相邻两个位线结构之间形成存储接触部和隔离部，隔离部用于隔离相邻两个存储接触部，每个有源区具有与相应存储接触部交叠的交叠区域，每个存储接触部与相应有源区具有的交叠区域之间的接触面积大于预设阈值。
与现有技术相比，本发明提供的半导体器件的制作方法的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。
本发明还提供了一种电子设备，该电子设备包括上述技术方案提供的半导体器件。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中存储接触部与有源区电连接的俯视示意图；
图2为本发明实施例中半导体器件结构俯视图；
图3为本发明实施例中形成位线接触部后结构示意图；
图4为本发明实施例中形成沟槽后一种结构示意图；
图5为本发明实施例中形成沟槽后另一种结构示意图；
图6为图5所示结构框选处的结构放大示意图；
图7为本发明实施例中形成存储接触部与相应有源区电连接的俯视示意图；
图8为本发明实施例中形成导体材料后结构示意图；
图9为本发明实施例中对导体材料进行平坦化后结构示意图；
图10为图9所示结构的俯视示意图；
图11为本发明实施例中形成存储接触部后结构俯视示意图；
图12为本发明实施例中形成隔离部后结构俯视示意图；
图13为本发明实施例中存储接触部与有源区电连接的俯视示意图；
图14为本发明实施例中半导体器件的制作方法的流程图。
附图标记：
1为基底，2为有源区，3为隔离区，4为介电层，5为沟槽，6为交叠区域，7为存储接触部，8为隔离部，9为水平交叠部，10为竖直交叠部，11为过渡交叠部，12为弧形投影部，13为多边形投影部，14为导体材料，15为位线结构，16为位线，17为位线侧墙。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
如图1所示，在半导体器件中的晶体管、覆盖晶体管的介电层、以及位线结构制作完成后，通常需要在位于相邻位线结构之间的介电层内开设沟槽。相应晶体管具有的有源区与沟槽具有交叠区域。在沟槽内制作与相应晶体管具有的有源区接触的存储接触部，以便于传输电信号。
但是，现有的存储接触部仅位于相应有源区中的一个端部上。换句话说，存储接触部仅与有源区暴露在沟槽内的部分交叠区域接触，从而导致该存储接触部与相应有源区之间的接触面积较小。并且，当存储接触部与有源区之间接触面积较小时，因接触面积与接触电阻成反比，则存储接触部与有源区之间的接触电阻较大，导致存储接触部的导电性能较差，从而降低半导体器件的性能。
同时，在制作存储接触部时，现有技术一般采用传统的大马士革工艺进行存储接触部的制作。具体的，在介电层内，形成贯穿介电层的至少一个沟槽，并在每个沟槽内沉积氧化物绝缘材料。之后，根据有源区与相应沟槽交叠的交叠区域的位置，对氧化物绝缘材料进行刻蚀，形成接触孔。在接触孔内填充接触材料，形成存储接触部。在存储接触部形成之后，为不影响后续工序，还要把相邻存储接触部之间的氧化物绝缘材料替换为SiN等材料的隔离部。由此可见，现有的存储接触部的制作方法需要进行三次形成工序、以及两次刻蚀工序才能完成存储接触部和隔离部的制作，其过程较为繁琐。此外，若单纯通过增加氧化物绝缘材料内开设的接触孔的长度，来增加存储接触部与有源区之间的接触面积，则会导致相邻接触孔之间出现短路现象，从而影响存储接触部的导电性能。
为了解决存储接触部与相应有源区之间的接触面积小，导致半导体器件性能较差的技术问题，本发明实施例提供了一种半导体器件及其制作方法、电子设备。其中，本发明实施例提供的半导体器件中，存储接触部与相应有源区具有的交叠区域之间的接触面积大于预设阈值，增大了存储接触部与有源区之间的接触面积，降低了存储接触部与有源区之间的接触电阻，从而能够提升半导体器件的性能。
针对上述问题，本发明实施例提供了一种半导体器件，该半导体器件可以应用于DRAM(动态随机存取存储器)或FLASH(快闪存储器)等电子器件。如图2和图9所示，该半导体器件包括基底1、位线结构15、存储接触部7以及隔离部8。
上述基底1具有有源区2。应理解，上述有源区2上形成有源极和漏极。至于有源区2的数量和排布方式可以根据实际应用场景设置，只要可以应用到本发明实施例所提供的半导体器件均可。
在一些情况下，上述基底1还具有隔离区3，隔离区3用于将相邻两个有源区2隔离。对于上述隔离区3来说，隔离区3所含有的材料可以为氧化硅或氮化硅等绝缘材料。
在另一些情况下，上述基底1还具有介电层4，介电层4覆盖在有源区2和隔离区3的表面。至于介电层4的结构为单层还是多层，所含有的材料的具体种类均可以根据实际选择，在此不再赘述。
上述位线结构15形成在有源区2上。应理解，上述位线结构15可以包括位线16、以及环绕在位线结构15侧壁的位线侧墙17。位线16与相应有源区2具有的源极(或漏极)电连接。位线16所含有的材料可以为钨(W)、铝(Al)、铜(Co)、镍(Ni)或钴(Co)等导电材料。而位线侧墙17所含有的材料为绝缘材料，常见的绝缘材料为SiCN、SiOCN或SiN等。
在一些情况下，位线结构15还包括位线接触部DCC。位线接触部DCC贯穿介电层4，位线16通过位线接触部DCC与相应有源区2具有的源极或漏极电连接。至于位线接触部DCC所含有的材料可以为掺杂的多晶硅或硼掺杂硅锗等导电材料。
上述存储接触部7和隔离部8形成在相邻位线结构15之间。隔离部8用于隔离相邻两个存储接触部7，每个有源区2具有与相应存储接触部7交叠的交叠区域6，每个存储接触部7与相应有源区2具有的交叠区域6之间的接触面积大于预设阈值。应理解，当一存储接触部7的底部与一有源区2具有的交叠区域6接触，则此存储接触部7与此有源区2相对应。至于存储接触部7所含有的材料可以为掺杂的多晶硅或硼掺杂硅锗等导电材料。至于隔离部8所含有的材料可以为SiBCN、SiCN、SiOCN或SiN等绝缘材料。在一些情况下，隔离部8的下底面与存储接触部7的下底面在同一平面上，即隔离部8和存储接触部7在基底1内的伸入深度相同。
需要注意的是，如前文所述现有技术中存储接触部7与相应有源区2的端部接触，本发明实施例将现有技术中存储接触部7与相应有源区2之间的接触面积的值定义为预设阈值。可以想到的是，预设阈值的范围会随着半导体器件的尺寸的变化而发生变化，具体的预设阈值的范围可以根据实际应用场景设置，只要可以应用到本发明实施例所提供的半导体器件均可。示例性的，当半导体器件的尺寸为80nm时，预设阈值可以为500nm2。
在实际应用中，如图2和图9所示，当半导体器件应用于DRAM时，有源区2上形成的介电层4的表面为基底1的表面。介电层4可以包括依次覆盖在有源区2和隔离区3上的绝缘层和缓冲层。其中，绝缘层和缓冲层所含有的材料可以均为氧化硅、氮化硅、氮氧化硅等绝缘材料。位线结构15形成在基底1上，位线结构15中的位线接触部DCC贯穿介电层4，位线16通过位线接触部DCC与相应有源区2的源极(或漏极)电连接。相邻位线结构15之间形成有存储接触部7和隔离部8。每个存储接触部7贯穿介电层4，并与相应有源区2的漏极(或源极)接触，实现存储接触部7与相应有源区2电连接。并且，存储接触部7与相应有源区2具有的交叠区域6之间的接触面积大于预设阈值，增大了存储接触部7与相应有源区2的接触面积。
本发明提供的半导体器件中，基底1具有的每个有源区2与相应存储接触部7交叠的交叠区域6，并且，每个存储接触部7与相应有源区2具有的交叠区域6之间的接触面积大于预设阈值。换句话说，存储接触部7并不是仅仅与相应有源区2的端部接触，进而增大了存储接触部7与相应有源区2之间的接触面积。因接触电阻与接触面积成反比，故增大接触面积可以降低接触电阻。同时，在增大了存储接触部7与相应有源区2的接触面积后，并不会导致现有技术中相邻接触孔之间存在的短路现象，从而提高了存储接触部7的导电性能，提升了半导体器件的性能。
作为一种可能的实现方式，当上述基底1还具有隔离区3时，每个隔离部8均位于隔离区3上。应理解，当基底1具有有源区2、以及用于限定各有源区2的隔离区3时，刻蚀相邻位线结构15之间的基底1，则会露出有源区2具有的交叠区域6、以及露出位于有源区2之间的隔离区3。之后，在相邻位线结构15之间形成存储接触部7、以及位于相邻两个存储接触部7之间的隔离部8。并且，每个隔离部8均位于隔离区3上，即每个存储接触部7全部覆盖相应有源区2暴露在沟槽5内的部分，进一步增大了存储接触部7与相应有源区2之间的接触面积，从而进一步提高了存储接触部7的导电性能。
在一些实施例中，如图4至图6所示，根据上述存储接触部7伸入基底1内的深度的不同，上述交叠区域6的描述有所不同。下面举例描述。
第一种情况：如图4所示，当存储接触部7仅形成在基底1具有的介电层4内。此时，存储接触部7伸入基底1内的深度较小，存储接触部7的底部刚好与有源区2顶部接触。此时，上述交叠区域6均包括一个交叠部。此交叠部为有源区2背离基底1的表面，此交叠部的延伸方向与基板表面所在平面平行。
第二种情况：如图5和图6所示，当存储接触部7既形成在基底1具有的介电层4，又延伸至部分有源区2内时，存储接触部7伸入基底1内的深度较大，存储接触部7的底部与有源区2被处理后的多个表面部接触。此时，如果交叠区域6可以按照从基底1的上方到下方的方向进行划分，那么交叠区域6包括多个交叠部。这些交叠部连接在一起。
由于存储接触部7在有源区2内延伸深度不同的原因，原本的一个交叠部转变为多个交叠部，使得第二种情况下的交叠区域6具有的面积大于第一种情况下的交叠区域6具有的面积。换句话说，第二种情况下的存储接触部7与有源区2的接触面积大于第一种情况下的存储接触部7与有源区2的接触面积，从而进一步降低存储接触部7与有源区2的接触电阻，进而更好地提升半导体器件的性能。
举例来说，如图5和图6所示，当交叠区域6包括三个交叠部时，这三个交叠部分别为水平交叠部9、竖直交叠部10以及位于水平交叠部9和竖直交叠部10之间的过渡交叠部11。应理解，水平交叠部9是指延伸方向与基底1表面所在平面平行的交叠部。竖直交叠部10是指延伸方向与基底1厚度方向平行的交叠部。过渡交叠部11分别连接水平交叠部9和竖直交叠部10。过渡交叠部11可以为平面交叠部或曲面交叠部。当过渡交叠部11为平面交叠部时，过渡交叠部11的延伸方向与基底1表面所在平面的具有一定的夹角(大于0小于90°)。当过渡交叠部11为曲面交叠部时，该曲面交叠部可以为弧形交叠部(如1/4圆弧)。
另外，当位于水平交叠部9和竖直交叠部10之间的过渡交叠部11为曲面交叠部，并且，当水平交叠部9和竖直交叠部10在水平方向上的间距一定时，曲面交叠部具有的有效表面积，比相同间距下的平面交叠部具有的有效表面积更大，可进一步增加交叠区域6的面积，以更好地提高半导体器件地性能。
如图2和图7所示，如果对交叠区域6在基底1表面的延伸方向上的投影进行划分，交叠区域6包括弧形投影部12和多边形投影部13。多边形投影部13是一个比较宽泛的概念，其形状轮廓所具有的边至少为三条。应理解，交叠区域6在基底1表面的正投影的形状受位线结构15形状、相邻位线结构15间距、以及有源区2形状的影响。当有源区2在基底1表面的延伸方向上的形状为条形时，交叠区域6包括位于条形有源区2端部的弧形投影部12，以及有源区2与位线结构15边缘相切形成的多边形投影部13。存储接触部7覆盖相应交叠区域6具有的弧形投影部和多边形投影部13。换句话说，存储接触部7不仅覆盖条形有源区2的端部，而且还覆盖刻蚀沟槽5露出的多边形投影部13，增大了存储接触部7与相应有源区2的接触面积。
本发明实施例还提供一种半导体器件的制作方法，如图14所示，该半导体器件的制作方法包括：
步骤S101：提供具有有源区2的基底1。至于有源区2的结构和数量可以参考前文，在此不再赘述。在一些情况下，上述基底1还具有隔离区3，隔离区3用于将相邻两个有源区2隔离。其中，隔离区3所含有的材料可以参考前文。
步骤S102：在有源区2上形成位线结构15。在一些情况下，上述位线结构15包括位线16和位线侧墙17。位线16与相应有源区2具有的源极(或漏极)电连接。至于位线16和位线侧墙17的位置关系以及所含有的材料可以参考前文，在此不再赘述。
具体来说，在有源区2上形成位线16、以及环绕在位线侧壁的位线侧墙17。之后，调整位线侧墙17的宽度，以调整有源区2具有的交叠区域6的面积。应理解，位线结构15具有的位线16和位线侧墙17形成在有源区2上。位线侧墙17的宽度越大，位线结构15覆盖相应有源区2的面积越大。调整位线结构15的宽度，可以调整有源区2暴露在位线结构15外的面积，以及调整后续形成的存储接触部7的高宽比。
步骤S103：在相邻两个位线结构15之间形成存储接触部7和隔离部8，隔离部8用于隔离相邻两个存储接触部7，每个有源区2具有与相应存储接触部7交叠的交叠区域6，每个存储接触部7与相应有源区2具有的交叠区域6之间的接触面积大于预设阈值。
具体的，在相邻两个位线结构15之间形成存储接触部7和隔离部8包括：
步骤S103.1：以位线结构15为掩膜，向下刻蚀基底1，以露出相邻位线结构15之间的有源区2。应理解，当位线结构15包括位线16和位线侧墙17时，可以以位线侧墙17为掩膜，采用覆盖刻蚀方式，向下刻蚀基底1具有的介电层4，在相邻位线结构15之间形成沟槽5，沟槽5的槽底与相应有源区2具有的交叠区域6接触。
需要说明的是，为进一步增大存储接触部7与相应有源区2之间的接触面积，在露出相邻位线结构15之间的有源区2后，并在进行下一步操作前，可以采用干法清洗方式或湿法清洗方式，继续向下刻蚀，去除位于相邻位线结构15之间的有源区2的部分区域，以调整有源区2具有的交叠区域6的面积。此时，有源区2具有的交叠区域6包括沿着基底1的上方到下方的方向分布的多个交叠部。应理解，相比于一个交叠部，交叠区域6包括多个交叠部时，交叠区域6在竖直方向上的面积变大，从而增大了存储接触部7相应有源区2之间的接触面积，降低了存储接触部7与有源区2的接触电阻。
示例性的，当交叠区域6包括三个交叠部时，这三个交叠部分别为水平交叠部9、竖直交叠部10以及位于水平交叠部9和竖直交叠部10之间的过渡交叠部11。具体的，水平交叠部9、竖直交叠部10和过渡交叠部11的位置关系、以及三者的具体形状可以参考前文，在此不再赘述。
如图2和图7所示，如果对交叠区域6在基底1表面的延伸方向上的投影进行划分，交叠区域6包括弧形投影部12和多边形投影部13。多边形投影部13是一个比较宽泛的概念，其形状轮廓所具有的边至少为三条。应理解，交叠区域6在基底1表面的正投影的形状受位线结构15形状、相邻位线结构15间距、以及有源区2形状的影响。当有源区2在基底1表面的延伸方向上的形状为条形时，交叠区域6包括位于条形有源区2端部的弧形投影部12，以及有源区2与位线结构15边缘相切形成的多边形投影部13。存储接触部7覆盖相应交叠区域6具有的弧形投影部和多边形投影部13。换句话说，存储接触部7不仅覆盖条形有源区2的端部，而且还覆盖刻蚀沟槽5露出的多边形投影部13，增大了存储接触部7与相应有源区2的接触面积。
步骤S103.2：在相邻两个位线结构15之间形成导体材料14。在一些可选的方式中，当导体材料14为掺杂的多晶硅时，可以采用外延生长方式，在位于相邻位线结构15之间的有源区2上形成导体材料14。
在一些可选的方式中，当导体材料14为掺杂的多晶硅，并且采用外延生长方式在相邻两个位线结构15之间形成导体材料14时，可以在形成导体材料14前，采用湿法清洗方式或干法清洗方式，对交叠区域6的表面进行预处理，更利于获得高质量外延多晶硅。
需要说明的是，在相邻位线结构15之间形成导体材料14时，导电材料还可能形成在位线结构15的上方。此时，位于不同位线结构15之间的导体材料14连接在一起。为将不同位线结构15之间的导体材料14分离，可以采用化学机械平坦化工艺去除导体材料14位于位线结构15表面的部分，使得导体材料14仅形成在相邻位线结构15之间的沟槽5内。同时，采用化学机械平坦化工艺对导体材料14进行处理后，导体材料14的顶部比较平坦，便于后续对导体材料14进行绝缘处理时，自导体材料14的顶部向下刻蚀形成各部分深度均相同的通孔。
步骤S103.3：在预定区域对导体材料14进行绝缘处理，形成隔离部8，使得剩余导体材料14形成存储接触部7。应理解，在相邻位线结构15之间形成导体材料14后，导体材料14会与多个有源区2具有的交叠区域6接触。为形成仅与对应有源区2具有的交叠区域6接触的存储接触部7，还需要对导体材料14进行绝缘处理。
具体的，在预定区域对导体材料14进行绝缘处理，形成隔离部8，使得剩余导体材料14形成存储接触部7包括：
步骤S103.3.1：采用等离子体刻蚀方式，去除导体材料14位于交叠区域6外的部分。应理解，当基底1包括有源区2和隔离区3时，在相邻位线结构15之间的沟槽5内形成导体材料14。此时，导体材料14不仅位于有源区2上，还会形成在隔离区3上。在此基础上，可以采用等离子体刻蚀方式，去除导体材料14位于隔离区3上的部分，以仅在交叠区域6上保留导体材料14。
步骤S103.3.1.2：在相应位线结构15之间填充绝缘材料，形成隔离部8，使得剩余导体材料14形成存储接触部7。示例性的，可以采用直接沉积方式或原子层沉积方式在相邻位线结构15之间(具体位于相邻结构之间，并在剩余相邻导体材料14之间)，填充绝缘材料，形成隔离部8，被隔离后的剩余导体材料14对应形成存储接触部7。可以想到的是，形成后的隔离部8的下底面与存储接触部7的下底面在同一平面上。
值得注意的是，当基底1包括有源区2和隔离区3时，若每个隔离部8均位于有源区2上，则说明每个存储接触部7全部覆盖相应有源区2暴露在沟槽5内的部分，进一步增大了存储接触部7与相应有源区2之间的接触面积，从而进一步提高了存储接触部7的导电性能。
应理解，现有的存储接触部7的制作方法是在沟槽5内形成氧化物绝缘材料。刻蚀氧化物绝缘材料形成槽底与有源区2接触的接触孔，在接触孔内填充导体材料14，形成存储接触部7。为便于后续操作，最后还需要将沟槽5内剩余的氧化物绝缘材料替换为所含有材料为SiN等与后续工艺兼容的隔离部8。
由上述描述可知，现有的存储接触部7的制作方法较繁琐。尤其是随着半导体器件的微缩，存储接触部7的高宽比越来越大，采用现有方法制作存储接触部7的难度增大。而本发明实施例提供的半导体器件的制作方法是直接在沟槽5内形成导体材料14。去除导体材料14位于隔离区3上的部分后，在同一沟槽5内的相邻导体材料14之间形成所含有材料为SiN等与后续工艺兼容的隔离部8即可。整个过程只需要进行一次去除工序，两次形成工序即可完成存储接触部7和隔离部8的制作。使得存储接触部7与有源区2的接触面积增大的同时使得制作过程更加简便、制作难度降低。
本发明实施例还提供了一种电子设备，该电子设备包括上述实施例提供的半导体器件。该电子设备可以为终端设备或通信设备，但不仅限于此。进一步，终端设备包括手机，智能电话，平板电脑，计算机，人工智能设备，移动电源等。通信设备包括基站等，但不仅限于此。
本发明实施例提供的电子设备的有益效果与上述实施例提供的半导体器件的有益效果相同，此处不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (19)

1.一种半导体器件，其特征在于，包括：
具有有源区的基底；
形成在所述有源区上的位线结构；
形成在相邻两个所述位线结构之间的存储接触部和隔离部，所述隔离部用于隔离相邻两个所述存储接触部，每个所述有源区具有与相应所述存储接触部交叠的交叠区域，每个所述存储接触部与相应所述有源区具有的交叠区域之间的接触面积大于预设阈值。
2.根据权利要求1所述的半导体器件，其特征在于，所述隔离部的下底面与所述存储接触部的下底面在同一平面上。
3.根据权利要求1所述的半导体器件，其特征在于，所述基底还具有隔离区，所述隔离区用于隔离相邻两个所述有源区；所述隔离部位于所述隔离区上。
4.根据权利要求1所述的半导体器件，其特征在于，所述交叠区域包括水平交叠部、竖直交叠部以及位于所述水平交叠部和所述竖直交叠部之间的过渡交叠部。
5.根据权利要求1所述的半导体器件，其特征在于，所述交叠区域在基底表面的延伸方向上包括弧形投影部和多边形投影部。
6.一种半导体器件的制作方法，其特征在于，包括：
提供具有有源区的基底；
在所述有源区上形成位线结构；
以及在相邻两个所述位线结构之间形成存储接触部和隔离部，所述隔离部用于隔离相邻两个所述存储接触部，每个所述有源区具有与相应所述存储接触部交叠的交叠区域，每个所述存储接触部与相应所述有源区具有的交叠区域之间的接触面积大于预设阈值。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述隔离部的下底面与所述存储接触部的下底面在同一平面上。
8.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述在相邻两个所述位线结构之间形成存储接触部和隔离部包括：
以所述位线结构为掩膜，向下刻蚀所述基底，以露出相邻所述位线结构之间的所述有源区；
在相邻两个所述位线结构之间形成导体材料；
在预定区域对所述导体材料进行绝缘处理，形成所述隔离部，使得剩余所述导体材料形成所述存储接触部。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述以所述位线结构为掩膜，向下刻蚀所述基底以露出相邻所述位线结构之间的所述有源区后，所述在相邻两个所述位线结构之间形成导体材料前，所述半导体器件的制作方法还包括：
采用湿法清洗方式或干法清洗方式，对所述交叠区域的表面进行预处理，以便于在相邻两个所述位线结构之间形成所述导体材料。
10.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述以所述位线结构为掩膜，向下刻蚀所述基底以露出相邻所述位线结构之间的所述有源区后，所述在相邻两个所述位线结构之间形成导体材料前，所述半导体器件的制作方法还包括：
去除位于相邻所述位线结构之间的所述有源区的部分区域，以调整所述有源区具有的交叠区域的面积。
11.根据权利要求10所述的半导体器件的制作方法，其特征在于，采用湿法清洗方式或干法清洗方式，去除位于相邻所述位线结构之间的所述有源区的部分区域。
12.根据权利要求10所述的半导体器件的制作方法，其特征在于，所述交叠区域包括水平交叠部、竖直交叠部以及位于所述水平交叠部和所述竖直交叠部之间的过渡交叠部。
13.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述在相邻两个所述位线结构之间形成导体材料包括：
采用外延生长方式，在位于相邻所述位线结构之间的所述有源区上形成所述导体材料。
14.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述在预定区域对所述导体材料进行绝缘处理，形成所述隔离部，使得剩余所述导体材料形成所述存储接触部包括：
采用等离子体刻蚀方式，去除所述导体材料位于所述交叠区域外的部分；
在相应所述位线结构之间填充绝缘材料，形成所述隔离部，使得剩余所述导体材料形成所述存储接触部。
15.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述位线结构包括位线、以及环绕在位线侧壁的位线侧墙；
所述在所述有源区上形成位线结构包括：
在所述有源区上形成位线、以及环绕在位线侧壁的位线侧墙；
调整所述位线侧墙的宽度，以调整所述有源区具有的所述交叠区域的面积。
16.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述基底还具有隔离区，所述隔离区用于将相邻两个所述有源区隔离；每个所述隔离部均位于所述隔离区上。
17.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述交叠区域在基底表面的延伸方向上包括弧形投影部和多边形投影部。
18.一种电子设备，其特征在于，包括权利要求1～5任一项所述的半导体器件。
19.根据权利要求18所述的电子设备，其特征在于，所述电子设备包括终端设备或通信设备。
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* Cited by examiner, † Cited by third party
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WO2023130560A1 (zh) * 2022-01-10 2023-07-13 长鑫存储技术有限公司 一种半导体结构制作方法、半导体结构和存储器

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