JP2003124344A - 記憶素子及びその製造方法 - Google Patents
記憶素子及びその製造方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/92—Capacitors having potential barriers
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
(57)【要約】
【課題】 十分なチャンネル長さを提供し漏電流を減少
することができるDRAM素子及びその製造方法を提供す
る。 【解決手段】 アレイ状に配列する複数の深トレンチを
有する基板と、深トレンチ毎に一つずつ形成され且つ蓄
積電極とキャパシタ誘電材と容量板とを有する複数の深
トレンチキャパシタと、前記深トレンチキャパシタを被
覆し第一のコンタクトホールを有し第一のドーピング領
域が形成される隔絶層と、深トレンチキャパシタ上方に
形成されるコントロールゲートと、前記コントロールゲ
ートの側壁及び上部を被覆するゲート絶縁層と、第二の
コンタクトホールを充填し第二のドーピング領域を有す
る前記井戸型シリコン層とからなる。
することができるDRAM素子及びその製造方法を提供す
る。 【解決手段】 アレイ状に配列する複数の深トレンチを
有する基板と、深トレンチ毎に一つずつ形成され且つ蓄
積電極とキャパシタ誘電材と容量板とを有する複数の深
トレンチキャパシタと、前記深トレンチキャパシタを被
覆し第一のコンタクトホールを有し第一のドーピング領
域が形成される隔絶層と、深トレンチキャパシタ上方に
形成されるコントロールゲートと、前記コントロールゲ
ートの側壁及び上部を被覆するゲート絶縁層と、第二の
コンタクトホールを充填し第二のドーピング領域を有す
る前記井戸型シリコン層とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶素子（Me
mory Cell）に係り、特に、深トレンチキャパシタ（de
ep trench capacitor）及び縦型トランジスタ（verti
cal transistor）を有するDRAM（動的随時アクセスメ
モリ）素子に関する。ここでの縦型トランジスタは、十
分なチャンネル長さを提供し漏電流を減少するために、
そのチャンネル領域がゲートの側壁及び上部に沿って形
成されるものとする。
mory Cell）に係り、特に、深トレンチキャパシタ（de
ep trench capacitor）及び縦型トランジスタ（verti
cal transistor）を有するDRAM（動的随時アクセスメ
モリ）素子に関する。ここでの縦型トランジスタは、十
分なチャンネル長さを提供し漏電流を減少するために、
そのチャンネル領域がゲートの側壁及び上部に沿って形
成されるものとする。
【０００２】
【従来の技術】集積回路ウェハーにおける高集積度の半
導体素子製作の場合、記憶素子のサイズ及び消費電力の
縮小や、動作速度の向上等を考慮する必要がある。従
来、平面トランジスタ設計において、記憶素子のサイズ
を縮小するために、トランジスタのゲートの長さを短く
して記憶素子の横方向における面積を縮小することが行
われるが、これはゲートの耐漏電流性を犠牲にすること
である。
導体素子製作の場合、記憶素子のサイズ及び消費電力の
縮小や、動作速度の向上等を考慮する必要がある。従
来、平面トランジスタ設計において、記憶素子のサイズ
を縮小するために、トランジスタのゲートの長さを短く
して記憶素子の横方向における面積を縮小することが行
われるが、これはゲートの耐漏電流性を犠牲にすること
である。
【０００３】ゲートの耐漏電流性が劣化すると、ビット
線における電圧を降下しなければならないため、キャパ
シタに蓄積する電荷が減少される。したがって、ゲート
の横方向における長さを短縮する場合、キャパシタの容
量を減少しないように工夫し、例えば、キャパシタの面
積を増加したりキャパシタの誘電層の有効厚みを短縮し
たりすることが要求される。このような問題を解決する
ために、高密度記憶装置（例えば、DRAM）の製造技術と
してスタックトキャパシタ製造技術と深トレンチキャパ
シタ製造技術が考案される。
線における電圧を降下しなければならないため、キャパ
シタに蓄積する電荷が減少される。したがって、ゲート
の横方向における長さを短縮する場合、キャパシタの容
量を減少しないように工夫し、例えば、キャパシタの面
積を増加したりキャパシタの誘電層の有効厚みを短縮し
たりすることが要求される。このような問題を解決する
ために、高密度記憶装置（例えば、DRAM）の製造技術と
してスタックトキャパシタ製造技術と深トレンチキャパ
シタ製造技術が考案される。
【０００４】前記深トレンチキャパシタ製造技術による
と、基板内に深トレンチを形成し且つ該深トレンチ内に
容量蓄積領域を形成するため、記憶素子の面積が増加さ
れない。
と、基板内に深トレンチを形成し且つ該深トレンチ内に
容量蓄積領域を形成するため、記憶素子の面積が増加さ
れない。
【０００５】また、漏電流を低く抑えることができるほ
どの適宜のゲートの長さを得るために、縦型トランジス
タ構造が考案される。該構造は、深トレンチキャパシタ
の上方にて形成するため、ビット線における電圧が降下
されないばかりか、記憶素子の横方向における面積も増
加されない。
どの適宜のゲートの長さを得るために、縦型トランジス
タ構造が考案される。該構造は、深トレンチキャパシタ
の上方にて形成するため、ビット線における電圧が降下
されないばかりか、記憶素子の横方向における面積も増
加されない。
【０００６】米国特許6,034,389号では、深トレンチキ
ャパシタを有するセルフアラインコンタクト式拡散ソー
ス縦型トランジスタが掲載されている。図１は従来の深
トレンチキャパシタ型DRAM素子を示す断面図である。ｐ
型シリコン基板１０には複数の深トレンチ１１と隣り合
う深トレンチ１１同士を隔離しその間で形成する柱形領
域１２がある。深トレンチ１１下方の領域には、柱形領
域１２の側壁に形成するn+拡散領域１３と、深トレンチ
１１底部に当たる基板１０に形成するｐ+電界隔離領域
１４がある。n+拡散領域１３は縦型トランジスタのソー
ス領域及び後続に製造される深トレンチキャパシタの蓄
積電極として用いられる。一方、ｐ+電界隔離領域１４
は柱形領域１２両側のn+拡散領域１３同士を確実に隔離
するためのものである。また、深トレンチ１１の内壁に
深トレンチキャパシタの誘電材としてONO薄膜１５が形
成される。更に、深トレンチキャパシタの容量板として
n+多結晶シリコン層１６が深トレンチ１１下方の領域に
充填される。
ャパシタを有するセルフアラインコンタクト式拡散ソー
ス縦型トランジスタが掲載されている。図１は従来の深
トレンチキャパシタ型DRAM素子を示す断面図である。ｐ
型シリコン基板１０には複数の深トレンチ１１と隣り合
う深トレンチ１１同士を隔離しその間で形成する柱形領
域１２がある。深トレンチ１１下方の領域には、柱形領
域１２の側壁に形成するn+拡散領域１３と、深トレンチ
１１底部に当たる基板１０に形成するｐ+電界隔離領域
１４がある。n+拡散領域１３は縦型トランジスタのソー
ス領域及び後続に製造される深トレンチキャパシタの蓄
積電極として用いられる。一方、ｐ+電界隔離領域１４
は柱形領域１２両側のn+拡散領域１３同士を確実に隔離
するためのものである。また、深トレンチ１１の内壁に
深トレンチキャパシタの誘電材としてONO薄膜１５が形
成される。更に、深トレンチキャパシタの容量板として
n+多結晶シリコン層１６が深トレンチ１１下方の領域に
充填される。
【０００７】一方、深トレンチ１１上方の領域におい
て、遮蔽酸化層１７がn+多結晶シリコン層１６を被覆す
るように該層上に形成される。この遮蔽酸化層１７は後
続に形成するコントロールゲートを隔離するためのもの
である。また、ゲート酸化層１８が深トレンチ１１上方
の領域における内壁に形成される。また、互いに分離す
る二つのn+多結晶シリコン層１９が深トレンチ１１上方
の領域に形成される。二つのn+多結晶シリコン層１９は
隣り合うワード線同士となり、それぞれ縦型トランジス
タのコントロールゲートとされる。更に、n+拡散領域２
０が縦型トランジスタのドレイン領域として各柱形領域
１２の上端に形成される。なお、ビット線とする金属層
２２がワード線と垂直するように縦型トランジスタの上
方に形成される。
て、遮蔽酸化層１７がn+多結晶シリコン層１６を被覆す
るように該層上に形成される。この遮蔽酸化層１７は後
続に形成するコントロールゲートを隔離するためのもの
である。また、ゲート酸化層１８が深トレンチ１１上方
の領域における内壁に形成される。また、互いに分離す
る二つのn+多結晶シリコン層１９が深トレンチ１１上方
の領域に形成される。二つのn+多結晶シリコン層１９は
隣り合うワード線同士となり、それぞれ縦型トランジス
タのコントロールゲートとされる。更に、n+拡散領域２
０が縦型トランジスタのドレイン領域として各柱形領域
１２の上端に形成される。なお、ビット線とする金属層
２２がワード線と垂直するように縦型トランジスタの上
方に形成される。
【０００８】前述したように、記憶素子毎にn+多結晶層
１９とn+拡散領域１３及びn+拡散領域２０から縦型トラ
ンジスタが形成され、この縦型トランジスタ下方のn+拡
散領域１３とONO薄膜１５及びn+多結晶シリコン層１６
から深トレンチキャパシタが形成される。このようなオ
ープンビット線構造において、全ての記憶素子は深トレ
ンチキャパシタの容量板を共用し、電荷は各柱形領域１
２内のn+拡散領域１３に蓄積される。なお、n+拡散領域
１３とn+拡散領域２０との間でチャンネル領域２４が柱
形領域１２の上部の側壁に形成される。該チャンネル領
域２４は長条状の縦型チャンネルとなる。
１９とn+拡散領域１３及びn+拡散領域２０から縦型トラ
ンジスタが形成され、この縦型トランジスタ下方のn+拡
散領域１３とONO薄膜１５及びn+多結晶シリコン層１６
から深トレンチキャパシタが形成される。このようなオ
ープンビット線構造において、全ての記憶素子は深トレ
ンチキャパシタの容量板を共用し、電荷は各柱形領域１
２内のn+拡散領域１３に蓄積される。なお、n+拡散領域
１３とn+拡散領域２０との間でチャンネル領域２４が柱
形領域１２の上部の側壁に形成される。該チャンネル領
域２４は長条状の縦型チャンネルとなる。
【０００９】
【発明が解決しようとする課題】しかしながら、チャン
ネル領域２４の長さを増大しようとする場合、深トレン
チキャパシタ、コントロールゲートの設計がネックにな
る。したがって、OFF状態での漏電流を有効に防止する
ためにチャンネル２４の長さを増大する場合、深トレン
チ１１の深さの増加や、深トレンチ１１内の深トレンチ
キャパシタおよび縦型トランジスタのサイズの調節をす
る必要がある。しかし、深トレンチ１１は、サイズの小
さい記憶素子にて形成されるものであるため、その深さ
を更に増加すると、製造上に克服できない問題がある。
なお、深トレンチキャパシタのサイズを縮小することに
よりチャンネル２４の長さを増大する場合、非常に難し
い電気的性能の分析を行うことが避けられない。
ネル領域２４の長さを増大しようとする場合、深トレン
チキャパシタ、コントロールゲートの設計がネックにな
る。したがって、OFF状態での漏電流を有効に防止する
ためにチャンネル２４の長さを増大する場合、深トレン
チ１１の深さの増加や、深トレンチ１１内の深トレンチ
キャパシタおよび縦型トランジスタのサイズの調節をす
る必要がある。しかし、深トレンチ１１は、サイズの小
さい記憶素子にて形成されるものであるため、その深さ
を更に増加すると、製造上に克服できない問題がある。
なお、深トレンチキャパシタのサイズを縮小することに
よりチャンネル２４の長さを増大する場合、非常に難し
い電気的性能の分析を行うことが避けられない。
【００１０】前記のような問題点を解決するために、本
発明の目的は、その縦型トランジスタが深トレンチキャ
パシタの上方に形成されそのソースとドレインの間にあ
るチャンネル領域がゲートの側壁及び上部に形成される
ことにより、十分なチャンネル長さを提供し漏電流を減
少することができるDRAM素子を提供することにある。
発明の目的は、その縦型トランジスタが深トレンチキャ
パシタの上方に形成されそのソースとドレインの間にあ
るチャンネル領域がゲートの側壁及び上部に形成される
ことにより、十分なチャンネル長さを提供し漏電流を減
少することができるDRAM素子を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明の記憶素子（memory cell）は、基板と深トレ
ンチキャパシタ（deep trench capacitor）と隔絶層
とコントロールゲート（control gate）とゲート絶縁
層と井戸型シリコン層（well silicon layer）とからな
る半導体素子の記憶素子であって、前記基板がアレイ状
に配列する複数の深トレンチを有するし、前記深トレン
チキャパシタは深トレンチ毎に一つずつ形成され、且
つ、各深トレンチキャパシタがそれぞれ該当深トレンチ
周囲における基板に形成される蓄積電極と該当深トレン
チの内壁に形成されるキャパシタ誘電材と該当深トレン
チを充填する容量板とを有するし、前記隔絶層が前記深
トレンチキャパシタを被覆し、また、該絶縁層が前記容
量板上部の所定の領域を露出させる第一のコンタクトホ
ールを有し、該当容量板の露出する領域から第一のドー
ピング領域が形成されるし、前記コントロールゲートが
前記深トレンチキャパシタ上方に定義形成され且つ前記
隔絶層により前記深トレンチキャパシタから隔絶され、
前記第一のドーピング領域が該コントロールゲートの一
方の側に位置するし、前記ゲート絶縁層は前記コントロ
ールゲートの側壁及び上部を被覆するし、前記井戸型シ
リコン層は前記隔絶層と前記ゲート絶縁層及び前記容量
板の露出する表面を被覆すると共に前記第一のコンタク
トホールを充填し、また、該井戸型シリコン層は前記隔
絶層表面に形成され且つ前記コントロールゲートの他方
の側に位置する第二のドーピング領域を有する。
の本発明の記憶素子（memory cell）は、基板と深トレ
ンチキャパシタ（deep trench capacitor）と隔絶層
とコントロールゲート（control gate）とゲート絶縁
層と井戸型シリコン層（well silicon layer）とからな
る半導体素子の記憶素子であって、前記基板がアレイ状
に配列する複数の深トレンチを有するし、前記深トレン
チキャパシタは深トレンチ毎に一つずつ形成され、且
つ、各深トレンチキャパシタがそれぞれ該当深トレンチ
周囲における基板に形成される蓄積電極と該当深トレン
チの内壁に形成されるキャパシタ誘電材と該当深トレン
チを充填する容量板とを有するし、前記隔絶層が前記深
トレンチキャパシタを被覆し、また、該絶縁層が前記容
量板上部の所定の領域を露出させる第一のコンタクトホ
ールを有し、該当容量板の露出する領域から第一のドー
ピング領域が形成されるし、前記コントロールゲートが
前記深トレンチキャパシタ上方に定義形成され且つ前記
隔絶層により前記深トレンチキャパシタから隔絶され、
前記第一のドーピング領域が該コントロールゲートの一
方の側に位置するし、前記ゲート絶縁層は前記コントロ
ールゲートの側壁及び上部を被覆するし、前記井戸型シ
リコン層は前記隔絶層と前記ゲート絶縁層及び前記容量
板の露出する表面を被覆すると共に前記第一のコンタク
トホールを充填し、また、該井戸型シリコン層は前記隔
絶層表面に形成され且つ前記コントロールゲートの他方
の側に位置する第二のドーピング領域を有する。
【００１２】また、本発明の記憶素子は、基板と複数の
深トレンチキャパシタと隔絶層とコントロールゲートと
ゲート絶縁層と井戸型シリコン層とからなる半導体素子
の記憶素子であって、前記基板がアレイ状に配列する複
数の深トレンチを有するし、前記深トレンチキャパシタ
は深トレンチ毎に一つずつ形成され、且つ、各深トレン
チキャパシタがそれぞれ該当深トレンチ周囲における基
板に形成される蓄積電極と該当深トレンチの内壁に形成
されるキャパシタ誘電材と該当深トレンチを充填する容
量板とを有するし、前記隔絶層が前記深トレンチキャパ
シタを被覆し、また、該絶縁層が前記容量板上部の所定
の領域を露出させる第一のコンタクトホールを有し、該
当容量板の露出される領域から第一のドーピング領域が
形成されるし、前記コントロールゲートは前記深トレン
チキャパシタ上方に定義形成され且つ前記隔絶層により
前記深トレンチキャパシタから隔絶されるし、前記ゲー
ト絶縁層は前記コントロールゲートの側壁及び上部を被
覆するし、前記井戸型シリコン層は、前記隔絶層と前記
ゲート絶縁層の露出する表面を被覆すると共に、該井戸
型シリコン層の一方の側が前記第一のコンタクトホール
を充填し他方の側が第二のドーピング領域を形成するよ
うに、構成されても良い。
深トレンチキャパシタと隔絶層とコントロールゲートと
ゲート絶縁層と井戸型シリコン層とからなる半導体素子
の記憶素子であって、前記基板がアレイ状に配列する複
数の深トレンチを有するし、前記深トレンチキャパシタ
は深トレンチ毎に一つずつ形成され、且つ、各深トレン
チキャパシタがそれぞれ該当深トレンチ周囲における基
板に形成される蓄積電極と該当深トレンチの内壁に形成
されるキャパシタ誘電材と該当深トレンチを充填する容
量板とを有するし、前記隔絶層が前記深トレンチキャパ
シタを被覆し、また、該絶縁層が前記容量板上部の所定
の領域を露出させる第一のコンタクトホールを有し、該
当容量板の露出される領域から第一のドーピング領域が
形成されるし、前記コントロールゲートは前記深トレン
チキャパシタ上方に定義形成され且つ前記隔絶層により
前記深トレンチキャパシタから隔絶されるし、前記ゲー
ト絶縁層は前記コントロールゲートの側壁及び上部を被
覆するし、前記井戸型シリコン層は、前記隔絶層と前記
ゲート絶縁層の露出する表面を被覆すると共に、該井戸
型シリコン層の一方の側が前記第一のコンタクトホール
を充填し他方の側が第二のドーピング領域を形成するよ
うに、構成されても良い。
【００１３】前記目的を達成するための本発明の記憶素
子の製造方法は、半導体記憶素子である記憶素子の製造
方法において、アレイ状に配列する複数の深トレンチを
有する基板を提供する段階と、前記深トレンチ毎に深ト
レンチキャパシタを一つずつ形成する段階であって、該
当深トレンチ周囲における基板に形成される蓄積電極と
該当深トレンチの内壁に形成されるキャパシタ誘電材と
該当深トレンチを充填する容量板とを有する深トレンチ
キャパシタを複数形成する段階と、前記深トレンチキャ
パシタ表面に、前記容量板上部の所定の領域を露出させ
る第一のコンタクトホールを有する隔絶層を形成する段
階と、前記容量板の露出する領域から第一のドーピング
領域を形成する段階と、前記隔絶層表面から、前記深ト
レンチキャパシタ上方に形成され且つ前記第一のドーピ
ング領域がその一方の側に位置するコントロールゲート
を、定義形成する段階と、前記コントロールゲートの側
壁及び上部を被覆するようにゲート絶縁層を形成する段
階と、前記隔絶層と前記ゲート絶縁層を被覆すると共に
前記第一のコンタクトホールを充填するように、井戸型
シリコン層を形成する段階と、前記井戸型シリコン層表
面に、前記コントロールゲートの他の側における井戸型
シリコン層表面を露出させる第二のコンタクトホールを
有する誘電層を、形成する段階と、前記井戸型シリコン
層の露出する表面に第二のドーピング領域を形成する段
階とからなる。
子の製造方法は、半導体記憶素子である記憶素子の製造
方法において、アレイ状に配列する複数の深トレンチを
有する基板を提供する段階と、前記深トレンチ毎に深ト
レンチキャパシタを一つずつ形成する段階であって、該
当深トレンチ周囲における基板に形成される蓄積電極と
該当深トレンチの内壁に形成されるキャパシタ誘電材と
該当深トレンチを充填する容量板とを有する深トレンチ
キャパシタを複数形成する段階と、前記深トレンチキャ
パシタ表面に、前記容量板上部の所定の領域を露出させ
る第一のコンタクトホールを有する隔絶層を形成する段
階と、前記容量板の露出する領域から第一のドーピング
領域を形成する段階と、前記隔絶層表面から、前記深ト
レンチキャパシタ上方に形成され且つ前記第一のドーピ
ング領域がその一方の側に位置するコントロールゲート
を、定義形成する段階と、前記コントロールゲートの側
壁及び上部を被覆するようにゲート絶縁層を形成する段
階と、前記隔絶層と前記ゲート絶縁層を被覆すると共に
前記第一のコンタクトホールを充填するように、井戸型
シリコン層を形成する段階と、前記井戸型シリコン層表
面に、前記コントロールゲートの他の側における井戸型
シリコン層表面を露出させる第二のコンタクトホールを
有する誘電層を、形成する段階と、前記井戸型シリコン
層の露出する表面に第二のドーピング領域を形成する段
階とからなる。
【００１４】更に、本発明の記憶素子の製造方法は、半
導体記憶素子である記憶素子の製造方法において、アレ
イ状に配列する複数の深トレンチを有する基板を提供す
る段階と、前記深トレンチ毎に深トレンチキャパシタを
一つずつ形成する段階であって、該当深トレンチ周囲に
おける基板に形成される蓄積電極と該当深トレンチの内
壁に形成されるキャパシタ誘電材と該当深トレンチを充
填する容量板とを有する深トレンチキャパシタを複数形
成する段階と、前記深トレンチキャパシタ表面に、前記
容量板上部の所定の領域を露出させる第一のコンタクト
ホールを有する隔絶層を形成する段階と、前記容量板の
露出される領域から第一のドーピング領域を形成する段
階と、前記隔絶層表面から、前記深トレンチキャパシタ
上方に形成され且つ前記第一のドーピング領域と第二の
ドーピング領域がそれぞれその両側に位置するコントロ
ールゲートを、定義形成する段階と、前記コントロール
ゲートの側壁及び上部を被覆するようにゲート絶縁層を
形成する段階と、前記隔絶層と前記ゲート絶縁層を被覆
すると共に前記第一のコンタクトホールを充填するよう
に、該井戸型シリコン層を形成する段階とからなる。
導体記憶素子である記憶素子の製造方法において、アレ
イ状に配列する複数の深トレンチを有する基板を提供す
る段階と、前記深トレンチ毎に深トレンチキャパシタを
一つずつ形成する段階であって、該当深トレンチ周囲に
おける基板に形成される蓄積電極と該当深トレンチの内
壁に形成されるキャパシタ誘電材と該当深トレンチを充
填する容量板とを有する深トレンチキャパシタを複数形
成する段階と、前記深トレンチキャパシタ表面に、前記
容量板上部の所定の領域を露出させる第一のコンタクト
ホールを有する隔絶層を形成する段階と、前記容量板の
露出される領域から第一のドーピング領域を形成する段
階と、前記隔絶層表面から、前記深トレンチキャパシタ
上方に形成され且つ前記第一のドーピング領域と第二の
ドーピング領域がそれぞれその両側に位置するコントロ
ールゲートを、定義形成する段階と、前記コントロール
ゲートの側壁及び上部を被覆するようにゲート絶縁層を
形成する段階と、前記隔絶層と前記ゲート絶縁層を被覆
すると共に前記第一のコンタクトホールを充填するよう
に、該井戸型シリコン層を形成する段階とからなる。
【００１５】
【発明の実施の形態】前記の目的を達成して従来の欠点
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。
【００１６】本発明のDRAM素子は、直交し合うワード線
（word line）パターンとビット線（bit line）パタ
ーンにより定義される複数のアレイ状に配列する記憶素
子であり、折り畳みビット線（folded bit line）構
造またはオープンビット線（open bit line）構造に
適するものである。各記憶素子はそれぞれ縦型トランジ
スタおよび深トレンチキャパシタを備える。
（word line）パターンとビット線（bit line）パタ
ーンにより定義される複数のアレイ状に配列する記憶素
子であり、折り畳みビット線（folded bit line）構
造またはオープンビット線（open bit line）構造に
適するものである。各記憶素子はそれぞれ縦型トランジ
スタおよび深トレンチキャパシタを備える。
【００１７】縦型トランジスタのチャンネル領域がコン
トロールゲートの側壁及び上部に沿って形成される。こ
のため、記憶素子の横方向における面積を増加しないま
まチャンネルの長さを適当な値にし漏電流を低く抑える
ことができる。
トロールゲートの側壁及び上部に沿って形成される。こ
のため、記憶素子の横方向における面積を増加しないま
まチャンネルの長さを適当な値にし漏電流を低く抑える
ことができる。
【００１８】また、深トレンチキャパシタはトランジス
タの下方にて形成されるため、記憶素子の面積を多く取
ることがない。
タの下方にて形成されるため、記憶素子の面積を多く取
ることがない。
【００１９】第一の実施例について
図２A乃至図１５Bは本発明第一の実施例に係る深トレン
チキャパシタ型DRAM素子の製造プロセスを示す図であ
る。そのうち、図２A、２B、４，６，８，１０，１４は
平面図、図３A、３B、３C、５，７，９，１１，１３A、
１３B，１５A,15Bは断面図である。
チキャパシタ型DRAM素子の製造プロセスを示す図であ
る。そのうち、図２A、２B、４，６，８，１０，１４は
平面図、図３A、３B、３C、５，７，９，１１，１３A、
１３B，１５A,15Bは断面図である。
【００２０】本発明の第一の実施例に係る深トレンチキ
ャパシタ型DRAM素子は折り畳みビット線構造に適するも
のである。ここで、各活性領域（AA）はそれぞれ二つの
活性ゲートと一つのビット線を備える。
ャパシタ型DRAM素子は折り畳みビット線構造に適するも
のである。ここで、各活性領域（AA）はそれぞれ二つの
活性ゲートと一つのビット線を備える。
【００２１】図２Aにおいて、本発明に係る深トレンチ
３２は、その横方向におけるサイズが従来の深トレンチ
DTのそれより大きくなり、アレイ状に配列される。これ
により、深トレンチ３２の品質が向上し、後続に形成す
る深トレンチキャパシタの容量が増加される。
３２は、その横方向におけるサイズが従来の深トレンチ
DTのそれより大きくなり、アレイ状に配列される。これ
により、深トレンチ３２の品質が向上し、後続に形成す
る深トレンチキャパシタの容量が増加される。
【００２２】このような深トレンチ３２を形成する方法
としては、図３Aに示すように、写真蝕刻でｐ型シリコ
ン基板３０にアレイ状に配列する複数の深トレンチ３２
を形成するのが挙げられる。シリコン基板の深トレンチ
３２以外の部分からアレイ状に配列する複数の柱形領域
３４が形成される。
としては、図３Aに示すように、写真蝕刻でｐ型シリコ
ン基板３０にアレイ状に配列する複数の深トレンチ３２
を形成するのが挙げられる。シリコン基板の深トレンチ
３２以外の部分からアレイ状に配列する複数の柱形領域
３４が形成される。
【００２３】次に、図３Bに参照して、シリコン基板３
０表面及び深トレンチ３２内壁に沿ってソースが外部へ
拡散するための材料としてのASG層（図示してない）及
び酸化層（図示してない）を順次に堆積した後、短時間
アニ―ルを施しASG層内の砒素イオンを深トレンチ３２
周囲の柱形領域３４に拡散させ、n＋拡散領域３６を形
成する。そして、前記ASG層及び酸化層を除去する。こ
の後、順次に深トレンチ３２の内壁に沿って窒化シリコ
ン層を堆積、酸化層を成長する。該窒化シリコン層及び
酸化層をNO誘電層３８とする。
０表面及び深トレンチ３２内壁に沿ってソースが外部へ
拡散するための材料としてのASG層（図示してない）及
び酸化層（図示してない）を順次に堆積した後、短時間
アニ―ルを施しASG層内の砒素イオンを深トレンチ３２
周囲の柱形領域３４に拡散させ、n＋拡散領域３６を形
成する。そして、前記ASG層及び酸化層を除去する。こ
の後、順次に深トレンチ３２の内壁に沿って窒化シリコ
ン層を堆積、酸化層を成長する。該窒化シリコン層及び
酸化層をNO誘電層３８とする。
【００２４】次に、図３Cにおいて、各深トレンチ３２
を充填するように、化学気相成長法（CVD法）で非ドー
ピング多結晶シリコン層４０を堆積する。そして、多結
晶シリコン層４０とNO誘電層３８及びシリコン基板３０
を同じ高さにするようにエッチバックを施す。この後、
シリコン基板３０の平坦な表面に全面的に第一の絶縁層
４２を形成する。
を充填するように、化学気相成長法（CVD法）で非ドー
ピング多結晶シリコン層４０を堆積する。そして、多結
晶シリコン層４０とNO誘電層３８及びシリコン基板３０
を同じ高さにするようにエッチバックを施す。この後、
シリコン基板３０の平坦な表面に全面的に第一の絶縁層
４２を形成する。
【００２５】前記の各段階により、各深トレンチ３２内
に深トレンチキャパシタが形成される。そのうち、n＋
拡散領域３６を蓄積キャパシタ、NO誘電層３８を誘電
材、多結晶シリコン層４０を容量板とする。第一の絶縁
層４０は酸化シリコンからなり、後続の段階にて深トレ
ンチキャパシタ上方に形成するコントロールゲートを隔
離するためのものである。
に深トレンチキャパシタが形成される。そのうち、n＋
拡散領域３６を蓄積キャパシタ、NO誘電層３８を誘電
材、多結晶シリコン層４０を容量板とする。第一の絶縁
層４０は酸化シリコンからなり、後続の段階にて深トレ
ンチキャパシタ上方に形成するコントロールゲートを隔
離するためのものである。
【００２６】図４はワード線の平面図、図５は図４の５
−５線に沿う断面図である。まず、第一の絶縁層４２表
面にn＋多結晶シリコン層を堆積し、そして写真蝕刻で
このn ＋多結晶シリコン層から複数のワード線４３のパ
ターンを形成する。ここで、各深トレンチ３２上方にそ
れぞれ二つの縦方向のワード線４３がある。
−５線に沿う断面図である。まず、第一の絶縁層４２表
面にn＋多結晶シリコン層を堆積し、そして写真蝕刻で
このn ＋多結晶シリコン層から複数のワード線４３のパ
ターンを形成する。ここで、各深トレンチ３２上方にそ
れぞれ二つの縦方向のワード線４３がある。
【００２７】図６は活性領域を示す平面図、図７は図６
の７−７線に沿う断面図である。先ず、酸化シリコンか
らなる第二の絶縁層４６をシリコン基板３０表面に全面
的に形成する。この後、写真蝕刻でこの第二の絶縁層４
６を部分的に除去し活性領域AAパターンを定義形成す
る。ここで、コントロールゲート４４はワード線４３
（その活性領域AAから露出する部分）から形成される。
の７−７線に沿う断面図である。先ず、酸化シリコンか
らなる第二の絶縁層４６をシリコン基板３０表面に全面
的に形成する。この後、写真蝕刻でこの第二の絶縁層４
６を部分的に除去し活性領域AAパターンを定義形成す
る。ここで、コントロールゲート４４はワード線４３
（その活性領域AAから露出する部分）から形成される。
【００２８】図８はゲート絶縁層を示す平面図、図９は
図８の９−９線に沿う断面図である。酸化シリコンから
なる第三の絶縁層４８をシリコン基板３０表面に全面的
に形成する。この後、第三の絶縁層４８のコントロール
ゲート４４上部及びその側壁に当たる部分のみを残留す
るように、写真蝕刻でこの第三の絶縁層４８を部分的に
除去する。ここで、その残留される部分はゲート絶縁層
４８とする。
図８の９−９線に沿う断面図である。酸化シリコンから
なる第三の絶縁層４８をシリコン基板３０表面に全面的
に形成する。この後、第三の絶縁層４８のコントロール
ゲート４４上部及びその側壁に当たる部分のみを残留す
るように、写真蝕刻でこの第三の絶縁層４８を部分的に
除去する。ここで、その残留される部分はゲート絶縁層
４８とする。
【００２９】図１０はソース拡散領域を示す平面図、図
１１は図１０の１１−１１線に沿う断面図である。写真
蝕刻で第一の絶縁層４２の露出されている領域から複数
の第一のコンタクトホール４９を形成し、多結晶シリコ
ン層４０を部分的に露出させる。ここで、各活性領域AA
にそれぞれ二つの第一のコンタクトホール４９があり、
且つ、該二つの第一のコンタクトホール４９はそれぞれ
二つのコントロールゲート４４の両側に位置する。この
後、イオン注入を施し、多結晶シリコン層４０の第一の
コンタクトホール４９底部より露出されている部分から
n＋ドーピング領域５０をソース領域として形成する。
１１は図１０の１１−１１線に沿う断面図である。写真
蝕刻で第一の絶縁層４２の露出されている領域から複数
の第一のコンタクトホール４９を形成し、多結晶シリコ
ン層４０を部分的に露出させる。ここで、各活性領域AA
にそれぞれ二つの第一のコンタクトホール４９があり、
且つ、該二つの第一のコンタクトホール４９はそれぞれ
二つのコントロールゲート４４の両側に位置する。この
後、イオン注入を施し、多結晶シリコン層４０の第一の
コンタクトホール４９底部より露出されている部分から
n＋ドーピング領域５０をソース領域として形成する。
【００３０】図１２は井戸状多結晶シリコン層（well p
olysilicon layer）を示す平面図、図１３Aと１３Bは図
１２の１３−１３線に沿う断面図である。先ず、図１３
Aにおいて、第一のコンタクトホール４９を充填し且つ
ソース領域５０と電気的に接続するように、井戸状多結
晶シリコン層５２をシリコン基板３０表面に全面的に形
成する。この後、写真蝕刻で、井戸状多結晶シリコン層
５２の第二の絶縁層４６を被覆する部分のみを除去す
る。これにより、井戸状多結晶シリコン層５２のパター
ンが定義形成される。次に、図１３Bにおいて、シリコ
ン基板３０表面にてパッド酸化層５５を全面的に形成
し。そして、窒化シリコン線層５６及び酸化シリコンか
らなる第四の絶縁層５８を順次に形成する。この後、平
坦化技術、例えば、化学的機械的研磨（CMP）により該
第四の絶縁層５８表面を平坦化処理する。
olysilicon layer）を示す平面図、図１３Aと１３Bは図
１２の１３−１３線に沿う断面図である。先ず、図１３
Aにおいて、第一のコンタクトホール４９を充填し且つ
ソース領域５０と電気的に接続するように、井戸状多結
晶シリコン層５２をシリコン基板３０表面に全面的に形
成する。この後、写真蝕刻で、井戸状多結晶シリコン層
５２の第二の絶縁層４６を被覆する部分のみを除去す
る。これにより、井戸状多結晶シリコン層５２のパター
ンが定義形成される。次に、図１３Bにおいて、シリコ
ン基板３０表面にてパッド酸化層５５を全面的に形成
し。そして、窒化シリコン線層５６及び酸化シリコンか
らなる第四の絶縁層５８を順次に形成する。この後、平
坦化技術、例えば、化学的機械的研磨（CMP）により該
第四の絶縁層５８表面を平坦化処理する。
【００３１】図１４はビット線を示す平面図、図１５A
と１５Bは図１４の１５−１５線に沿う断面図である。
先ず、図１５Aにおいて、第四の絶縁層５８と窒化シリ
コン線層５６及びパッド酸化層５５のそれぞれの一部
分、即ち、隣り合うコントロールゲート４４同士の間に
おける部分を写真蝕刻で除去することにより、第二のコ
ンタクトホール６１を形成して井戸状多結晶シリコン層
５２を部分的に露出させる。この後、イオン注入を施
し、井戸状多結晶シリコン層５２の第二のコンタクトホ
ール６１底部より露出されている部分からn＋ドーピン
グ領域５３をドレイン領域として形成する。隣り合う二
つのコントロールゲート４４は該ドレイン領域５３を共
用する。このようにして、ソース領域５０とドレイン領
域５３の間のチャンネル領域はコントロールゲート４４
の側壁及びその上部に形成されている「コ」状のチャン
ネル領域となる。このため、記憶素子の横方向または縦
方向における面積の増加がないまま、漏電流を低く抑え
ることができるほどの適宜のチャンネルの長さを得るこ
とができる。
と１５Bは図１４の１５−１５線に沿う断面図である。
先ず、図１５Aにおいて、第四の絶縁層５８と窒化シリ
コン線層５６及びパッド酸化層５５のそれぞれの一部
分、即ち、隣り合うコントロールゲート４４同士の間に
おける部分を写真蝕刻で除去することにより、第二のコ
ンタクトホール６１を形成して井戸状多結晶シリコン層
５２を部分的に露出させる。この後、イオン注入を施
し、井戸状多結晶シリコン層５２の第二のコンタクトホ
ール６１底部より露出されている部分からn＋ドーピン
グ領域５３をドレイン領域として形成する。隣り合う二
つのコントロールゲート４４は該ドレイン領域５３を共
用する。このようにして、ソース領域５０とドレイン領
域５３の間のチャンネル領域はコントロールゲート４４
の側壁及びその上部に形成されている「コ」状のチャン
ネル領域となる。このため、記憶素子の横方向または縦
方向における面積の増加がないまま、漏電流を低く抑え
ることができるほどの適宜のチャンネルの長さを得るこ
とができる。
【００３２】最後、図１５Bにおいて、第二のコンタク
トホール６１を充填するように、第四の絶縁層５８表面
に伝導層６０を堆積する。ここで、第二のコンタクトホ
ール６１を充填する一部の伝導層はコンタクトプラグ６
０ｂとなる。そして、各活性領域AAにおいてそれぞれ一
つの横方向のビット線６０aを形成するように、写真蝕
刻で第四の絶縁層５８表面にある電動層６０からビット
線６０aのパターンを定義形成する。
トホール６１を充填するように、第四の絶縁層５８表面
に伝導層６０を堆積する。ここで、第二のコンタクトホ
ール６１を充填する一部の伝導層はコンタクトプラグ６
０ｂとなる。そして、各活性領域AAにおいてそれぞれ一
つの横方向のビット線６０aを形成するように、写真蝕
刻で第四の絶縁層５８表面にある電動層６０からビット
線６０aのパターンを定義形成する。
【００３３】なお、本発明は、井戸状多結晶シリコン層
５２のパターンを形成する際、各活性領域AAに位置する
井戸状多結晶シリコン層５２を連結しバイアス電圧によ
り井戸状多結晶シリコン層５２の電圧を調節するように
構成しても良い。
５２のパターンを形成する際、各活性領域AAに位置する
井戸状多結晶シリコン層５２を連結しバイアス電圧によ
り井戸状多結晶シリコン層５２の電圧を調節するように
構成しても良い。
【００３４】本発明の第一の実施例では、深トレンチ３
２の横方向におけるサイズを従来のそれより大きくして
アレイ状に配列することにより、深トレンチ３２の品質
が向上し、深トレンチキャパシタの容量が増加される。
また、深トレンチキャパシタはトランジスタの下方にて
形成され、記憶素子の面積を多く取らないため、記憶素
子のサイズを一層縮小することができる。更に、チャン
ネル領域がコントロールゲート４４の側壁及びその上部
に沿って形成されるため、記憶素子の横方向または縦方
向における面積の増加がないまま、漏電流を低く抑える
ことができるほどの適宜のチャンネルの長さを得ること
ができる。
２の横方向におけるサイズを従来のそれより大きくして
アレイ状に配列することにより、深トレンチ３２の品質
が向上し、深トレンチキャパシタの容量が増加される。
また、深トレンチキャパシタはトランジスタの下方にて
形成され、記憶素子の面積を多く取らないため、記憶素
子のサイズを一層縮小することができる。更に、チャン
ネル領域がコントロールゲート４４の側壁及びその上部
に沿って形成されるため、記憶素子の横方向または縦方
向における面積の増加がないまま、漏電流を低く抑える
ことができるほどの適宜のチャンネルの長さを得ること
ができる。
【００３５】第二の実施例について
図１６A乃至図２４は本発明の第二の実施例に係る深ト
レンチキャパシタ型DRAM素子の製造プロセスを示す図で
ある。
レンチキャパシタ型DRAM素子の製造プロセスを示す図で
ある。
【００３６】本実施例のDRAM素子はオープンビット線構
造に適するものである。ここで、各記憶素子のワード線
方向における長さとビット線方向における長さは同様
で、深トレンチ３２の面積は記憶素子の面積とほぼ同じ
であるため、各記憶素子の縦型トランジスタと深トレン
チキャパシタは各深トレンチ３２のスペース内に形成さ
れる。
造に適するものである。ここで、各記憶素子のワード線
方向における長さとビット線方向における長さは同様
で、深トレンチ３２の面積は記憶素子の面積とほぼ同じ
であるため、各記憶素子の縦型トランジスタと深トレン
チキャパシタは各深トレンチ３２のスペース内に形成さ
れる。
【００３７】先ず、図１６A及び図１６Bにおいて、第一
の実施例に係る深トレンチキャパシタの製造方法によ
り、シリコン基板３０は複数のアレイ状に配列する深ト
レンチ３２が形成され、シリコン基板３０内の各深トレ
ンチ３２の周囲にn＋拡散領域３６が形成され、深トレ
ンチ３２の内壁に沿ってNO誘電層３８が形成され、非ド
ーピング多結晶シリコン層４０が各深トレンチ３２を充
填するように形成され、シリコン基板３０表面を全面的
に被覆する第一の絶縁層４２が形成される。
の実施例に係る深トレンチキャパシタの製造方法によ
り、シリコン基板３０は複数のアレイ状に配列する深ト
レンチ３２が形成され、シリコン基板３０内の各深トレ
ンチ３２の周囲にn＋拡散領域３６が形成され、深トレ
ンチ３２の内壁に沿ってNO誘電層３８が形成され、非ド
ーピング多結晶シリコン層４０が各深トレンチ３２を充
填するように形成され、シリコン基板３０表面を全面的
に被覆する第一の絶縁層４２が形成される。
【００３８】次に、図１７A及び図１７Bにおいて、第一
の絶縁層４２表面にn＋多結晶シリコン層を形成した
後、写真蝕刻でこのn＋結晶シリコン層から複数のワー
ド線４３のパターンを定義形成する。ここで、各深トレ
ンチ３２上方にそれぞれ一つの縦方向のワード４３があ
る。
の絶縁層４２表面にn＋多結晶シリコン層を形成した
後、写真蝕刻でこのn＋結晶シリコン層から複数のワー
ド線４３のパターンを定義形成する。ここで、各深トレ
ンチ３２上方にそれぞれ一つの縦方向のワード４３があ
る。
【００３９】次に、図１８A及び図１８Bにおいて、第二
の絶縁層４６をシリコン基板３０表面に全面的に形成す
る。この後、写真蝕刻でこの第二の絶縁層４６を部分的
に除去し活性領域パターンを定義形成する。ここで、コ
ントロールゲート４４は該活性領域のワード線４３から
形成される。
の絶縁層４６をシリコン基板３０表面に全面的に形成す
る。この後、写真蝕刻でこの第二の絶縁層４６を部分的
に除去し活性領域パターンを定義形成する。ここで、コ
ントロールゲート４４は該活性領域のワード線４３から
形成される。
【００４０】次に、図１９A及び図１９Bにおいて、シリ
コン基板３０表面に第三の絶縁層４８を全面的に堆積す
る。この後、第三の絶縁層４８のコントロールゲート４
４上部及びその側壁に当たる部分のみを残留するよう
に、写真蝕刻でこの第三の絶縁層４８を部分的に除去す
る。ここで、その残留される部分はゲート絶縁層４８と
する。
コン基板３０表面に第三の絶縁層４８を全面的に堆積す
る。この後、第三の絶縁層４８のコントロールゲート４
４上部及びその側壁に当たる部分のみを残留するよう
に、写真蝕刻でこの第三の絶縁層４８を部分的に除去す
る。ここで、その残留される部分はゲート絶縁層４８と
する。
【００４１】次に、図２０A及び図２０Bにおいて、写真
蝕刻で第一の絶縁層４２の露出されている領域から複数
の第一のコンタクトホール４９を形成し、多結晶シリコ
ン層４０表面を部分的に露出させる。ここで、各深トレ
ンチ３２上方にそれぞれ一つの第一のコンタクトホール
４９があり、且つ、これらの第一のコンタクトホール４
９はそれぞれ対応するコントロールゲート４４の一方の
側に位置する。この後、イオン注入を施し、多結晶シリ
コン層４０の第一のコンタクトホール４９底部より露出
されている部分からn＋ドーピング領域５０をソース領
域として形成する。
蝕刻で第一の絶縁層４２の露出されている領域から複数
の第一のコンタクトホール４９を形成し、多結晶シリコ
ン層４０表面を部分的に露出させる。ここで、各深トレ
ンチ３２上方にそれぞれ一つの第一のコンタクトホール
４９があり、且つ、これらの第一のコンタクトホール４
９はそれぞれ対応するコントロールゲート４４の一方の
側に位置する。この後、イオン注入を施し、多結晶シリ
コン層４０の第一のコンタクトホール４９底部より露出
されている部分からn＋ドーピング領域５０をソース領
域として形成する。
【００４２】次に、図２１A及び図２１Bにおいて、第一
のコンタクトホール４９を充填し且つソース領域５０と
電気的に接続するように、井戸状多結晶シリコン層５２
をシリコン基板３０表面に全面的に形成する。この後、
写真蝕刻で井戸状多結晶シリコン層５２の第二の絶縁層
４６を被覆する部分のみを除去する。これにより、井戸
状多結晶シリコン層５２のパターンが定義形成される。
のコンタクトホール４９を充填し且つソース領域５０と
電気的に接続するように、井戸状多結晶シリコン層５２
をシリコン基板３０表面に全面的に形成する。この後、
写真蝕刻で井戸状多結晶シリコン層５２の第二の絶縁層
４６を被覆する部分のみを除去する。これにより、井戸
状多結晶シリコン層５２のパターンが定義形成される。
【００４３】次に、第一の実施例による方法に基づいて
ビット線を形成する（図２２A乃至図２４参照）。
ビット線を形成する（図２２A乃至図２４参照）。
【００４４】先ず、図２２A及び２２Bにおいて、シリコ
ン基板３０表面にてパッド酸化層５５と窒化シリコン線
層５６及び第四の絶縁層５８を順次に形成する。この
後、第四の絶縁層５８表面を平坦化処理する。
ン基板３０表面にてパッド酸化層５５と窒化シリコン線
層５６及び第四の絶縁層５８を順次に形成する。この
後、第四の絶縁層５８表面を平坦化処理する。
【００４５】そして、図２３において、第四の絶縁層と
窒化シリコン線層５６及びパッド酸化層５５のそれぞれ
の一部分、即ち、隣り合うコントロールゲート４４同士
の間における部分を写真蝕刻で除去することにより、第
二のコンタクトホール６１を形成して井戸状多結晶シリ
コン層５２を部分的に露出させる。この後、イオン注入
を施し、井戸状多結晶シリコン層５２の第二のコンタク
トホール６１底部より露出されている部分からn＋ドー
ピング領域５３をドレイン領域として形成する。これに
より、ソース領域５０とドレイン領域５３の間のチャン
ネル領域はコントロールゲート４４の側壁及びその上部
に沿って形成されている「コ」状のチャンネル領域とな
る。このため、記憶素子の横方向または縦方向における
面積の増加がないまま、漏電流を低く抑えることができ
るほどの適宜のチャンネルの長さを得ることができる。
窒化シリコン線層５６及びパッド酸化層５５のそれぞれ
の一部分、即ち、隣り合うコントロールゲート４４同士
の間における部分を写真蝕刻で除去することにより、第
二のコンタクトホール６１を形成して井戸状多結晶シリ
コン層５２を部分的に露出させる。この後、イオン注入
を施し、井戸状多結晶シリコン層５２の第二のコンタク
トホール６１底部より露出されている部分からn＋ドー
ピング領域５３をドレイン領域として形成する。これに
より、ソース領域５０とドレイン領域５３の間のチャン
ネル領域はコントロールゲート４４の側壁及びその上部
に沿って形成されている「コ」状のチャンネル領域とな
る。このため、記憶素子の横方向または縦方向における
面積の増加がないまま、漏電流を低く抑えることができ
るほどの適宜のチャンネルの長さを得ることができる。
【００４６】最後、図２４において、第二のコンタクト
ホール６１を充填するように、第四の絶縁層５８表面に
伝導層６０を堆積する。ここで、第二のコンタクトホー
ル６１を充填する一部の伝導層はコンタクトプラグ６０
ｂとなる。そして、各DRAM記憶素子においてそれぞれ一
つの横方向のビット線６０aが形成されるように、写真
蝕刻でこの第四の絶縁層５８表面にある電動層６０から
ビット線６０aのパターンを形成する。
ホール６１を充填するように、第四の絶縁層５８表面に
伝導層６０を堆積する。ここで、第二のコンタクトホー
ル６１を充填する一部の伝導層はコンタクトプラグ６０
ｂとなる。そして、各DRAM記憶素子においてそれぞれ一
つの横方向のビット線６０aが形成されるように、写真
蝕刻でこの第四の絶縁層５８表面にある電動層６０から
ビット線６０aのパターンを形成する。
【００４７】本発明は前記実施例の如く提示されている
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。
【００４８】
【発明の効果】前記の通り、深トレンチの横方向におけ
るサイズを従来のそれより大きくしてアレイ状に配列す
ることにより、深トレンチの品質が向上し、深トレンチ
キャパシタの容量が増加される。
るサイズを従来のそれより大きくしてアレイ状に配列す
ることにより、深トレンチの品質が向上し、深トレンチ
キャパシタの容量が増加される。
【００４９】また、深トレンチキャパシタはトランジス
タの下方にて形成され、記憶素子の面積を多く取らない
ため、記憶素子のサイズを一層縮小することができる。
タの下方にて形成され、記憶素子の面積を多く取らない
ため、記憶素子のサイズを一層縮小することができる。
【００５０】更に、チャンネル領域がコントロールゲー
トの側壁及びその上部に沿って形成されるため、記憶素
子の横方向または縦方向における面積の増加がないま
ま、漏電流を低く抑えることができるほどの適宜のチャ
ンネルの長さを得ることができる。
トの側壁及びその上部に沿って形成されるため、記憶素
子の横方向または縦方向における面積の増加がないま
ま、漏電流を低く抑えることができるほどの適宜のチャ
ンネルの長さを得ることができる。
【図１】従来の深トレンチキャパシタ型DRAM素子を示す
断面図である。
断面図である。
【図２A】本発明の第一の実施例の深トレンチキャパシ
タ型DRAM素子の構造を示す平面図である。
タ型DRAM素子の構造を示す平面図である。
【図２B】図２Aの局部の詳細を示す図である。
【図３A】図２Bの３―３線に沿う断面図であって、本発
明の第一の実施例の深トレンチキャパシタ型DRAM素子の
製造方法による一部の段階を示す断面図である。
明の第一の実施例の深トレンチキャパシタ型DRAM素子の
製造方法による一部の段階を示す断面図である。
【図３B】図３Aに示す段階に続く段階を示す断面図であ
る。
る。
【図３C】図３Bに示す段階に続く段階を示す断面図であ
る。
る。
【図４】図３Cに示す段階に続く段階を示す平面図であ
る。
る。
【図５】図４の５―５線に沿う断面図である。
【図６】図５に示す段階に続く段階を示す平面図であ
る。
る。
【図７】図６の７―７線に沿う断面図である。
【図８】図７に示す段階に続く段階を示す平面図であ
る。
る。
【図９】図８の９―９線に沿う断面図である。
【図１０】図９に示す段階に続く段階を示す平面図であ
る。
る。
【図１１】図１０の１１―１１線に沿う断面図であり。
【図１２】図１１に示す段階に続く段階を示す平面図で
ある。
ある。
【図１３A】図１２の１３―１３線に沿う断面図であ
る。
る。
【図１３B】図１３Aに示す段階に続く段階を示す断面図
である。
である。
【図１４】図１３Bに示す段階に続く段階を示す平面図
である。
である。
【図１５A】図１４の１５―１５線に沿う断面図であ
る。
る。
【図１５B】図１５Aに示す段階に続く段階を示断面図で
ある。
ある。
【図１６A】図１５Bに示す段階に続く段階を示す平面図
である。
である。
【図１６B】図１６AのX―X線に沿う断面図である。
【図１７A】図１６Bに示す段階に続く段階を示す平面図
である。
である。
【図１７B】図１７AのX―X線に沿う断面図である。
【図１８A】図１７Bに示す段階に続く段階を示す平面図
である。
である。
【図１８B】図１８AのX―X線に沿う断面図である。
【図１９A】図１８Bに示す段階に続く段階を示す平面図
である。
である。
【図１９B】図１９AのX―X線に沿う断面図である。
【図２０A】図１９Bに示す段階に続く段階を示す平面図
である。
である。
【図２０B】図２０AのX―X線に沿う断面図である。
【図２１A】図２０Bに示す段階に続く段階を示す平面図
である。
である。
【図２１B】図２１AのX―X線に沿う断面図である。
【図２２A】図２１Bに示す段階に続く段階を示す平面図
である。
である。
【図２２B】図２２AのX―X線に沿う断面図である。
【図２３】図２２Bに示す段階に続く段階を示す断面図
である。
である。
【図２４】図２３に示す段階に続く段階を示す断面図で
ある。
ある。
１０、３０ シリコン基板
１１、３２ 深トレンチ
１２、３４ 柱形領域
１３、２０、３６ ｎ＋拡散領域
１４ ｐ＋電界隔離領域
１５ ＯＮＯ薄膜
１６、１９ ｎ＋多結晶シリコン層
１７ 遮蔽酸化層
１８ ゲート酸化層
２２ ビット線金属層
３８ ＮＯ誘電層
４０ 多結晶シリコン層
４２ 第一の絶縁層
４３ ワード線
４４ コントロールゲート
４６ 第二の絶縁層
４８ 第三の絶縁層
４９ 第一のコンタクトホール
５０、５３ ｎ＋ドーピング領域
５２ 井戸型多結晶シリコン層
５５ パッド酸化層
５６ 窒化シリコン線層
５８ 第四の絶縁層
６０ 伝導層
６１ 第二のコンタクトホール
６０ａ ビット線
６０ｂ コンタクトプラグ
ＡＡ 活性領域
ＤＴ 従来の深トレンチ
フロントページの続き
(72)発明者 呉 兆 爵
台湾新竹縣新埔鎮文山里17鄰梨頭山439號
８樓之１
Ｆターム(参考） 5F083 AD02 AD03 AD17 AD60 JA04
JA56 KA01 LA13 LA16 MA06
MA20 PR40
Claims (14)
- 【請求項１】 基板と深トレンチキャパシタと隔絶層と
コントロールゲートとゲート絶縁層と井戸型シリコン層
とからなる半導体素子の記憶素子であって、 前記基板がアレイ状に配列する複数の深トレンチを有す
るし、 前記深トレンチキャパシタは深トレンチ毎に一つずつ形
成され、且つ、各深トレンチキャパシタがそれぞれ該当
深トレンチ周囲における基板に形成される蓄積電極と該
当深トレンチの内壁に形成されるキャパシタ誘電材と該
当深トレンチを充填する容量板とを有するし、 前記隔絶層が前記深トレンチキャパシタを被覆し、ま
た、該絶縁層が前記容量板上部の所定の領域を露出させ
る第一のコンタクトホールを有し、該当容量板の露出す
る領域から第一のドーピング領域が形成されるし、 前記コントロールゲートが前記深トレンチキャパシタ上
方に定義形成され且つ前記隔絶層により前記深トレンチ
キャパシタから隔絶され、前記第一のドーピング領域が
該コントロールゲートの一方の側に位置するし、 前記ゲート絶縁層は前記コントロールゲートの側壁及び
上部を被覆するし、 前記井戸型シリコン層は前記隔絶層と前記ゲート絶縁層
及び前記容量板の露出する表面を被覆すると共に前記第
一のコンタクトホールを充填し、また、前記井戸型シリ
コン層は前記隔絶層表面に形成され且つ前記コントロー
ルゲートの他方の側に位置する第二のドーピング領域を
有する記憶素子。 - 【請求項２】 前記記憶素子は折り畳みビット線構造で
あることを特徴とする請求項１に記載の記憶素子。 - 【請求項３】 前記第二のドーピング領域は隣り合うコ
ントロールゲートの共用ドレイン領域として隣り合う深
トレンチキャパシタの上方に形成されることを特徴とす
る請求項２に記載の記憶素子。 - 【請求項４】 基板と深トレンチキャパシタと隔絶層と
コントロールゲートとゲート絶縁層と井戸型シリコン層
とからなる半導体素子の記憶素子であって、 前記基板がアレイ状に配列する複数の深トレンチを有す
るし、 前記深トレンチキャパシタは深トレンチ毎に一つずつ形
成され、、且つ、各深トレンチキャパシタがそれぞれ該
当深トレンチ周囲における基板に形成される蓄積電極と
該当深トレンチの内壁に形成されるキャパシタ誘電材と
該当深トレンチを充填する容量板とを有するし、 前記隔絶層が前記深トレンチキャパシタを被覆し、ま
た、該絶縁層が前記容量板上部の所定の領域を露出させ
る第一のコンタクトホールを有し、該当容量板の露出す
る領域から第一のドーピング領域が形成されるし、 前記コントロールゲートは前記深トレンチキャパシタ上
方に定義形成され且つ前記隔絶層により前記深トレンチ
キャパシタから隔絶されるし、 前記ゲート絶縁層は前記コントロールゲートの側壁及び
上部を被覆するし、 前記井戸型シリコン層は、前記隔絶層と前記ゲート絶縁
層の露出する表面を被覆すると共に、該井戸型シリコン
層の一方の側が前記第一のコンタクトホールを充填し他
方の側が第二のドーピング領域を形成する記憶素子。 - 【請求項５】 前記記憶素子はオープンビット線構造で
あることを特徴とする請求項４に記載の記憶素子。 - 【請求項６】 前記深トレンチの面積は前記記憶素子の
それに等しいことを特徴とする請求項５に記載の記憶素
子。 - 【請求項７】 前記第一のドーピング領域及び第二のド
ーピング領域は前記コントロール領域のソース及びドレ
インとすることを特徴とする請求項４に記載の記憶素
子。 - 【請求項８】 前記第一のドーピング領域と前記第二の
ドーピング領域との間で前記コントロールゲートの側壁
及び上部に沿ってチャンネル領域が形成されることを特
徴とする請求項１または４に記載の記憶素子。 - 【請求項９】 前記チャンネル領域は略「コ」状である
ことを特徴とする請求項８に記載の記憶素子。 - 【請求項１０】 前記記憶素子はDRAM素子であることを
特徴とする請求項１または４に記載の記憶素子。 - 【請求項１１】 半導体記憶素子である記憶素子の製造
方法において、 アレイ状に配列する複数の深トレンチを有する基板を提
供する段階と、 前記深トレンチ毎に深トレンチキャパシタを一つずつ形
成する段階であって、該当深トレンチ周囲における基板
に形成される蓄積電極と該当深トレンチの内壁に形成さ
れるキャパシタ誘電材と該当深トレンチを充填する容量
板とを有する深トレンチキャパシタを複数形成する段階
と、 前記深トレンチキャパシタ表面に、前記容量板上部の所
定の領域を露出させる第一のコンタクトホールを有する
隔絶層を形成する段階と、 前記容量板の露出する領域から第一のドーピング領域を
形成する段階と、 前記隔絶層表面から、前記深トレンチキャパシタ上方に
形成され且つ前記第一のドーピング領域がその一方の側
に位置するコントロールゲートを、定義形成する段階
と、 前記コントロールゲートの側壁及び上部を被覆するよう
にゲート絶縁層を形成する段階と、 前記隔絶層と前記ゲート絶縁層を被覆すると共に前記第
一のコンタクトホールを充填するように、井戸型シリコ
ン層を形成する段階と、 前記井戸型シリコン層表面に、前記コントロールゲート
の他の側における井戸型シリコン層表面を露出させる第
二のコンタクトホールを有する誘電層を、形成する段階
と、 前記井戸型シリコン層の露出する表面に第二のドーピン
グ領域を形成する段階とからなる記憶素子の製造方法。 - 【請求項１２】 更に、前記第二のコンタクトホールを
充填するように前記誘電層表面に伝導層を形成する段階
と、前記誘電層表面の伝導層からビット線パターンを定
義形成する段階とを有することを特徴とする請求項１１
に記載の記憶素子の製造方法。 - 【請求項１３】 半導体記憶素子である記憶素子の製造
方法において、 アレイ状に配列する複数の深トレンチを有する基板を提
供する段階と、 前記深トレンチ毎に深トレンチキャパシタを一つずつ形
成する段階であって、該当深トレンチ周囲における基板
に形成される蓄積電極と該当深トレンチの内壁に形成さ
れるキャパシタ誘電材と該当深トレンチを充填する容量
板とを有する深トレンチキャパシタを複数形成する段階
と、 前記深トレンチキャパシタ表面に、前記容量板上部の所
定の領域を露出させる第一のコンタクトホールを有する
隔絶層を形成する段階と、 前記容量板の露出される領域から第一のドーピング領域
を形成する段階と、 前記隔絶層表面から、前記深トレンチキャパシタ上方に
形成され且つ前記第一のドーピング領域と第二のドーピ
ング領域がそれぞれその両側に位置するコントロールゲ
ートを、定義形成する段階と、 前記コントロールゲートの側壁及び上部を被覆するよう
にゲート絶縁層を形成する段階と、 前記隔絶層と前記ゲート絶縁層を被覆すると共に前記第
一のコンタクトホールを充填するように、該井戸型シリ
コン層を形成する段階とからなる記憶素子の製造方法。 - 【請求項１４】 更に、前記井戸型シリコン層表面に誘
電層を形成する段階と、前記誘電層表面に伝導層を形成
する段階と、前記伝導層からビット線パターンを定義形
成する段階とを有することを特徴とする請求項１３に記
載の記憶素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001307792A JP3795366B2 (ja) | 2001-10-03 | 2001-10-03 | 記憶素子及びその製造方法 |
| DE10150503A DE10150503B4 (de) | 2001-10-03 | 2001-10-12 | Halbleiterspeicherzelle mit Tiefgrabenkondensator und Verfahren zur Ausbildung einer Halbleiterspeicherzelle |
| US09/983,681 US6479852B1 (en) | 2001-10-03 | 2001-10-25 | Memory cell having a deep trench capacitor and a vertical channel |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001307792A JP3795366B2 (ja) | 2001-10-03 | 2001-10-03 | 記憶素子及びその製造方法 |
| DE10150503A DE10150503B4 (de) | 2001-10-03 | 2001-10-12 | Halbleiterspeicherzelle mit Tiefgrabenkondensator und Verfahren zur Ausbildung einer Halbleiterspeicherzelle |
| US09/983,681 US6479852B1 (en) | 2001-10-03 | 2001-10-25 | Memory cell having a deep trench capacitor and a vertical channel |
Publications (2)
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|---|---|
| JP2003124344A true JP2003124344A (ja) | 2003-04-25 |
| JP3795366B2 JP3795366B2 (ja) | 2006-07-12 |
Family
ID=27617033
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001307792A Expired - Fee Related JP3795366B2 (ja) | 2001-10-03 | 2001-10-03 | 記憶素子及びその製造方法 |
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|---|---|
| US (1) | US6479852B1 (ja) |
| JP (1) | JP3795366B2 (ja) |
| DE (1) | DE10150503B4 (ja) |
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| US11935828B2 (en) | 2018-01-09 | 2024-03-19 | Stmicroelectronics (Rousset) Sas | Integrated filler capacitor cell device and corresponding manufacturing method |
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| CN117750285B (zh) * | 2024-02-07 | 2024-05-07 | 山东博华电子科技发展有限公司 | 微型压电换能器的制备方法及微型压电换能器 |
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|---|---|---|---|---|
| JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
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