CN115101523A - 半导体结构及半导体结构的制备方法 - Google Patents

Abstract

本公开实施例涉及一种半导体结构及半导体结构的制备方法，半导体结构包括：基底；位于基底上的半导体柱，半导体柱具有沟道区以及位于沟道区相对两侧的掺杂区；字线，字线包覆沟道区的部分半导体柱侧面，并露出沟道区的剩余部分半导体柱侧面；导电层，导电层与露出的沟道区的半导体柱的至少部分侧面电连接，且导电层用于与地端电连接。本公开实施例有利于抑制半导体结构的浮体效应。

Description

半导体结构及半导体结构的制备方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及半导体结构的制备方法。

背景技术

在场效应晶体管中，通常容易发生浮体效应，浮体效应是指，由于空穴在沟道中累积，导致沟道中产生了电压，从而使得漏端电流增大。浮体效应会导致器件的输出特性曲线有翘曲现象，即产生Kink效应，Kink效应对器件和电路性能以及可靠性产生诸多不利的影响。

随着半导体器件的集成度提高，存储器例如动态随机存储器(DRAM)的尺寸越来越小，因此，3D DRAM的结构越来越受到重视。在3D DRAM结构中，半导体柱通常形成水平堆叠，字线或者位线通常成阶梯状排列，以节约空间，提高集成度。

然而，目前的半导体结构中，较容易发生浮体效应。

发明内容

本公开实施例提供一种半导体结构及半导体结构的制备方法，至少有利于抑制半导体结构的浮体效应。

本公开实施例提供一种半导体结构，包括：基底；位于基底上的半导体柱，半导体柱具有沟道区以及位于沟道区相对两侧的掺杂区；字线，字线包覆沟道区的部分半导体柱侧面，并露出沟道区的剩余部分半导体柱侧面；导电层，导电层与露出的沟道区的半导体柱的至少部分侧面电连接，且导电层用于与地端电连接。

在一些实施例中，在垂直于掺杂区指向沟道区的方向上，半导体柱的截面形状为矩形，字线露出半导体柱的其中一个侧面。

在一些实施例中，半导体柱平行于基底表面，字线平行于基底表面，且导电层与字线相对设置，还包括：导电柱，导电柱垂直于基底表面，导电柱与导电层电连接，且导电柱用于接地。

在一些实施例中，导电层的材料与导电柱的材料相同。

在一些实施例中，导电层的材料包括：多晶硅或者掺杂硅、掺杂锗、氮化钛、氮化钽、钨、钛、钽、铜、铝、银、金、硅化钨、硅化钴、硅化钛中的至少一者。

在一些实施例中，基底表面设置有多个沿远离基底方向堆叠的半导体柱以及多条字线，其中，所述包覆半导体柱中的沟道区的部分半导体柱侧面，且半导体柱中，露出的沟道区的半导体柱的至少部分侧面与导电层电连接。

在一些实施例中，半导体结构还包括导电柱，导电柱与多个导电层电连接，且导电柱用于与地端电连接。

在一些实施例中，还包括：位线，位线与一掺杂区的半导体柱端部电连接。

相应地，本公开实施例还提供一种半导体结构的制备方法，包括：提供基底；在基底上形成半导体柱，半导体柱具有沟道区以及位于沟道区相对两侧的掺杂区；形成字线，字线包覆沟道区的部分半导体柱侧面，并露出沟道区的剩余部分半导体柱侧面；形成导电层，导电层与露出的沟道区的半导体柱的至少部分侧面电连接，且导电层用于与地端电连接。

在一些实施例中，形成导电层以及字线的方法包括：在基底上形成至少两个沿远离基底方向堆叠的初始半导体柱；形成第一牺牲层，第一牺牲层位于相邻的初始半导体柱之间，且第一牺牲层至少覆盖沟道区的初始半导体柱表面；对第一牺牲层对应的初始半导体柱顶面进行刻蚀，形成半导体柱，并露出半导体柱的顶面；在沟道区的半导体柱顶面形成字线；去除第一牺牲层，露出部分半导体柱底面；在沟道区的半导体柱底面形成导电层，且位于一半导体柱底面的导电层与位于相邻的半导体柱顶面的字线在垂直于所述基底的方向上相邻。

在一些实施例中，基底为硅基底，形成第一牺牲层的方法包括：形成初始牺牲层，初始牺牲层位于相邻的初始半导体柱之间，初始牺牲层的材料包括第一锗化硅；去除部分初始牺牲层，形成第一凹槽，第一凹槽露出初始半导体柱的部分底面；在第一凹槽中形成第一牺牲层，第一牺牲层的材料与初始牺牲层的材料不同。

在一些实施例中，对第一牺牲层对应的初始半导体柱顶面进行刻蚀的方法包括：形成与初始牺牲层堆叠设置的第二牺牲层，第二牺牲层的材料为第二锗化硅，第二锗化硅中的锗含量低于第一锗化硅中的锗含量，且第二牺牲层与初始半导体柱顶面相接触去除部分初始牺牲层，以形成第一牺牲层；去除部分第二牺牲层，露出初始半导体柱的顶面；对初始半导体柱顶面进行刻蚀，形成半导体柱。

在一些实施例中，还包括：形成第一介质层，第一介质层位于在垂直于所述基底方向上相邻的字线与所述导电层之间。

在一些实施例中，第一介质层的材料包括：低k介质材料。

在一些实施例中，基底表面设置有多个阵列排布的半导体柱，且多个半导体柱同层设置，字线包覆沿第一方向排列的一行半导体柱中的每一沟道区的部分半导体柱侧面，形成字线的方法包括：形成隔离结构，隔离结构位于沿第一方向相邻的半导体柱之间，并覆盖沟道区半导体柱侧面；对相邻的半导体柱之间的隔离结构顶面进行刻蚀，直至隔离结构具有预设厚度；在沟道区的半导体柱顶面以及部分侧面形成字线。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的半导体结构的技术方案中，半导体柱具有沟道区以及位于沟道区相对两侧的第一掺杂区以及第二掺杂区；字线包覆沟道区的部分半导体柱侧面，并露出沟道区的剩余部分半导体柱侧面，如此，使得露出的半导体柱侧面可以用于接地；导电层与露出的沟道区的半导体柱侧面电连接，且导电层用于与地端电连接，使得沟道区中堆积的电荷可以通过导电层泄放至地端，从而防止浮体效应的产生。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的一种半导体结构的结构示意图；

图2为本公开一实施例提供的一种半导体结构的俯视结构示意图；

图3为本公开一实施例提供的一种半导体结构的剖视结构示意图；

图4至图32本公开另一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前的半导体结构中，存在可能发生浮体效应的问题。

分析发现，导致半导体结构产生浮体效应的原因之一在于，对于场效应晶体管而言，在足够高的漏端电压下，沟道的电子在漏端高场区获得足够能量，通过碰撞电离产生电子-空穴对，空穴向电势交底的沟道区处移动，由于栅源结较高的势垒，空穴会堆积在沟道区，从而抬高了沟道区的电势，使栅源结正偏。浮体上的正电位使阈值电压降低，漏端电流增大，从而产生了浮体效应。

本公开实施例提供一种半导体结构，通过设置字线包覆沟道区的部分半导体柱侧面，并露出沟道区的剩余部分半导体柱侧面，使得位于沟道区的半导体柱侧面的字线可以用于控制沟道的导通，露出的沟道区的半导体柱侧面可以用于接地；导电层与露出的沟道区的半导体柱侧面电连接，且导电层用于与地端电连接，使得沟道区中堆积的电荷可以通过导电层泄放至地端，从而防止浮体效应的产生。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1为本公开一实施例提供的一种半导体结构的结构示意图，图2为本公开一实施例提供的一种半导体结构的俯视结构示意图；图3为本公开一实施例提供的一种半导体结构的剖视结构示意图。

参考图1至图3，半导体结构包括：基底；位于基底上的半导体柱10，半导体柱10具有沟道区11以及位于沟道区11相对两侧的掺杂区12；字线101，字线101包覆沟道区11的部分半导体柱10侧面，并露出沟道区11的剩余部分半导体柱10侧面；导电层102，导电层102与露出的沟道区11的半导体柱10的至少部分侧面电连接，且导电层102用于与地端电连接。

设置导电层102与露出的沟道区11的半导体柱10侧面电连接，使得沟道区11中的电荷可以传输至导电层102中，再经由导电层102泄放至地端，从而可以防止发生由于过多的电荷在沟道区11中累积而产生浮体效应的问题。

基底的材料为半导体材料。在一些实施例中，基底的材料为硅。在另一些实施例中，基底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。

半导体柱10的材料可以与基底的材料相同。在一些实施例中，半导体柱10的材料可以为硅。

沟道区11以及位于沟道区11两侧的掺杂区12可以用于构成一个晶体管，其中，位于沟道区11两侧的掺杂区12可以作为晶体管的源极或者漏极中的一者。字线101可以作为半导体结构的栅极，用于基于控制信号导通沟道区11，实现源极与漏极之间的载流子传输。在一些实施例中，沟道区11的掺杂离子类型可以与掺杂区12的掺杂离子类型不同，从而形成有结晶体管，例如，例如沟道区11中的掺杂离子类型可以为P型，掺杂区12中的掺杂离子类型可以为N型，构成NMOS晶体管。当半导体结构形成NMOS晶体管时，电子在沟道中移动，沟道中的电子在漏端高场区中获得足够的能量而产生电子-空穴对，使得空穴向电势较低的沟道区11处移动。即空穴由漏极向源极移动，由于栅源结具有较高的势垒，使得空穴在沟道区11堆积。因此，设置导电层102与露出的沟道区11的半导体柱10侧面电连接，当空穴由漏极向源极移动至沟道区11中时，会通过导电层102泄放至地端，从而避免产生浮体效应。

在另一些实施例中，沟道区11的掺杂离子类型也可以与掺杂区12的掺杂离子类型相同，形成无结晶体管。

在一些实施例中，在垂直于掺杂区12指向沟道区11的方向上，半导体柱10的截面形状为矩形，字线101露出半导体柱10的其中一个侧面。也就是说，字线101环绕半导体柱10的三个侧面设置，如此，使得字线101与沟道区11的半导体柱10之间的接触面积较大，从而可以增加形成的沟道的面积以及长度，增强字线101对沟道的控制能力，同时还有利于减小漏电流。设置字线101露出半导体柱10的一个侧面，用于与导电层102形成电连接。被字线101露出的侧面与字线101正对设置，导电层102与露出的侧面电连接，使得导电层102与字线101之间的距离较大，从而可以防止在实际制备导电层102的工艺中，由于与字线101之间的距离过近而导致形成的导电层102与字线101形成电连接的问题。具体地，在一些实施例中，字线101可以完全覆盖半导体柱10的三个侧面，以增加字线101与半导体柱10之间的接触面积。在另一些实施例中，字线101也可以覆盖与露出的半导体柱10侧面相对的半导体柱10侧面，并覆盖部分剩余的两个半导体柱10侧面，使得字线101到露出的半导体柱10侧面之间的距离较大。从而当导电层102与露出的半导体柱10侧面形成电连接时，导电层102与字线101之间的距离更大，进一步防止发生导电层102与字线101接触的问题。

在一些实施例中，半导体柱10平行于基底表面，字线101平行于基底表面，且导电层102与字线101相对设置，还包括：导电柱103，导电柱103垂直于基底表面，导电柱103与导电层102电连接，且导电柱103用于接地。设置半导体柱10平行于基底表面设置，且字线101平行于基底表面，使得在垂直于基底的方向上，半导体柱10以及字线101所占用的尺寸较小，从而有利于形成半导体柱10的堆叠结构，提高形成的半导体结构的集成度。设置导电层102与字线101相对设置，可以防止导电层102与字线101由于距离过近而电接触的问题。由于字线101平行于基底表面，使得导电层102也平行于基底表面，而半导体结构的整体尺寸较小，当导电层102平行于基底表面设置时，可能会导致导电层102无法引出接地的问题。基于此，设置导电柱103，导电柱103垂直于基底表面，即垂直于导电层102设置，不仅使得导电柱103易于与地端形成电连接，且导电层102中传输的电荷可以通过导电柱103泄放至地端，并且还有利于降低制备半导体结构的工艺难度。

在一些实施例中，导电层102的材料与导电柱103的材料相同。设置导电层102的材料与导电柱103的材料相同，使得导电层102与导电柱103对电荷的传输能力接近或者相同，从而使得当电荷由导电层102传输至导电柱103时，可以保持较快的传输速率，使得沟道区11中堆积的电荷可以较快速地泄放至地端，避免产生浮体效应，保持半导体结构正常的性能。

在一些实施例中，导电层102的材料包括：多晶硅或者掺杂硅、掺杂锗、氮化钛、氮化钽、钨、钛、钽、铜、铝、银、金、硅化钨、硅化钴、硅化钛中的至少一者。在一些实施例中，基底为硅基底，且半导体柱10的材料与基底相同，即半导体柱10的材料为硅，如此，使得导电层102中具有与半导体柱10相同的元素，即导电层102的材料特性与半导体柱10的材料特性接近。因此，当堆积于沟道区11的半导体柱10中的电荷传输至导电层102中时，由于导电层102的材料特性与半导体柱10的材料特性相近，使得电荷传输的阻力较小，有利于实现电荷的快速泄放。

在一些实施例中，基底表面设置有多个沿远离基底方向堆叠的半导体柱10以及多条字线101，其中，所述包覆半导体柱10中的沟道区11的部分半导体柱10侧面，且半导体柱10中，露出的沟道区11的半导体柱10的至少部分侧面与导电层102电连接。每一半导体柱10用于形成一个晶体管，设置多个半导体柱10堆叠于基底表面，从而可以形成多个晶体管，且堆叠设置的半导体柱10占用尺寸较小，有利于提高形成的半导体结构的集成度。当半导体柱10的数量为多个时，每一半导体柱10的沟道区11均需要与字线101电连接，从而使得字线101可以控制沟道区11的导通。为了减小字线101占用的面积，设置字线101平行于基底表面，从而可以减小字线101在垂直于基底表面方向上的尺寸，进而减小半导体结构的整体尺寸。基于此，设置堆叠的半导体柱10中，每一半导体柱10与一字线101对应，即每一字线101与每一半导体柱10中的沟道区11电连接，从而可以在保持半导体结构的尺寸较小的同时，实现对每一半导体柱10的沟道区11的控制。由于导电层102与字线101相对设置，当字线101平行于基底表面时，导电层102与基底平行，从而防止导电层102与字线101电接触。基于此，设置堆叠的半导体柱10中，每一露出的沟道区11的半导体柱10侧面分别与一导电层102电连接，从而使得堆叠设置的半导体柱10之间不会形成电接触而产生电干扰，且每一沟道区11中堆积的电荷均可以通过导电层102泄放至地端。

在一些实施例中，半导体结构还包括导电柱103，导电柱103与多个导电层102电连接，且导电柱103用于与地端电连接。当基底表面设置有多个堆叠的半导体柱10时，每一半导体柱10均对应一个导电层102，且导电层102平行于基底表面设置，即相当于导电层102堆叠设置。而由于导电柱103垂直于导电层102设置，用于将导电层102接地，且导电柱103不与半导体柱10形成电连接，即无需考虑导电柱103与半导体柱10之间是否会形成电接触的问题。因此，可以仅设置一个导电柱103与多个堆叠的导电层102电连接，相较于一个导电柱103与一个导电层102对应电连接而言，大大减小了导电柱103的尺寸，从而减小半导体结构的尺寸。且每一导电层102中传输的电荷均可以通过同一导电柱103泄放至地端。

在一些实施例中，半导体柱10远离基底的一面与字线101形成电连接，半导体柱10朝向基底的一面与导电层102形成电连接。当基底表面设置多个堆叠的半导体柱10时，其中一个半导体柱10对应的字线101将与相邻的半导体柱10对应的导电层102相邻设置。基于此，在一些实施例中，还包括：第一介质层104，第一介质层104位于相邻的字线101与导电层102之间，用于隔离相邻的字线101与导电层102，防止字线101与导电层102形成电连接而产生电干扰的问题。具体地，在一些实施例中，第一介质层104的材料可以为低k介质材料。在另一些实施例中，第一介质层104的材料还可以为氮化物中的一种，例如可以为氮化硅。

在一些实施例中，还包括：位线105，位线105与一掺杂区12的半导体柱10端部电连接。如此，使得位线105可以引出位于沟道区11一侧的掺杂区12的电信号。此外，由于半导体柱10端部处具有较大的操作空间，使得实际在制备位线105的工艺中，可以降低在半导体柱10端部处制备位线105的工艺难度，有利于提高半导体结构的良率。

在一些实施例中，基底表面设置有多个阵列排布的半导体柱10，且多个半导体柱10同层设置，字线101包覆沿第一方向X排列的一行半导体柱10中的每一沟道区11的部分半导体柱10侧面，且沿第二方向Y排布的一列半导体柱10中，相邻的两个半导体柱10中的一掺杂区12与同一位线105电连接，第一方向X平行于基底表面，第二方向Y为多个半导体柱10的堆叠方向。第一方向X与第二方向Y不同，在基底表面设置多个阵列排布的半导体柱10，有利于增加半导体柱10的排列密度，从而增加半导体柱10的集成度。多个阵列排布的半导体柱10同层设置，也就是说，阵列排布的半导体柱10不是堆叠设置的。当基底表面具有多个堆叠设置的半导体柱10时，堆叠设置的半导体柱10不处于同一层，堆叠设置的半导体柱10中，每一半导体柱10所在的层均具有多个阵列排布的半导体柱10。也就是说，当基底表面设置有多个半导体柱10时，可以将多个半导体柱10分别设置于不同层，每一层的半导体柱10阵列排布，且阵列排布的半导体柱10可以堆叠设置，如此，可以进一步增加半导体柱10的排列密度，使得半导体柱10的集成度更高。

每一层阵列排布的半导体柱10中，半导体柱10的排布方向均平行于基底表面，且字线101也平行于基底表面，因此，可以设置字线101将沿第一方向X排列的一行半导体柱10中的每一沟道区11的部分半导体柱10侧面包覆，即沿第一方向X排列的多个半导体柱10可以共用同一字线101，如此，可以节约形成的字线101的体积，从而减小半导体结构的整体尺寸。

位线105垂直于字线101设置，也就是说，位线105与多个半导体柱10的堆叠方向相同。因此，可以设置位线105与沿第二方向Y排列的一列半导体柱10中的其中一掺杂区12形成电连接，使得堆叠设置的半导体柱10可以共用同一位线105，从而还可以进一步使得位线105所占用的体积较小，从而进一步减小半导体结构的整体尺寸。

在一些实施例中，位线105可以包括沿远离半导体柱10方向依次堆叠的阻挡层、导电部以及绝缘层。在一些实施例中，导电部可以是金属材料，例如可以是钨、铜或者铝中的任一种，在另一些实施例中，导电部也可以是半导体材料，例如可以是多晶硅。阻挡层防止导电部与掺杂区12之间的相互扩散，阻挡层的材料可以是氮化钛，绝缘层用于隔离导电部与半导体结构中的其它导电器件，绝缘层的材料可以是氧化硅或者氮化硅中的任一种。

在一些实施例中，在一些实施例中，字线101的材料可以为钨、钼、钛、钴或者钌中的至少一者。

在一些实施例中，还可以包括：栅介质层106，栅介质层106位于字线101与沟道区11的半导体柱10之间。栅介质层106用于将字线101与沟道区11的半导体柱10隔离开来，栅介质层106位于沟道区11的半导体柱10表面，使得由半导体柱10构成的晶体管成为低压器件。换句话说，由于栅介质层106的存在，使得对晶体管施加较小的电压，便能导通晶体管，完成数据的写入，从而有利于改善半导体结构的性能。在一些实施例中，栅介质层106的材料可以包括氧化硅、氮化硅或者氮氧化硅中的至少一种。还包括：阻挡层107，阻挡层107位于栅介质层106与字线101之间，防止栅介质层106与字线101中的离子相互扩散，阻挡层107的材料可以包括氮化钛。

在一些实施例中，还包括：电容结构108，电容结构108与半导体柱10中的另一掺杂区12电连接。即位线105与电容结构108分别与半导体柱10中的两个掺杂区12电连接。具体地，电容结构108可以包括沿远离半导体柱10方向依次堆叠的下电极层(未图示)、电容介质层(未图示)以及上电极层(未图示)，其中，下电极层的材料和上电极层的材料可以相同，下电极层的材料和上电极层的材料均可以为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。在另一些实施例中，下电极层的材料和上电极层的材料也可以不同。电容介质层的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛等高介电常数材料。

上述实施例提供的半导体结构的技术方案中，设置字线101包覆沟道区11的部分半导体侧面，并露出沟道区11的剩余部分半导体柱10侧面，如此，使得位于沟道区11的半导体柱10侧面的字线101可以用于控制沟道区11的导通；导电层102与露出的沟道区11的半导体柱10侧面电连接，且导电层102用于与地端电连接，使得沟道区11中堆积的电荷可以通过导电层102泄放至地端，从而防止浮体效应的产生。

相应地，本公开实施例还提供一种半导体结构的制备方法，该半导体结构的制备方法可用于制备上述实施例提供的半导体结构，以下将结合附图对本公开一实施例提供的半导体结构进行详细说明。

图6对应于图5中aa’方向的剖面结构示意图。

参考图4以及图6，提供基底100，在一些实施例中，基底100的材料为硅。在另一些实施例中，基底100也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。

参考图7至图32，在基底100上形成半导体柱10，半导体柱10具有沟道区11以及位于沟道区11相对两侧的掺杂区12；形成字线101，字线101包覆沟道区11的部分半导体柱10侧面，并露出沟道区11的剩余部分半导体柱10侧面；形成导电层102，导电层102与露出的沟道区11的半导体柱10的至少部分侧面电连接，且导电层102用于与地端电连接。

设置导电层102与露出的沟道区11的半导体柱10侧面电连接，使得沟道区11中的电荷可以传输至导电层102中，再经由导电层102泄放至地端，从而可以防止发生由于过多的电荷在沟道区11中累积而产生浮体效应的问题。

在一些实施例中，半导体柱10的数量可以为多个，从而可以增加半导体结构的集成度。在一些实施例中，半导体柱10的材料可以与基底100的材料相同。沟道区11两侧的掺杂区12可以作为晶体管的源极以及漏极，字线101可以作为晶体管的栅极，用于控制源极以及漏极的导通。在一些实施例中，掺杂区12的掺杂离子类型可以与沟道区11的掺杂离子相同，使得形成的晶体管的类型为无结晶体管。在另一些实施例中，掺杂区12的掺杂离子类型与沟道区11的掺杂离子类型不同，使得形成的晶体管的类型为有结晶体管。

在一些实施例中，形成导电层以及字线的方法包括：

参考图6，在基底100上形成至少两个沿远离基底100方向堆叠的初始半导体柱20，如此，可以形成多个堆叠设置的半导体柱，且每一半导体柱均可以用于形成晶体管，提高半导体结构的集成度。

在一些实施例中，还可以在基底100中形成阵列排布的多个半导体柱10，多个阵列排布的半导体柱10同层设置，且多层阵列排布的半导体柱10可以堆叠设置。基于此，参考图4以及图5，在一些实施例中，可以将基底100分为第一区1以及第二区2，在第一区1与第二区2中分别形成多层堆叠设置的半导体柱10。形成第一区1以及第二区2的方法可以包括：对初始半导体柱20表面进行图形化处理，用于定义第一区1以及第二区2的位置，具体可以在初始半导体柱20顶面形成第一掩膜层21，第一掩膜层21露出需要刻蚀的位置，在一些实施例中，在初始半导体柱20顶部形成盖层22，用于对初始半导体柱20进行保护，盖层22的具体可以是沿远离基底100方向堆叠的氧化硅层和氮化硅层，因此，可以在盖层22表面形成第一掩膜层21，在一些实施例中；对图形化处理的初始半导体柱20进行刻蚀工艺，形成第一区1以及第二区2。值得注意的是，在第一区1与第二区2中形成半导体柱10的工艺方法可以相同，以下将以在第一区1中形成多个半导体柱10为例进行说明。

图7对应于图5中aa’方向的剖面结构示意图；图8对应于图5中bb’方向的剖面结构示意图；图9对应于图5中aa’方向的剖面结构示意图；图10对应于图5中bb’方向的剖面结构示意图。

参考图4至图10，形成第一牺牲层23，第一牺牲层23位于相邻的初始半导体柱20之间，且第一牺牲层23至少覆盖沟道区11的初始半导体柱20表面；第一牺牲层23位于沟道区11的初始半导体柱20表面，为后续形成导电层102预留空间，使得在形成字线101的过程中，形成字线101的工艺不会对第一牺牲层23所覆盖的初始半导体柱20表面形成损伤。从而在后续形成的半导体层与沟道区11的半导体柱10表面之间可以形成良好的电接触。

在一些实施例中，基底100为硅基底，形成第一牺牲层23的方法包括：

参考图6，形成初始牺牲层24，初始牺牲层24位于相邻的初始半导体柱20之间，初始牺牲层24的材料包括第一锗化硅；由于基底100为硅基底，因此，设置初始牺牲层24的材料包括第一锗化硅，使得初始牺牲层24与基底100具有相同的硅元素，从而硅基底与锗化硅的晶格常数相配。因此，在采用外延工艺在基底100上形成间隔交替的初始半导体柱20以及第一牺牲层23时，可以利用硅基底中的硅来较容易的生长锗化硅，使得制备工艺简单，且形成的第一牺牲层23与初始半导体柱20之间的界限分明，有利于后续完全去除位于初始半导体柱20表面的第一牺牲层23。

参考图7至图8，去除部分初始牺牲层24，形成第一凹槽26，第一凹槽26露出初始半导体柱20的部分底面，如此，后续在第一凹槽26中形成的第一牺牲层23可以覆盖初始半导体柱20的底面。在一些实施例中，可以采用刻蚀工艺去除部分初始牺牲层24，由于初始牺牲层24的材料与初始半导体层的材料不同，因此，可以利用刻蚀工艺对初始牺牲层24以及初始半导体层的刻蚀选择比的不同，实现选择性刻蚀。具体地，刻蚀工艺可以是干法刻蚀或者湿法刻蚀中的任一种。仅去除部分初始牺牲层24，使得剩余的部分牺牲层仍然位于相邻的初始半导体柱20之间，起到支撑以及隔离作用。

参考图7至图9，在第一凹槽26中形成第一牺牲层23，第一牺牲层23的材料与初始牺牲层24的材料不同。考虑到第一牺牲层23用于为后续形成导电层102预留空间，因此，需要第一牺牲层23具有较大的硬度，从而可以防止在后续形成字线101时对第一牺牲层23造成工艺损伤。而由于初始牺牲层24的材料为第一锗化硅，相较于其它材料而言，在硅基底表面形成第一锗化硅更为容易。因此，首先在基底100上形成初始牺牲层24，从而形成初始牺牲层24与初始半导体柱20堆叠设置的结构，初始牺牲层24为后续形成第一牺牲层23预留空间。接着去除初始牺牲层24，并在第一牺牲层23的原有位置形成第一牺牲层23，第一牺牲层23为后续形成导电层102预留空间。如此，使得每一步工序中，形成的半导体结构的质量均较高，从而使得最终形成的半导体结构的良率较高。

在一些实施例中，可以采用沉积工艺在第一凹槽26中形成第一牺牲层23，例如可以为热氧化工艺或原子层沉积工艺中的任一种。第一牺牲层23的材料可以为氮化硅。

图11对应于图5中aa’方向的剖面结构示意图；图12对应于图5中bb’方向的剖面结构示意图；图13对应于图5中aa’方向的剖面结构示意图；图14对应于图5中bb’方向的剖面结构示意图。

参考图11至图14，在形成第一牺牲层23之后，对第一牺牲层23对应的初始半导体柱20顶面进行刻蚀，形成半导体柱10，并露出半导体柱10的顶面，即对第一牺牲层23对应的初始半导体柱20进行减薄处理，一方面有利于减小半导体柱10的尺寸，另一方面可以为后续在半导体柱10顶面形成字线101预留出足够的空间。

由于采用外延工艺在硅基底表面以及初始半导体柱20之间形成初始牺牲层24，而锗原子的原子半径大于硅原子的原子半径，基于应力以及晶格缺陷等原因，导致在硅基底上外延的第一锗化硅层的厚度较小。为了形成较大厚度的初始牺牲层24，需要使得预先形成的初始半导体柱20的厚度较大，从而使得在初始半导体柱20表面外延形成的初始牺牲层24的厚度较大。基于此，后续需要对第一牺牲层23对应的初始半导体柱20顶面进行刻蚀，以使形成的半导体柱10的厚度符合要求。

由于第一牺牲层23覆盖沟道区11的初始半导体柱20表面，因此，对第一牺牲层23对应的初始半导体柱20顶面进行刻蚀后，露出的半导体柱10顶面为沟道区11的半导体柱10顶面。如此，后续在对露出的半导体柱10顶面形成字线101时，使得字线101可以与沟道区11的半导体柱10表面电连接。

在一些实施例中，对第一牺牲层23对应的初始半导体柱20顶面进行刻蚀的方法包括：

参考图6，形成与初始牺牲层24堆叠设置的第二牺牲层25，第二牺牲层25的材料为第二锗化硅，第二锗化硅中的锗含量低于第一锗化硅中的锗含量，且第二牺牲层25与初始半导体柱20顶面相接触；对锗化硅的刻蚀量与锗化硅中的锗含量相关，当锗化硅中的锗含量越高时，对锗化硅的刻蚀越困难，即锗化硅的刻蚀量越小。设置第二锗化硅的锗含量低于第一锗化硅的锗含量，如此，当在刻蚀第一锗化硅时，可以利用第一锗化硅与第二锗化硅的刻蚀选择比，使得刻蚀工艺不会刻蚀与第一锗化硅相邻的第二锗化硅，从而使得形成的第一牺牲层23的形貌符合预期。

可以理解的是，在另一些实施例中，第一锗化硅中的锗含量也可以小于第二锗化硅中的锗含量，仅需满足第一锗化硅中的锗含量与第二锗化硅中的锗含量不同即可。

参考图7至图10，去除部分初始牺牲层24，以形成第一牺牲层23。

参考图11至图12，去除部分第二牺牲层25，露出初始半导体柱20的顶面；也就是说，在对初始半导体柱20顶面进行刻蚀之前，首先刻蚀第二牺牲层25，以露出半导体柱10的顶面。相较于不形成第二牺牲层25，直接对第一牺牲层23接触的初始半导体顶面进行刻蚀而言，使得对初始半导体柱20进行刻蚀的工艺更加简单，且刻蚀之后形成的半导体柱10的顶面更加平整，且更加符合预期。这是因为，由于刻蚀第二牺牲层25之后，露出了初始半导体柱20的顶面，使得刻蚀工艺所采用的的气体或者溶液可以均匀地与初始半导体柱20的顶面相接触，且刻蚀气体或者液体与半导体柱10顶面的接触面积较大，有利于刻蚀工艺的进行，且使得形成的半导体柱10的顶面形貌较为平整。

参考图13至图14，对初始半导体柱20顶面进行刻蚀，形成半导体柱10。

参考图15至图32，在露出半导体柱10的顶面后，在沟道区11的半导体柱10顶面形成字线101，形成的字线101还可以覆盖至少部分与半导体柱10顶面相接的两侧侧面，使得字线101环绕沟道区11的半导体柱10的至少部分侧面，剩余部分沟道区11的半导体柱10侧面可以用于与地端电连接，从而使得沟道区11中堆积的电荷可以被泄放至地端。

在一些实施例中，基底100表面设置有多个阵列排布的半导体柱10，且多个半导体柱10同层设置，字线101包覆沿第一方向X排列的一行半导体柱10中的每一沟道区11的部分半导体柱10侧面，形成字线101的方法包括：

图16对应于图15中aa’方向的剖面结构示意图；图17对应于图15中bb’方向的剖面结构示意图；图19对应于图18中aa’方向的剖面结构示意图；图20对应于图18中aa’方向的剖面结构示意图；图22对应于图5中aa’方向的剖面结构示意图。

参考图15至图22，形成隔离结构29，隔离结构29位于沿第一方向X相邻的半导体柱10之间，并覆盖沟道区11半导体柱10侧面。隔离结构29用于对相邻的半导体柱10进行隔离，使得沿第一方向X相邻的半导体柱10之间不会产生电接触。

具体地，形成隔离结构29的方法可以包括：

参考图15至图17，在每一半导体柱10顶面形成第二介质层27，第二介质层27填满半导体柱10与第一牺牲层23之间的空隙，用于为后续形成字线101预留空间。第二介质层27可以防止后续沉积隔离结构29的材料以形成隔离结构29时，在半导体柱10顶面与第一牺牲层23之间也同时形成隔离结构29。具体地，在一些实施例中，可以采用沉积工艺形成第二介质层27，当第一牺牲层23的材料为氮化硅时，第二介质层27的材料可以为低k介质材料。低k介质材料与氮化硅材料之间具有较大的刻蚀选择比，如此，在后续需要去除第二介质层27，以形成字线101时，可以利用刻蚀选择比，仅去除第二介质层27，而保留第一牺牲层23。

参考图18至图19，对顶层的半导体柱10顶面进行图形化处理，用于定义出阵列排布的半导体柱10的位置，具体可以顶层的半导体柱10顶面形成第二掩膜层28，第二掩膜层28露出需要刻蚀的半导体柱10顶面。具体地，在一些实施例中，在形成第二掩膜层28之前，可以先去除盖层22中的氮化硅层，仅保留氧化硅层，如此，有利于进行刻蚀工艺。在去除氮化硅层之后，在氧化硅层表面形成第二掩膜层28。

参考图20，对图形化的半导体柱10顶面进行刻蚀工艺，以形成阵列排布的半导体柱10，其中，多个半导体柱10沿第一方向X间隔排布，且相邻的半导体柱10之间具有空隙。

参考图21至图22，采用沉积工艺在相邻的半导体柱10之间沉积隔离材料，以形成隔离结构29，隔离结构29填满相邻的半导体柱10之间的间隙，且包覆每一半导体柱10的侧面。具体地，在一些实施例中，隔离结构29的材料可以为氧化硅。

图24对应于图23中aa’方向的剖面结构示意图；图25对应于图23中bb’方向的剖面结构示意图。

形成隔离结构29之后，参考图23至图25，去除第二介质层27，露出半导体柱10顶面以及第一牺牲层23底面，如此，可以在露出的半导体柱10顶面形成字线101。

图27对应于图26中aa’方向的剖面结构示意图；图28对应于图26中bb’方向的剖面结构示意图。

参考图26至图28，在沟道区11的半导体柱10的顶面以及部分侧面形成字线101。具体地，在形成字线101之前，对相邻的半导体柱10之间的隔离结构29顶面进行刻蚀，直至隔离结构29具有预设厚度，从而使得相邻的半导体柱10之间存在间隙，且仅刻蚀部分位于相邻的半导体柱10之间的隔离结构29，使得位于半导体柱10之间的剩余部分隔离结构29仍可以起到隔离作用。如此，当在半导体柱10顶面沉积字线101材料以形成字线101时，还可以在半导体柱10的侧面形成字线101，使得字线101可以包覆半导体柱10的顶面以及与顶面相接的部分侧面。

在一些实施例中，当隔离结构29的材料为氧化硅时，在刻蚀相邻的半导体柱10之间的隔离结构29的步骤中，可以保留位于半导体柱10侧面的部分隔离结构29，从而使得位于半导体柱10侧面的隔离结构29可以作为栅介质层106。

在一些实施例中，形成字线101的方法包括：在露出的半导体柱10顶面形成栅介质层106，且栅介质层106与位于半导体柱10侧面的隔离结构29相接，在一些实施例中，就可以采用沉积工艺在半导体柱10顶面形成栅介质层106，栅介质层106的材料可以为氧化硅。

采用沉积工艺在栅介质层106表面形成阻挡层107，在一些实施例中，阻挡层107的材料可以为氮化硅。

采用沉积工艺在栅介质层106表面形成字线101，字线101的材料可以为钨、钼、钛、钴或者钌中的至少一者。

可以理解的是，由于去除第二介质层27之后，露出了第一牺牲层23以及半导体柱10的顶面，因此，在采用沉积工艺在半导体柱10顶面形成栅介质层106以及字线101时，同时也会在第一牺牲层23底面形成第一栅介质层32以及第一字线31。为了后续容易去除位于第一牺牲层23底面的第一栅介质层32以及第一字线31，当位于半导体柱10顶面的字线101厚度符合预期时，停止沉积工艺，并在半导体柱10顶面的字线101与第一牺牲层23底面的第一字线31之间形成初始介质层30，用于隔离半导体柱10顶面的字线101与第一牺牲层23底面的第一字线31。如此，当后续在去除第一牺牲层23底面的第一栅介质层32以及第一字线31时，由于初始介质层30的存在，可以对位于半导体柱10顶面的字线101以及第一牺牲层23起到保护作用。

图29对应于图26中aa’方向的剖面结构示意图；图30对应于图26中bb’方向的剖面结构示意图。

参考图29至图30，在形成字线101之后，去除第一牺牲层23，露出部分半导体柱10底面；露出的半导体柱10底面可以用于形成导电层102，从而使得导电层102与部分沟道区11的半导体柱10表面形成电连接，且导电层102用于接地，使得沟道区11中堆积的电荷可以经由导电层102泄放至地端。

图31对应于图26中aa’方向的剖面结构示意图；图32对应于图26中bb’方向的剖面结构示意图。

参考图31至图32，在沟道区11的半导体柱10底面形成导电层102，且位于一半导体柱10底面的导电层102与位于相邻的半导体柱10顶面的字线101在垂直于基底的方向上相邻。由于多个半导体柱10堆叠设置，且导电层102位于半导体柱10的底面，字线101位于半导体柱10的顶面，使得相邻的两个半导体柱10之间，一半导体柱10的导电层102与另一半导体柱10的字线101相邻。

为了防止相邻的字线101与导电层102形成电接触，在一些实施例中，还包括：形成第一介质层104，第一介质层104位于在垂直于基底方向上相邻的字线101与导电层102之间。第一介质层104的材料可以与初始介质层30的材料相同，这是因为，初始介质层30位于相邻的半导体柱10之间，因此，无需去除前述步骤中形成的初始介质层30，有利于节省工艺步骤以及节约形成第一介质层104的材料。具体地，在一些实施例中，第一介质层104的材料可以为低k介质材料。在另一些实施例中，第一介质层104的材料还可以为氮化物中的一种，例如可以为氮化硅。

在一些实施例中，在形成导电层102之前，可以去除位于第一牺牲层23底面的第一字线31以及第一栅介质层32，并保留初始介质层30。如此，可以防止由于在第一牺牲层23底面的栅介质层106表面形成导电层102，后续再去除第一牺牲层23底面的栅介质层106以及字线101时，可能导致导电层102产生工艺损伤的问题。

在一些实施例中，在去除位于第一牺牲层23底面的第一字线31以及第一栅介质层32之后，可以在初始介质层30顶面沉积第一介质层104的材料，从而与初始介质层30一起构成第一介质层104。

在一些实施例中，可以采用沉积工艺在沟道区11的半导体柱10底面形成导电层102，且由于初始介质层30的存在，使得形成的导电层102不会与另一半导体柱10顶面的字线101形成电接触。在一些实施例中，导电层102的材料可以为多晶硅或者掺杂硅、掺杂锗、氮化钛、氮化钽、钨、钛、钽、铜、铝、银、金、硅化钨、硅化钴、硅化钛中的至少一者。

上述实施例提供的半导体结构的制备方法中，形成的字线101包覆沟道区11的部分半导体柱10侧面，并露出沟道区11的剩余部分半导体柱10侧面，使得位于沟道区11的半导体柱10侧面的字线101可以用于控制沟道的导通，露出的沟道区11的半导体柱10侧面可以用于接地；形成的导电层102与露出的沟道区11的半导体柱10侧面电连接，且导电层102用于与地端电连接，使得沟道区11中堆积的电荷可以通过导电层102泄放至地端，从而防止浮体效应的产生。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：

基底；

位于所述基底上的半导体柱，所述半导体柱具有沟道区以及位于所述沟道区相对两侧的掺杂区；

字线，所述字线包覆所述沟道区的部分半导体柱侧面，并露出所述沟道区的剩余部分半导体柱侧面；

导电层，所述导电层与露出的所述沟道区的半导体柱的至少部分侧面电连接，且所述导电层用于与地端电连接。

2.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述掺杂区指向所述沟道区的方向上，所述半导体柱的截面形状为矩形，所述字线露出所述半导体柱的其中一个侧面。

3.根据权利要求1所述的半导体结构，其特征在于，所述半导体柱平行于所述基底表面，所述字线平行于所述基底表面，且所述导电层与所述字线相对设置，还包括：导电柱，所述导电柱垂直于所述基底表面，所述导电柱与所述导电层电连接，且所述导电柱用于接地。

4.根据权利要求3所述的半导体结构，其特征在于，所述导电层的材料与所述导电柱的材料相同。

5.根据权利要求1或4所述的半导体结构，其特征在于，所述导电层的材料包括：多晶硅或者多晶硅或者掺杂硅、掺杂锗、氮化钛、氮化钽、钨、钛、钽、铜、铝、银、金、硅化钨、硅化钴、硅化钛中的至少一者。

6.根据权利要求1所述的半导体结构，其特征在于，所述基底表面设置有多个沿远离所述基底方向堆叠的半导体柱以及多条字线，其中，所述字线包覆所述半导体柱中的所述沟道区的部分半导体柱侧面，且所述半导体柱中，露出的所述沟道区的半导体柱的至少部分侧面与所述导电层电连接。

7.根据权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括导电柱，所述导电柱与多个所述导电层电连接，且所述导电柱用于与地端电连接。

8.根据权利要求6所述的半导体结构，其特征在于，还包括：位线，所述位线与所述掺杂区的半导体柱端部电连接。

9.一种半导体结构的制备方法，其特征在于，包括：

提供基底；

在所述基底上形成半导体柱，所述半导体柱具有沟道区以及位于所述沟道区相对两侧的掺杂区；

形成字线，所述字线包覆所述沟道区的部分半导体柱侧面，并露出所述沟道区的剩余部分半导体柱侧面；

形成导电层，所述导电层与露出的所述沟道区的半导体柱的至少部分侧面电连接，且所述导电层用于与地端电连接。

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，形成所述导电层以及所述字线的方法包括：

在所述基底上形成至少两个沿远离所述基底方向堆叠的初始半导体柱；

形成第一牺牲层，所述第一牺牲层位于相邻的所述初始半导体柱之间，且所述第一牺牲层至少覆盖所述沟道区的初始半导体柱表面；

对所述第一牺牲层对应的所述初始半导体柱顶面进行刻蚀，形成半导体柱，并露出所述半导体柱的顶面；

在所述沟道区的半导体柱顶面形成字线；

去除所述第一牺牲层，露出部分所述半导体柱底面；

在所述沟道区的半导体柱底面形成所述导电层，且位于一所述半导体柱底面的所述导电层与位于相邻的所述半导体柱顶面的所述字线在垂直于所述基底的方向上相邻。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述基底为硅基底，形成所述第一牺牲层的方法包括：

形成初始牺牲层，所述初始牺牲层位于相邻的所述初始半导体柱之间，所述初始牺牲层的材料包括第一锗化硅；

去除部分所述初始牺牲层，形成第一凹槽，所述第一凹槽露出所述初始半导体柱的部分底面；

在所述第一凹槽中形成所述第一牺牲层，所述第一牺牲层的材料与所述初始牺牲层的材料不同。

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述对所述第一牺牲层对应的所述初始半导体柱顶面进行刻蚀的方法包括：

形成与所述初始牺牲层堆叠设置的第二牺牲层，所述第二牺牲层的材料为第二锗化硅，所述第二锗化硅中的锗含量低于所述第第一锗化硅中的锗含量，且所述第二牺牲层与所述初始半导体柱顶面相接触；

去除部分所述初始牺牲层，以形成所述第一牺牲层；

去除部分所述第二牺牲层，露出所述初始半导体柱的顶面；

对所述初始半导体柱顶面进行刻蚀，形成所述半导体柱。

13.根据权利要求10所述的半导体结构的制备方法，其特征在于，还包括：形成第一介质层，所述第一介质层位于在垂直于所述基底方向上相邻的所述字线与所述导电层之间。

14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述第一介质层的材料包括：低k介质材料。

15.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述基底表面设置有多个阵列排布的所述半导体柱，且多个所述半导体柱同层设置，所述字线包覆沿第一方向排列的一行半导体柱中的每一沟道区的部分半导体柱侧面，形成所述字线的方法包括：

形成隔离结构，所述隔离结构位于沿所述第一方向相邻的所述半导体柱之间，并覆盖所述沟道区半导体柱侧面；

对相邻的所述半导体柱之间的隔离结构顶面进行刻蚀，直至所述隔离结构具有预设厚度；

在所述沟道区的所述半导体柱顶面以及部分侧面形成字线。

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