KR20190123887A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 하부 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역, 상기 하부 기판 상에 배치되는 제1 및 제2 상부 기판들 상에 각각 제공되며, 메모리 셀들을 포함하는 메모리 셀 영역들; 상기 제1 및 제2 상부 기판들 사이에 배치되는 적어도 하나의 컷팅 영역; 및 상기 제1 및 제2 상부 기판들 사이에 배치되고, 상기 적어도 하나의 컷팅 영역에 인접하는 적어도 하나의 반도체 패턴을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
전자 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 전자 장치 내의 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 반도체 장치를 이루는 패턴들이 소형화되고 있으며, 이에 따라 제조 공정에서의 불량 발생 방지가 중요해지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치 및 이러한 반도체 장치의 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 하부 기판 상에 제공되며 회로 소자들을 포함하는 주변 회로 영역, 상기 하부 기판 상에 배치되는 제1 및 제2 상부 기판들 상에 각각 제공되며 메모리 셀들을 포함하는 메모리 셀 영역들, 상기 제1 및 제2 상부 기판들 사이에 배치되는 적어도 하나의 컷팅 영역, 및 상기 제1 및 제2 상부 기판들 사이에 배치되고, 상기 적어도 하나의 컷팅 영역에 인접하는 적어도 하나의 반도체 패턴을 포함한다.
예시적인 실시예들에 따른 반도체 장치는, 하부 기판, 상기 하부 기판 상에 제공되는 회로 소자들, 상기 회로 소자들을 덮는 하부 층간 절연층, 상기 하부 기판 상에 배치되는 복수의 상부 기판들, 상기 복수의 상부 기판들 상에 각각 제공되는 복수의 게이트 전극들, 상기 복수의 게이트 전극들을 덮는 상부 층간 절연층, 및 상기 복수의 상부 기판들 사이에 배치되고, 상기 상부 층간 절연층을 관통하고 상기 하부 층간 절연층과 접촉하는 적어도 하나의 컷팅 영역을 포함한다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 하부 기판 상에 주변 회로를 이루는 회로 소자들을 형성하는 단계, 상부 기판들 및 상기 상부 기판들을 서로 연결하는 반도체 패턴들을 형성하는 단계, 상기 상부 기판들 상에 희생층들 및 몰드 절연층들을 교대로 적층하는 단계, 상기 희생층들 및 상기 몰드 절연층들을 관통하는 채널 구조체들을 형성하는 단계, 상기 반도체 패턴들을 절단하는 적어도 하나의 컷팅 영역을 형성하는 단계, 및 상기 희생층들을 제거하고 상기 희생층들이 제거된 영역에 게이트 전극들을 형성하는 단계를 포함한다.
본 발명의 실시예들에 의하면, 채널홀들의 식각 공정 이후에 상부 기판들을 연결하는 브릿지 패턴을 절단하는 컷팅 영역을 형성함으로써, 신뢰성이 향상된 반도체 장치 및 이러한 반도체 장치의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 도 1의 'A' 영역에 대한 확대도이다.
도 3은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 2의 I-I'선을 따라 절단된 단면도이다.
도 4는 예시적인 실시예에 따른 반도체 장치의 일부를 도시한 개략적인 평면도로서, 도 2에 대응되는 영역을 도시한 것이다.
도 5는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 7는 도 6의 'A' 영역에 대한 확대도이다.
도 8은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 7의 I-I'선을 따라 절단된 단면도이다.
도 9는 예시적인 실시예에 따른 반도체 장치의 일부를 도시한 개략적인 평면도로서, 도 7에 대응되는 영역을 도시한 것이다.
도 10은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 11 내지 도 14은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시한 개략적인 평면도들이다.
도 15는 예시적인 실시예에 따른 반도체 장치의 일부를 도시한 개략적인 평면도이다.
도 16은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 15의 I-I'선을 따라 절단된 단면도이다.
도 17 내지 도 26은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 2는 도 1의 'A' 영역에 대한 확대도이다. 도 3은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 2의 I-I'선을 따라 절단된 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(10)는 하부 기판(101) 및 하부 기판(101) 상에 배치되는 상부 기판들(201)을 포함할 수 있다. 하부 기판(101) 상에는 제1 영역인 주변 회로 영역(PERI)이 제공되고, 상부 기판들(201) 상에는 제2 영역인 메모리 셀 영역들(CELL)이 제공될 수 있다. 반도체 장치(10)는 상부 기판들(201)의 둘레에 이격 배치되는 컷팅 영역들(265)을 포함할 수 있다. 상부 기판들(201) 사이에 컷팅 영역들(265)이 배치될 수 있다. 상부 기판들(201) 사이에 2개 또는 3개의 컷팅 영역들(265)이 배치된 것으로 도 1 내지 도 3에 도시되어 있으나, 이에 제한되지 않는다. 반도체 장치(10)는 상부 기판들(201)과 컷팅 영역들(265) 사이에 배치되고, 상부 기판들(201)로부터 돌출되는 반도체 패턴들(210)을 포함할 수 있다. 반도체 패턴들(210)은 각각 컷팅 영역들(265)과 접촉할 수 있다. 반도체 패턴들(210)은 브릿지(bridge) 패턴들일 수 있다.
주변 회로 영역(PERI)은 하부 기판(101), 하부 기판(101) 상에 배치되는 회로 소자들(120), 회로 소자들(120)을 덮는 주변 영역 절연층(150), 및 하부 배선 구조물(130)을 포함할 수 있다.
하부 기판(101)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 하부 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 하부 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 하부 기판(101)은 불순물을 포함하는 웰 영역들 및 소자 분리 영역들을 포함할 수 있다.
회로 소자들(120)은 회로 게이트 유전층(121), 회로 게이트 전극층(123) 및 소스/드레인 영역(125)을 포함할 수 있다. 회로 게이트 유전층(121)은 실리콘 산화물을 포함할 수 있으며, 회로 게이트 전극층(123)은 금속, 다결정 실리콘, 금속 실리사이드와 같은 도전성 물질을 포함할 수 있다. 소스/드레인 영역(125)은 불순물로 도핑될 수 있다. 회로 게이트 전극층(123)의 양 측벽에 배치되는 스페이서를 더 포함할 수 있으며, 예를 들어, 상기 스페이서는 실리콘 질화물로 이루어질 수 있다.
하부 층간 절연층(150)은 하부 기판(101) 및 하부 기판(101) 상의 회로 소자들(120)을 덮고, 하부 기판(101)과 상부 기판(201)의 사이에 배치될 수 있다. 하부 층간 절연층(150)은 절연성 물질로 이루어질 수 있다.
하부 배선 구조물(130)은 하부 기판(101)의 소스/드레인 영역(125)으로부터 순차적으로 적층되는 제1 하부 콘택 플러그(131), 제1 하부 배선 라인(133), 제2 하부 콘택 플러그(135), 및 제2 하부 배선 라인(137)을 포함할 수 있다. 하부 배선 구조물(130)을 이루는 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 하부 배선 구조물(130)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
메모리 셀 영역(CELL)은 상부 기판들(201), 상부 기판들(201)의 상면에 수직하게 서로 이격되어 적층되는 게이트 전극들(230), 게이트 전극들(230)과 교대로 적층되는 몰드 절연층들(220), 게이트 전극들(230)을 관통하도록 배치되는 채널 구조체들(CHS), 게이트 전극들(230)을 덮는 제1 내지 제3 상부 층간 절연층들(250, 252, 254), 게이트 콘택 플러그들(281)을 포함할 수 있다. 각각의 채널 구조체들(CHS)을 따라 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터가 수직으로 배열되어 하나의 메모리 셀 스트링이 형성될 수 있다.
상부 기판들(201)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 상부 기판들(201)은 하부 기판(101)보다 작은 크기로 배치될 수 있다. 상부 기판들(201)은 반도체 물질, 예컨대 족 반도체를 포함할 수 있다. 예를 들어, 상부 기판들(201)은 다결정 실리콘층으로 제공될 수 있으나, 이에 한정되지는 않으며, 예를 들어 에피택셜층으로 제공될 수도 있다. 상부 기판들(201)은 불순물을 포함하는 적어도 하나의 웰 영역을 포함할 수 있다. 예를 들어, 상부 기판(201)은 전체가 하나의 p-웰 영역을 이룰 수 있다.
게이트 전극들(230)은 상부 기판들(201) 상에 수직하게 서로 이격되어 적층되며, 적어도 일 방향, 예를 들어 X 방향을 따라 서로 다른 길이로 연장될 수 있다. 게이트 전극들(230) 각각은 반도체 장치(10)의 접지 선택 트랜지스터들의 접지 선택 라인, 메모리 셀들의 워드라인 및 스트링 선택 트랜지스터들의 스트링 선택 라인을 이룰 수 있다. 반도체 장치(10)의 데이터 저장 용량에 따라서 게이트 전극들(230)의 개수는 다양하게 변경될 수 있다. 게이트 전극들(230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)은 확산 방지막을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
몰드 절연층들(220)은 게이트 전극들(230)의 사이에 배치될 수 있다. 몰드 절연층들(220)도 게이트 전극들(230)과 마찬가지로 상부 기판(201)의 상면에 수직한 방향에서 서로 이격되고 X 방향을 따라 서로 다른 길이로 연장되도록 배치될 수 있다. 몰드 절연층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조체들(CHS)은 상부 기판(201) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조체들(CHS)은 X-Y 평면 상에서 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조체들(CHS)은 기둥 형상을 가지며, 경사진 측면을 가질 수 있다. 채널 구조체들(CHS)은 상부 기판(201)에 가까울수록 직경 또는 폭이 좁아질 수 있다.
채널 구조체들(CHS)은 각각 에피택셜층(621), 게이트 유전층(263), 채널 영역(265), 채널 절연층(267) 및 채널 패드(269)를 포함할 수 있다. 채널 구조체들(CHS) 내에서 채널 영역(265)은 내부의 채널 절연층(267)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(267)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(265)은 아래에 배치된 에피택셜층(621)과 전기적으로 연결될 수 있다. 에피택셜층(261)은 채널 구조체들(CHS)의 하단에서 상부 기판(201) 상에 배치될 수 있다. 에피택셜층(261)은 상부 기판(201)의 리세스된 영역에 배치될 수 있다. 에피택셜층(210)의 상면의 높이는 최하부의 게이트 전극(230)의 상면보다 높고 다음 게이트 전극(230)의 하면보다 낮을 수 있다. 예시적인 실시예들에서, 에피택셜층(210)은 생략될 수도 있으며, 이 경우, 채널 영역(265)은 상부 기판(201)과 직접 연결될 수 있다. 채널 패드들(269)은 채널 절연층(267)의 상면을 덮고 채널 영역(265)과 전기적으로 연결되도록 배치될 수 있다. 에피택셜층(621) 및 채널 영역(265)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물로 도핑된 물질일 수 있다. 채널 패드들(269)은 예를 들어, 도핑된 다결정 실리콘을 포함할 수 있다. 게이트 유전층(263)은 게이트 전극들(230)과 채널 영역(265)의 사이에 배치될 수 있다. 게이트 유전층(263)은 채널 영역(265)을 둘러싸는 환형(annular)으로 형성될 수 있다. 게이트 유전층(263)은 채널 영역(265)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(263)의 적어도 일부는 게이트 전극들(230)을 따라 수평 방향으로 연장될 수 있다.
제1 상부 층간 절연층(250)은 상부 기판(201), 반도체 패턴(210), 상부 기판(201) 상의 게이트 전극들(230)을 덮도록 배치될 수 있다. 제1 상부 층간 절연층(250) 상에 제2 및 제3 상부 층간 절연층(252, 254)이 적층될 수 있다. 제1 내지 제3 상부 층간 절연층(250, 252, 254))은 절연성 물질로 이루어질 수 있다.
반도체 장치(10)는 상부 기판(201)을 관통하도록 배치되는 관통 영역(260) 및 반도체 패턴(210)을 절단하는 컷팅 영역(265)을 더 포함할 수 있다. 관통 영역(260)은 게이트 전극들(230), 몰드 절연층들(220) 및 상부 기판(201)을 관통하여 하부 층간 절연층(150)의 상부까지 연장될 수 있다. 관통 영역(260)은 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 서로 연결하기 위한 제1 관통 플러그(285)가 배치되는 영역일 수 있다. 관통 영역(260)은 채널 구조체들(CHS)이 배치되는 영역과 게이트 콘택 플러그들(281)이 배치되는 영역 사이에 배치될 수 있다. 관통 영역(260)은 절연성 물질을 포함하며, 내부에 제1 관통 플러그(285)가 배치될 수 있다. 제1 관통 플러그(285)는 하부 배선 구조물(130)을 통해 회로 소자들(120)에 전기적으로 연결될 수 있다. 제1 관통 플러그(285)는 상부 배선 구조물(미도시)을 통해 게이트 콘택 플러그(281), 채널 구조체(CHS) 등에 연결될 수 있다. 관통 영역(260)의 측벽은 경사지고, 하부를 향할수록 폭이 좁아지는 형상을 가질 수 있다. 예를 들어, 관통 영역(260)의 하면은 상면보다 좁을 수 있으며, 관통 영역(260)의 상부 폭은 하부 폭보다 클 수 있다. 제2 관통 플러그들(287)은 컷팅 영역들(265) 사이에 형성되어 회로 소자들(120)과 전기적으로 연결될 수 있다.
컷팅 영역(265)은 제1 내지 제3 상부 층간 절연층들(250, 252, 254) 및 반도체 패턴(210)을 관통하여 하부 층간 절연층(150)의 상부까지 연장될 수 있다.
컷팅 영역(265)은 상부 기판들(201) 사이에 위치할 수 있다. 컷팅 영역(265)은 절연성 물질로 전체가 매립된 구조를 가질 수 있다.
관통 영역(260)의 하면 및 컷팅 영역(265)의 하면은 상부 기판(201)의 하면보다 낮을 수 있다. 관통 영역(260) 및 컷팅 영역(265)은 서로 다른 식각 공정에 의해 형성될 수 있고, 하면의 높이가 서로 다를 수 있다.
컷팅 영역(265)의 높이는 관통 영역(260)의 높이보다 더 높을 수 있다.
컷팅 영역(265)의 측벽은 경사지고, 하부를 향할수록 폭이 좁아지는 형상을 가질 수 있다. 예를 들어, 컷팅 영역(265)의 하면은 상면보다 좁을 수 있으며, 컷팅 영역(265)의 상부 폭은 하부 폭보다 클 수 있다. 또한, 컷팅 영역(265)의 높이는 채널 구조체들(CHS)의 높이보다 클 수 있다. 다만, 컷팅 영역(265)의 형상 및 컷팅 영역(265)과 관통 영역(260)의 상대적인 크기는 도면에 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
반도체 장치(10)는 메모리 셀 영역들(CELL)의 게이트 전극들(230)을 분할하며 X 방향으로 가로지르는 분리 영역들(SR)을 더 포함할 수 있다. 분리 영역(SR)은 절연층(273)과 도전층(275)을 포함하고, 도전층(275)은 메모리 셀들을 구동하기 위한 공통 소스 라인이다. 분리 영역들(SR) 아래에는 불순물 영역들(271)이 각각 배치될 수 있다.
분리 영역들(SR) 중 일부는 관통 영역들(260)을 둘러싸도록 분할된 부분을 포함할 수 있다.
도 4는 예시적인 실시예에 따른 반도체 장치의 일부를 도시한 개략적인 평면도로서, 도 2에 대응되는 영역을 도시한 것이다. 도 5는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면로서, 도 4의 I-I'선을 따라 절단된 단면도이다.
도 4 및 도 5를 참조하면, 본 실시예의 반도체 장치(10A)에서 반도체 패턴(210a)은 도 1 내지 도 3의 반도체 장치(10)에서와 달리, 컷팅 영역(265a)과 접촉하는 오목한 홈을 가질 수 있다. 컷팅 영역(265a)은 반도체 패턴(210a)의 상기 오목한 홈에 접촉하는 접촉부(돌출부)를 포함하고, 상기 접촉부(돌출부)는 볼록한 곡면을 포함할 수 있다.
컷팅 영역(265a)은 도 26에서 설명한 바와 같이, 이방성 건식 식각 공정에 의해 제1 내지 제3 상부 층간 절연층(250, 252, 254) 및 반도체 패턴(210a)을 관통하는 개구부를 형성한 후, 추가적인 습식 식각 공정에 의해 반도체 패턴(210a)의 일부를 제거하여 형성될 수 있다. 상기 습식 식각 공정은 예를 들어, 다결정 실리콘을 식각할 수 있는 식각 용액에 의해 이루어질 수 있다.
도 6은 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 7은 도 6의 'A' 영역에 대한 확대도이다. 도 8은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 7의 I-I'선을 따라 절단된 단면도이다.
도 6 내지 도 7을 참조하면, 본 실시예의 반도체 장치(10B)는 상부 기판들(201) 사이에 배치되고, 상부 기판들(201)과 이격된 반도체 패턴들(210')을 포함한다. 컷팅 영역들(265')은 각각 상부 기판들(201)과 반도체 패턴들(210') 사이마다 배치될 수 있다. 각각의 컷팅 영역(265')은 상부 기판(201)과 반도체 패턴(210')과 접촉할 수 있다. 상부 기판(201)과 반도체 패턴(210')은 컷팅 영역(265')에 의해 전기적으로 절연될 수 있다. 결과적으로, 컷팅 영역(265')에 의해 상부 기판들(201)은 서로 전기적으로 절연될 수 있다.
도 9는 예시적인 실시예에 따른 반도체 장치의 일부를 도시한 개략적인 평면도로서, 도 7에 대응되는 영역을 도시한 것이다. 도 10은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 9의 I-I'선을 따라 절단된 단면도이다.
도 9 및 도 10을 참조하면, 도 6 내지 도 8의 반도체 장치(10B)에서와 달리, 본 실시예의 반도체 장치(10C)에서 반도체 패턴(210a')은 컷팅 영역들(265a')과 접촉하는 오목한 제1 홈들을 가질 수 있다. 상부 기판(201)도 컷팅 영역들(265a')과 접촉하는 오목한 제2 홈들을 가질 수 있다. 컷팅 영역(265a)은 반도체 패턴(210a')의 상기 제1 홈 및 상부 기판(201)의 상기 제2 홈에 접촉하는 접촉부들(돌출부들)을 포함하고, 상기 접촉부들(돌출부들)은 볼록한 곡면을 포함할 수 있다.
도 11 내지 도 14은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시한 개략적인 평면도들이다.
도 11을 참조하면, 도 1 내지 도 3의 반도체 장치(10)와 달리, 본 실시예의 반도체 장치(10D)는 이웃한 상부 기판들(201) 사이에 하나의 컷팅 영역(265b)을 포함할 수 있다. 상부 기판(201)로부터 돌출된 3개의 반도체 패턴들(210)은 하나의 컷팅 영역(265b)과 접촉할 수 있다.
도 12를 참조하면, 도 1 내지 도 3의 반도체 장치(10)와 달리, 본 실시예의 반도체 장치(10E)는 상부 기판들(201)을 둘러싸는 컷팅 영역(265c)을 포함할 수 있다. 컷팅 영역(265c)은 상부 기판들(201)로부터 돌출된 모든 반도체 패턴들(210)과 접촉할 수 있다.
도 13을 참조하면, 도 6 및 도 7의 반도체 장치(10B)에서와 달리, 본 실시예의 반도체 장치(10F)에서는 이웃한 상부 기판(201) 사이에 배치된 3개의 반도체 패턴들(210)은 하나의 컷팅 영역(265b')과 접촉할 수 있다.
상부 기판(201)과 3개의 반도체 패턴들(210') 사이에 하나의 컷팅 영역(265b')이 상부 기판(201)의 측면을 따라 배치될 수 있다. 컷팅 영역(265b')은 상부 기판(201)의 네 측면에 하나씩 배치될 수 있다.
도 14를 참조하면, 도 6 및 도 7의 반도체 장치(10B)와 달리, 본 실시예의 반도체 장치(10G)는 상부 기판들(201)을 각각 둘러싸는 컷팅 영역들(265c’)을 포함할 수 있다. 컷팅 영역(265c')은 상부 기판(201)의 모든 측면들과 접촉하고, 반도체 패턴들(210)과 접촉할 수 있다.
도 15는 예시적인 실시예에 따른 반도체 장치의 일부를 도시한 개략적인 평면도이다. 도 16은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 15의 I-I'선을 따라 절단된 단면도이다.
도 15 및 도 16을 참조하면, 본 실시예의 반도체 장치(10H)는 이웃한 상부 기판들(201) 사이에 배치되고, 상부 기판들(201)과 접촉하는 컷팅 영역들(265d)을 포함할 수 있다. 본 실시예의 반도체 장치(10H)에서는 상부 기판들(201) 사이에 반도체 패턴들이 존재하지 않는다.
도 17 내지 도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 17, 19 내지 도 21, 도 23 내지 도 26에서는, 도 3에 도시된 영역에 대응되는 영역들이 도시된다. 도 18 및 도 22에서는 하부 기판(101)의 에지 영역이 도시된다.
도 17 및 도 18을 참조하면, 하부 기판(101) 상에 회로 소자들(120) 및 하부 배선 구조물들(130)을 형성할 수 있다. 회로 소자들(120) 사이에는 소자 분리층(105)이 형성될 수 있다.
먼저, 회로 게이트 유전층(121)과 회로 게이트 전극층(123)이 하부 기판(101) 상에 형성될 수 있다. 회로 게이트 유전층(121)은 실리콘 산화물로 형성되고, 회로 게이트 전극층(123)은 다결정 실리콘, 금속 실리사이드, 및 금속 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(121)과 회로 게이트 전극층(123)의 양 측에 소스/드레인 영역들(125)이 형성될 수 있다.
하부 기판(101) 상에 하부 배선 구조물들(130) 및 하부 층간 절연층(150)이 형성될 수 있다. 하부 배선 구조물들(130)은 제1 하부 콘택 플러그(131), 제1 하부 배선 라인(133), 제2 하부 콘택 플러그(135), 및 제2 하부 배선 라인(137)을 포함할 수 있다. 하부 층간 절연층(150)은 복수 개의 절연층들로 이루어질 수 있다. 하부 층간 절연층(150)은 하부 배선 구조물들(130)을 형성하는 각 단계들에서 일부가 형성되고 최종적으로 회로 소자들(120) 및 하부 배선 구조물들(130)을 덮도록 형성될 수 있다.
그리고, 하부 층간 절연층(150) 상에 상부 기판(201) 및 상부 기판(201)로부터 연장된 반도체 패턴(210)이 형성될 수 있다. 도 18은 하부 기판(101)의 에지 영역을 도시한 것으로서, 하부 기판(101)의 에지 영역에서 반도체 패턴(210)은 하부 층간 절연층(150)의 측면을 따라 연장되고, 하부 기판(101)과 접촉할 수 있다.
상부 기판(201) 및 반도체 패턴(210)은 예를 들어, 다결정 실리콘으로 이루어질 수 있다. 상부 기판(201)은 예를 들어, p형 불순물을 포함할 수 있다. 상부 기판(201)은 하부 기판(101)보다 작게 형성될 수 있다.
도 19를 참조하면, 상부 기판(201) 상에 희생층들(240) 및 몰드 절연층들(220)을 교대로 적층하고, 포토 리소그래피 공정 및 식각 공정을 반복하여 수행하여 X 방향에서 서로 다른 길이로 연장되도록 희생층들(240) 및 몰드 절연층들(220)의 일부를 제거할 수 있다. 이에 의해, 희생층들(240)은 계단 형상을 이룰 수 있다.
희생층들(240)은 후속 공정을 통해 게이트 전극들(230)로 교체되는 층들일 수 있다. 희생층들(240)은 몰드 절연층들(220)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 몰드 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(240)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 몰드 절연층(220)과 다른 물질로 이루어질 수 있다. 몰드 절연층들(220) 중 일부는 나머지와 다른 두께를 가질 수 있다.
다음으로, 희생층들(240)과 몰드 절연층들(220)의 적층 구조물, 상부 기판(201) 및 반도체 패턴(210)을 덮는 제1 상부 층간 절연층(250)을 형성할 수 있다.
도 20을 참조하면, 희생층들(240) 및 몰드 절연층들(220)의 적층 구조물 및 상부 기판(201)을 관통하는 관통 영역(260)을 형성할 수 있다.
희생층들(240) 및 몰드 절연층들(220)의 적층 구조물 및 상부 기판(201)을 관통하여 하부 층간 절연층(150)을 노출시키는 개구부를 형성한 다음, 상기 개구부를 절연성 물질로 매립하여 관통 영역(260)을 형성할 수 있다. 관통 영역(260)의 상면은 최상부의 희생층(240)의 상면과 공면을 이룰 수 있다.
도 21 및 도 22을 참조하면, 희생층들(280) 및 몰드 절연층들(220)의 적층 구조물을 관통하는 채널홀들(CHH)을 형성할 수 있다.
채널홀들(CHH)을 형성하기 위해서, 먼저 희생층(220), 관통 영역(260) 및 제1 상부 층간 절연층(250) 상에 하드 마스크층들, 비정질 탄소층(amorphous carbon layer, ACL) 등을 포함하는 마스크층(270)을 형성할 수 있다. 도 22를 참조하면, 하부 기판(101)의 에지 영역에서 반도체 패턴(210)은 하부 층간 절연층(150)의 측면을 따라 연장되어 하부 기판(101)과 접촉하고, 또한, 마스크층(270)이 제1 상부 층간 절연층(250)의 측면을 따라 연장되고, 하부 기판(101)과 접촉할 수 있다.
채널홀들(CHH)은 높은 종횡비(high aspect ratio)를 가지는 홀 형태를 가질 수 있으며, 이방성 식각 공정에 의해 형성할 수 있다. 상기 적층 구조물의 높이로 인하여, 채널홀들(CHH)의 측벽은 상부 기판(201)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 채널홀들(CHH)은 상부 기판(201)의 일부를 리세스하도록 형성될 수 있다.
채널홀들(CHH)의 형성 시 플라즈마 건식 식각 공정을 이용하는 경우, 양이온들 및 전자들에 의해 채널홀들(CHH)의 상하부에 전위차가 발생할 수 있다. 하지만, 예시적인 실시예들에서, 상부 기판(201)이 반도체 패턴(210)에 의해 하부 기판(101)과 연결되어 있어서 양이온들이 하부 기판(101)으로 흐를 수 있고, 마스크층(270)을 통해 전자들이 하부 기판(101)으로 흐를 수 있어 상기 전위차에 의한 아킹(arcing) 불량을 예방할 수 있다.
도 23을 참조하면, 채널홀들(CHH) 내에 에피택셜층(261), 게이트 유전층(263), 채널 영역(265), 채널 절연층(267) 및 채널 패드(269)를 형성하여 채널 구조체들(CHS)을 형성할 수 있다.
에피택셜층(261)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(261)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(261)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 게이트 유전층(263)은 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 채널 영역(265)은 채널홀들(CHH) 내에서 게이트 유전층(245) 상에 형성될 수 있고, 채널 영역(265)의 하부는 게이트 유전층(245)을 관통하여 에피택셜층(261)에 연결될 수 있다. 채널 절연층(267)은 채널 영역(265)의 내부 공간을 매립하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(267)이 아닌 도전성 물질로 채널 영역(265)의 내부 공간을 매립할 수도 있다. 채널 패드(269)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 24를 참조하면, 개구부(OP)를 형성하고, 이를 이용하여 희생층들(240)을 제거할 수 있다. 그리고, 희생층들(240)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(230)을 형성할 수 있다.
게이트 전극들(230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)의 형성 전에, 게이트 유전층(263) 중 일부가 먼저 형성될 수 있다.
개구부(OP)를 형성하기 전에 몰드 절연층(220), 채널 구조체들(CHS), 관통 영역(260), 및 제1 상부 층간 절연층(250)을 덮는 제2 상부 층간 절연층(252)을 형성할 수 있다.
개구부(OP)를 통해 노출된 희생층들(240)은 예를 들어, 습식 식각을 이용하여, 선택적으로 제거될 수 있다.
도 25를 참조하면, 개구부(OP)에 의해 노출된 상부 기판(201)에 불순물을 주입하여 공통 소스 영역(271)을 먼저 형성한 다음, 개구부(OP) 내에 절연층(273) 및 도전층(275)을 형성할 수 있다. 절연층(273) 및 도전층(275)은 분리 영역(SR)일 수 있다. 도전층(275)은 공통 소스 라인일 수 있다. 도전층(275)은 예를 들어, 텅스텐, 구리, 또는 알루미늄을 포함할 수 있다.
도 26을 참조하면, 제1 내지 제3 상부 층간 절연층들(250, 252, 254) 및 반도체 패턴(210)을 관통하는 컷팅 영역(265)을 형성할 수 있다.
제2 상부 층간 절연층(252)을 덮는 제3 상부 층간 절연층(254)을 먼저 형성한다. 이어서, 이방성 건식 식각 공정에 의해 제1 내지 제3 상부 층간 절연층들(250, 252, 254) 및 반도체 패턴(210)을 관통하여 하부 층간 절연층(150)을 노출시키는 개구부를 형성하고, 상기 개구부를 절연성 물질로 매립하여 컷팅 영역(265)을 형성할 수 있다. 컷팅 영역(265)의 상면은 제2 상부 층간 절연층(252)의 상면과 공면을 이룰 수 있다. 컷팅 영역(265)의 상면은 관통 영역(260)의 상면보다 높게 위치할 수 있다. 컷팅 영역(265)의 상면은 채널 구조체(CHS)의 상면보다 높게 위치할 수 있다. 즉, 컷팅 영역(265)의 상면은 채널 패드(269)의 상면보다 높게 위치할 수 있다.
상기 절연성 물질은 CVD 공정 또는 물리 기상 증착(PVD) 공정으로 형성될 수 있다.
상부 기판들(201)을 서로 연결하고, 상부 기판(201)을 하부 기판(101)과 연결하는 반도체 패턴들(210)을 절단하는 컷팅 영역들(265)을 형성함으로써, 상부 기판들(201)은 플로팅(floating) 상태가 될 수 있다.
다시 도 2 및 도 3을 참조하면, 게이트 전극들(230)에 연결되는 게이트 콘택 플러그들(181) 및 관통 영역(260)을 관통하여 하부 배선 구조물(130)에 연결되는 제1 관통 플러그(285)가 형성될 수 있다. 제1 관통 플러그(285)와 함께, 컷팅 영역들(265) 사이에 제2 관통 플러그(287)가 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 하부 기판, 120: 회로 소자, 130: 하부 배선 구조물, 150: 하부 층간 절연층, 201: 상부 기판, 210: 반도체 패턴, 220: 몰드 절연층, 230: 게이트 전극, 240: 희생층, 250, 252, 254: 제1, 제2, 제3 상부 층간 절연층, 260: 관통 영역, 265: 컷팅 영역, 281: 게이트 콘택 플러그, 285, 287: 제1, 제2 관통 플러그, CHS: 채널 구조체

Claims (20)

  1. 하부 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역;
    상기 하부 기판 상에 배치되는 제1 상부 기판 및 제2 상부 기판 상에 각각 제공되며, 메모리 셀들을 포함하는 메모리 셀 영역들;
    상기 제1 상부 기판과 제2 상부 기판 사이에 배치되는 적어도 하나의 컷팅 영역; 및
    상기 제1 상부 기판과 제2 상부 기판 사이에 배치되고, 상기 적어도 하나의 컷팅 영역에 인접하는 적어도 하나의 반도체 패턴;을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 적어도 하나의 반도체 패턴은 상기 적어도 하나의 컷팅 영역과 상기 제1 상부 기판 사이에 배치되고, 상기 제1 상부 기판으로부터 돌출되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 적어도 하나의 컷팅 영역은 상기 적어도 하나의 반도체 패턴과 접촉하는 돌출부를 포함하고, 상기 돌출부는 볼록한 곡면을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 적어도 하나의 반도체 패턴은 상기 적어도 하나의 컷팅 영역과 상기 제1 상부 기판 사이에 그리고 상기 적어도 하나의 컷팅 영역과 상기 제2 상부 기판 사이에 각각 배치되고, 상기 제1 및 제2 상부 기판들로부터 돌출되는 복수의 반도체 패턴들을 더 포함하고,
    상기 적어도 하나의 컷팅 영역은 상기 복수의 반도체 패턴들과 접촉하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 적어도 하나의 컷팅 영역은 상기 제1 및 제2 상부 기판들을 둘러싸는 반도체 장치.
  6. 제1 항에 있어서,
    상기 적어도 하나의 컷팅 영역은 상기 적어도 하나의 반도체 패턴과 상기 제1 상부 기판 사이에 배치되는 제1 컷팅 영역, 및 상기 적어도 하나의 반도체 패턴과 상기 제2 상부 기판 사이에 배치되는 제2 컷팅 영역을 포함하고,
    상기 제1 컷팅 영역은 상기 제1 상부 기판 및 상기 적어도 하나의 반도체 패턴과 접촉하고, 상기 제2 컷팅 영역은 상기 제2 상부 기판 및 상기 적어도 하나의 반도체 패턴과 접촉하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 적어도 하나의 반도체 패턴은 상기 제1 및 제2 컷팅 영역들과 접촉하는 오목한 홈들을 가지고,
    상기 제1 상부 기판은 상기 제1 컷팅 영역과 접촉하는 오목한 홈을 가지고, 상기 제2 상부 기판은 상기 제2 컷팅 영역과 접촉하는 오목한 홈을 가지는 반도체 장치.
  8. 제1 항에 있어서,
    상기 적어도 하나의 반도체 패턴은 상기 제1 및 제2 상부 기판들 사이에 배치되는 복수의 반도체 패턴들을 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 적어도 하나의 컷팅 영역은 상기 복수의 반도체 패턴들과 상기 제1 상부 기판 사이에 배치되는 제1 컷팅 영역 및 상기 복수의 반도체 패턴들과 상기 제2 상부 기판 사이에 배치되는 제2 컷팅 영역을 포함하고,
    상기 제1 컷팅 영역은 상기 제1 상부 기판 및 상기 복수의 반도체 패턴들과 접촉하고, 상기 제2 컷팅 영역은 상기 제2 상부 기판 및 상기 복수의 반도체 패턴들과 접촉하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 컷팅 영역은 상기 제1 상부 기판을 둘러싸고, 상기 제2 컷팅 영역은 상기 제2 상부 기판을 둘러싸는 반도체 장치.
  11. 제1 항에 있어서,
    상기 메모리 셀 영역들은,
    상기 제1 및 제2 상부 기판들 상에 수직하게 서로 이격되어 적층되는 복수의 게이트 전극들; 및
    상기 복수의 게이트 전극들을 관통하며 상기 제1 및 제2 상부 기판의 상면에 수직하게 연장되는 복수의 수직 채널 구조체들을 포함하고,
    상기 적어도 하나의 컷팅 영역의 수직 높이는 상기 복수의 수직 채널 구조체들의 수직 높이보다 큰 반도체 장치.
  12. 제1 항에 있어서,
    상기 적어도 하나의 컷팅 영역은 전체가 절연 물질로 매립된 반도체 장치.
  13. 제1 항에 있어서,
    상기 제1 및 제2 메모리 셀 영역들 및 상기 제1 및 제2 상부 기판들을 관통하는 복수의 관통 영역들을 더 포함하고,
    상기 적어도 하나의 컷팅 영역의 상면은 상기 복수의 관통 영역들의 상면보다 높은 반도체 장치.
  14. 하부 기판;
    상기 하부 기판 상에 제공되는 회로 소자들;
    상기 회로 소자들을 덮는 하부 층간 절연층;
    상기 하부 기판 상에 배치되는 복수의 상부 기판들;
    상기 복수의 상부 기판들 상에 각각 제공되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들을 덮는 상부 층간 절연층; 및
    상기 복수의 상부 기판들 사이에 배치되고, 상기 상부 층간 절연층을 관통하고 상기 하부 층간 절연층과 접촉하는 적어도 하나의 컷팅 영역을 포함하는 반도체 장치.
  15. 하부 기판 상에 주변 회로를 이루는 회로 소자들을 형성하는 단계;
    상부 기판들 및 상기 상부 기판들을 서로 연결하는 반도체 패턴들을 형성하는 단계;
    상기 상부 기판들 상에 희생층들 및 몰드 절연층들을 교대로 적층하는 단계;
    상기 희생층들 및 상기 몰드 절연층들을 관통하는 채널 구조체들을 형성하는 단계;
    상기 반도체 패턴들을 절단하는 적어도 하나의 컷팅 영역을 형성하는 단계; 및
    상기 희생층들을 제거하고 상기 희생층들이 제거된 영역에 게이트 전극들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 적어도 하나의 컷팅 영역을 형성하는 단계는 상기 채널 구조체들을 형성하는 단계 이후에 수행되는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 상부 기판들 및 상기 반도체 패턴들을 덮는 상부 층간 절연층을 형성하는 단계;를 더 포함하고,
    상기 적어도 하나의 컷팅 영역을 형성하는 단계는,
    상기 상부 층간 절연층 및 상기 반도체 패턴을 관통하는 개구부를 형성하는 단계; 및
    상기 개구부에 절연 물질을 매립하는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 제15 항에 있어서,
    상기 희생층들, 상기 몰드 절연층들 및 상기 상부 기판들을 관통하는 관통 영역들을 형성하는 단계를 더 포함하고,
    상기 관통 영역들의 높이는 상기 적어도 하나의 컷팅 영역의 높이보다 낮은 반도체 장치의 제조 방법.
  19. 제15 항에 있어서,
    상기 적어도 하나의 컷팅 영역은 상기 상부 기판들과 이격되어 배치되는 반도체 장치의 제조 방법.
  20. 제15 항에 있어서,
    상기 적어도 하나의 컷팅 영역은 상기 상부 기판들과 접촉하는 반도체 장치의 제조 방법.
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