KR20170128996A - 반도체 칩 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 칩은 기판 상에 형성된 주변 회로 영역; 상기 주변 회로 영역 상에 형성된 반도체층; 상기 반도체층과 전기적으로 연결된 암(arm)층; 및 상기 반도체층 상에 형성된 셀 영역을 포함한다.

Description

반도체 칩 및 그 제조 방법{semiconductor chip and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 칩 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 고집적화가 가능한 반도체 칩 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 고속으로 처리하는 것이 요구되고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 칩의 집적도를 증가시키고 RC 지연(RC delay)을 줄일 필요가 있으므로, 이에 대한 다양한 연구가 활발히 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 기판의 수직 방향으로 서로 다른 영역에 주변 회로 영역과 셀 영역을 형성함으로써 고집적화가 가능하고 및 RC 지연을 감소시킬 수 있는 반도체 칩을 제공하는 것이다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는 상술한 반도체 칩을 신뢰성 있게 제조할 수 있는 반도체 칩의 제조 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩은 기판 상에 형성된 주변 회로 영역; 상기 주변 회로 영역 상에 형성된 반도체층; 상기 반도체층과 전기적으로 연결된 암(arm)층; 및 상기 반도체층 상에 형성된 셀 영역을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 암층은 상기 반도체층과 동일 레벨로 형성될 수 있다. 상기 암층은 상기 반도체층의 일부분과 전기적으로 연결된 암 패턴일 수 있다. 상기 암층과 상기 반도체층은 동일 물질로 형성될 수 있다. 상기 반도체층 및 암층은 폴리실리콘층으로 구성될 수 있다. 상기 반도체층 및 암층은 단결정실리콘층으로 구성될 수 있다. 상기 암층은 도전층으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 셀 영역의 일측에는 패드 영역이 형성되어 있을 수 있다. 상기 패드 영역은 상기 기판 상에서 수직 방향으로 상기 암층과 오버랩되어 배치될 수 있다. 상기 패드 영역은 상기 기판 상에서 수직 방향으로 상기 반도체층과 오버랩되어 배치될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩은 기판 상에 형성된 주변 회로; 상기 주변 회로 상에 형성된 반도체층; 상기 반도체층과 동일 레벨로 형성되고 상기 반도체층의 일부분과 전기적으로 연결된 암층; 및 상기 반도체층 상에 형성되고 메모리 셀을 이루는 복수의 트랜지스터를 포함하는 셀 영역을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 암층은 상기 반도체층의 둘레 영역에 형성된 암 패턴이고, 상기 암층은 폴리실리콘층 또는 단결정실리콘층으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 메모리 셀은 상기 기판 상에서 상기 주변 회로와 오버랩되게 배치될 수 있다. 상기 메모리 셀은 상기 기판과 수평 방향으로 트랜지스터가 형성된 수평형 메모리 셀 또는 상기 기판에 수직한 방향으로 트랜지스터가 형성된 수직형 메모리 셀일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 주변 회로는 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 로우 디코더(row decoder), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit)를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 셀 영역 상에는 상기 주변 회로와 전기적으로 연결되는 주변 회로 배선 구조물이 형성되어 있을 수 있다. 상기 셀 영역의 일측에는 패드 영역이 형성되어 있고, 상기 패드 영역 상에는 상기 주변 회로와 전기적으로 연결되는 주변 회로 배선 구조물이 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩은 기판 상에 마련되고 주변 회로를 포함하는 주변 회로 영역; 상기 기판의 주변 회로 영역 상에 배치되는 반도체층; 상기 기판의 상부에 상기 반도체층의 일부분과 전기적으로 연결되고 동일 레벨로 형성된 암(arm)층; 및 상기 반도체층 상에 수직하는 방향으로 연장되는 채널층, 상기 채널층에 인접하도록 상기 반도체층 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층, 상기 채널층과 상기 게이트 전극층과 사이에 배치되는 게이트 절연층을 갖는 메모리 셀 어레이를 포함하는 셀 영역을 구비한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 기판은 상기 주변 회로 영역이 형성되는 제1 영역과, 상기 제1 영역으로부터 수직 방향으로 연장되어 상기 반도체층과 접촉하는 제2 영역으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 암층과 상기 반도체층은 폴리실리콘층 또는 단결정실리콘층으로 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 셀 영역의 일측에는 패드 영역이 형성되어 있고, 상기 셀 영역 또는 패드 영역에는 상기 주변 회로와 전기적으로 연결되는 주변 회로 배선 구조물이 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 제조 방법은 기판을 복수개의 칩 영역들로 구획하는 단계; 칩 영역들로 구획된 기판 상에 주변 회로 게이트 구조물을 포함하는 주변 회로를 형성하는 단계; 상기 주변 회로 상에 층간 절연층을 형성하는 단계; 상기 층간 절연층 내에 상기 주변 회로 게이트 구조물과 전기적으로 연결되는 하부 배선 구조물을 형성하는 단계; 상기 층간 절연층 및 하부 배선 구조물 상에 반도체층을 형성하는 단계; 상기 반도체층과 전기적으로 연결됨과 아울러 칩 영역들 사이를 전기적으로 연결하는 암층을 형성하는 단계; 상기 반도체층 상에 메모리 셀을 형성하는 단계; 및 상기 메모리 셀 및 주변 회로에 각각 연결되는 상부 배선 구조물 및 주변 회로 배선 구조물을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 반도체층 및 암층은 동일 단계에서 동시에 형성할 수 있다. 상기 반도체층은 폴리실리콘층 또는 단결정실리콘층으로 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 메모리 셀을 형성하는 단계는, 상기 반도체층에 공통 소스 영역을 형성하는 단계; 상기 반도체층 상에 예비 게이트 적층 구조물을 형성하는 단계; 상기 예비 게이트 전극 구조물에 채널홀을 형성하는 단계; 상기 채널홀 내에 게이트 절연층 및 채널층을 형성하는 단계; 상기 채널층 상에 드레인 영역을 형성하는 단계; 및 상기 예비 게이트 적층 구조물을 이용하여 그라운드 선택 라인, 워드 라인 및 스트링 선택 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 공통 소스 영역과 전기적으로 연결되는 공통 소스 라인을 형성하는 단계, 및 상기 드레인 영역에 연결되는 비트 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 공통 소스 라인을 형성하는 단계는, 상기 예비 게이트 적층 구조물을 선택적으로 식각하여 상기 공통 소스 영역을 노출하는 개구를 형성하는 단계와, 상기 개구 내에서 상기 공통 소스 영역과 전기적으로 연결되는 상기 공통 소스 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 상부 배선 구조물은 상기 비트 라인, 상기 그라운드 선택 라인, 워드 라인 및 스트링 선택 라인과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 주변 회로 배선 구조물을 형성하는 단계는, 상기 예비 게이트 적층 구조물을 선택적으로 식각하여 상기 하부 배선 구조물을 노출하는 수직 콘택홀을 형성하는 단계와, 상기 수직 콘택홀 내에서 상기 하부 배선 구조물과 전기적으로 연결되는 상기 주변 회로 배선 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 주변 회로 배선 구조물은, 상기 층간 절연층 상에 형성된 패드 절연층을 관통하여 상기 하부 배선 구조물과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상의 반도체 칩은 기판 상에 주변 회로 영역을 형성하고, 상기 주변 회로 영역 상에 반도체층을 형성하고, 상기 반도체층과 전기적으로 연결된 암층을 형성하고, 상기 반도체층 상에 셀 영역을 형성한다.
이에 따라, 본 발명의 기술적 사상의 반도체 칩은 기판의 수직 방향으로 서로 다른 영역에 주변 회로 영역과 셀 영역을 형성함으로써 고집적화가 가능하고 및 RC 지연을 감소시킬 수 있다.
아울러서, 본 발명의 기술적 사상의 반도체 칩은 반도체층에 전기적으로 연결된 암층을 포함하여 셀 영역을 구성하는 메모리 셀을 신뢰성 있게 제조할 수 있다.
도 1a 내지 도 1d는 본 발명에 의한 기술적 사상의 일 실시예에 의한 반도체 칩을 설명하기 위한 도면들이다.
도 2a 내지 도 2c는 본 발명에 의한 기술적 사상의 반도체 칩의 레이아웃도들이다.
도 3a 내지 도 3d는 본 발명에 의한 기술적 사상의 일 실시예에 의한 반도체 칩을 설명하기 위한 도면들이다.
도 4a 및 4b는 본 발명에 의한 기술적 사상의 일 실시예에 의한 반도체 칩을 설명하기 위한 도면들이다.
도 5a 내지 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체칩의 제조 방법을 나타내는 단면도들이다.
도 15a 내지 도 15c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 제조 방법의 흐름도이다.
도 16a는 본 발명의 기술적 사상의 반도체 칩의 제조 방법에 이용되는 식각 장치를 설명하기 위한 개략적인 도면이다.
도 16b는 도 16a를 이용하여 반도체 칩의 채널홀, 개구, 수직 콘택홀을 포함하는 홀부의 식각 공정을 설명하기 위한 도면이다,
도 16c는 도 16b와 비교를 위한 비교예의 홀부의 식각 공정을 설명하기 위한 단면도이다.
도 17a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩의 요부 사시도이다.
도 17b는 도 17a의 일부 확대도이다.
도 17c 및 도 17d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩의 요부 단면도이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩의 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩의 개략적인 블록 다이어그램이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩을 포함하는 카드를 보여주는 개략도이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩을 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 23은 본 발명의 기술적 사상에 의한 일 실시예에 의한 반도체 칩을 포함하는 전자 시스템을 보여주는 개략도이다.
도 24는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩을 포함하는 전자 장치를 개략적으로 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1a 내지 도 1d는 본 발명에 의한 기술적 사상의 일 실시예에 의한 반도체 칩을 설명하기 위한 도면들이다.
구체적으로, 도 1a 및 도 1b는 반도체 칩(12)의 단면도들이다. 도 1a 및 도 1b는 도 1d의 X-X' 및 Y-Y'에 따른 단면도일 수 있다. 도 1c 및 도 1d는 기판(10, W)에 구현되는 반도체 칩(12)을 설명하기 위한 것으로써 반도체층(14) 레벨을 도시한 평면도이다. 도 1d는 도 1c의 부분 확대도이다.
먼저, 도 1a 및 도 1b를 참조하면, 반도체 칩(12)은 기판(10, W) 상에 주변 회로 영역(26)이 형성될 수 있다. 기판(10)은 웨이퍼(wafer), 예컨대 실리콘 웨이퍼를 의미할 수 있다. 주변 회로 영역(26)은 주변 회로(PE)를 포함할 수 있다. 주변 회로(PE)는 셀 영역(15)으로 입출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다.
예를 들어 주변 회로(PE)는 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 로우 디코더(row decoder), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit) 등일 수 있다.
주변 회로 영역(26) 상에는 반도체층(14)이 형성될 수 있다. 반도체층(14)은 제2 기판으로 기능할 수 있다. 반도체층(14)은 반도체 패턴(SP)일 수 있다. 일 실시예에서, 반도체층(14)은 폴리실리콘층으로 구성될 수 있다. 일 실시예에서, 반도체층(14)은 단결정실리콘층으로 구성될 수 있다.
반도체층(14)의 일측에는 반도체층(14)과 전기적으로 연결된 암(arm)층(18)이 형성되어 있다. 암층(18)은 후에 설명하는 바와 같이 셀 영역(15)을 구성하는 메모리 셀(CE)을 신뢰성 있게 제조하기 위해 형성하는 물질층일 수 있다. 암층(18)은 반도체층(14)과 동일 레벨로 형성되어 있다. 암층(18)은 반도체층(14)의 일부분과 전기적으로 연결된 암 패턴일 수 있다. 암층(18)은 반도체층(14)의 둘레 영역(16)에 형성될 수 있다.
일 실시예에서, 암층(18)은 반도체층(14)과 동일 물질로 형성될 수 있다. 예컨대, 암층(18)은 폴리실리콘층 또는 단결정실리콘층으로 형성될 수 있다. 일 실시예에서, 암층(18)은 반도체층(14)과 다른 물질, 예컨대 도전층으로 구성될 수 있다. 암층(18)을 구성하는 도전층은 금속층, 예컨대 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 텅스텐, 티타늄, 탄탈륨, 티타늄 질화물, 티타늄 질화물으로 구성될 수 있다.
반도체층(14) 상에는 메모리 셀(CE, 또는 메모리 셀 어레이)을 포함하는 셀 영역(15)이 형성될 수 있다. 메모리 셀(CE)은 기판(10, W) 상에서 주변 회로(PE)와 오버랩되게 배치될 수 있다. 셀 영역(15)은 후술하는 바와 같이 복수개의 트랜지스터들로 구성될 수 있다. 셀 영역(15)은 수평형(또는 평판형) 메모리 셀들 또는 수직형 메모리 셀들을 포함할 수 있다. 수평형 메모리 셀은 반도체층(14) 상에 수평 방향으로 형성된 트랜지스터를 포함할 수 있다. 수직형 메모리 셀은 반도체층(14) 상에 수직 방향으로 형성된 트랜지스터를 포함할 수 있다.
예컨대, 수직형 메모리 셀은 후술하는 바와 같이 반도체층(14) 상에 수직하는 방향으로 연장되는 채널층, 채널층에 인접하도록 반도체층(14) 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층, 채널층과 게이트 전극층 사이에 배치되는 게이트 절연층을 갖는 메모리 셀(CE)을 포함할 수 있다.
셀 영역(15)의 일측에는 패드 영역(24a, 24b)이 형성될 수 있다. 패드 영역(24a, 24b)은 셀 영역(15)과 동일 레벨에 형성되거나 상부 레벨에 형성될 수도 있다. 일 실시예에서, 도 1a에 도시한 바와 같이 패드 영역(24a)은 기판 상에서 반도체층(14) 상부에 형성되지 않으므로 수직 방향으로 암층(18)과 오버랩되어 배치될 수 있다. 일 실시예에서, 도 1b에 도시한 바와 같이 패드 영역(24b)은 반도체층(14) 상에 형성되어 수직 방향으로 암층(18)과 오버랩되지 않을 수 있다.
다음에, 도 1c 및 도 1d를 참조하면, 기판(10, W) 상에는 서로 이격되어 복수개의 반도체 칩(12)이 배치될 수 있다. 반도체 칩(12) 내에는 반도체층(14)이 형성될 수 있다. 반도체층(14)의 둘레에는 둘레 영역(16)이 배치될 수 있다. 둘레 영역(16)의 면적 및 반도체층(14)의 면적은 반도체 칩(12)의 설계 사항에 따라 변경될 수 있다.
둘레 영역(16)에는 반도체층(14)과 전기적으로 연결된 암(arm)층(18)이 배치될 수 있다. 암층(18)은 반도체층(14)의 일부분과 연결된 암 패턴일 수 있다. 도 1c 및 도 1d에서 암층(18)은 반도체층(14)의 네 변에 모두 형성한 것으로 편의상 도시한다. 암층(18)은 기판(10) 상에서 복수개의 반도체층(14)들 간을 서로 연결할 수 있으면 적어도 반도체층(14)의 한 변에만 형성하더라도 무방하다. 암층(18)은 후에 설명하는 바와 같이 셀 영역(15)을 구성하는 메모리 셀(CE)을 신뢰성 있게 제조하기 위해 형성하는 물질층일 수 있다.
기판(10) 상에 복수개의 반도체 칩(12)을 제조한 후, X축 커팅 라인(22) 및 Y축 커팅 라인(20)에 따라 기판(10)을 절단하여 개별화된 반도체 칩(12)이 얻어질 수 있다. 암층(18)은 기판(10)을 절단하더라도 개별화된 반도체 칩(12) 내에 위치할 수 있다.
도 2a 내지 도 2c는 본 발명에 의한 기술적 사상의 반도체 칩의 레이아웃도들이다.
구체적으로, 도 2a 내지 도 2c는 다양한 반도체 칩(12-1, 12-2, 12-3)의 레이아웃도이며, 본 발명의 기술적 사상이 이에 한정되는 것은 아닐 수 있다.
도 2a의 반도체 칩(12-1)은 중앙 부분에 반도체층(14-1) 및 셀 영역(15-1)이 위치할 수 있다. 반도체층(14-1)은 반도체 패턴(SP)을 포함하며, 셀 영역(15-1)은 메모리 셀(CE)을 포함할 수 있다. 반도체층(14-1) 및 셀 영역(15-1)의 하부에는 주변 회로 영역(26-1a, 26-1b)이 배치될 수 있다. 주변 회로 영역(26-1a, 26-1b)은 기판(미도시) 상에 배치될 수 있다. 주변 회로 영역(26-1a, 26-1b)은 주변 회로(PE)를 포함할 수 있다. 주변 회로 영역(26-1a, 26-1b)은 반도체층(14-1) 및 셀 영역(15-1)과 오버랩되어 배치될 수 있다. 주변 회로 영역(26-1a, 26-1b)은 가로 방향으로 배치된 주변 회로 영역(26-1a) 및 세로 방향으로 배치된 주변 회로 영역(26-1b)으로 나뉘어질 수 있다.
평면적으로 반도체층(14-1) 및 셀 영역(15-1)의 둘레에는 둘레 영역(16-1)이 배치될 수 있다. 둘레 영역(16-1)에는 암(arm)층(18-1)이 배치될 수 있다. 암층(18-1)은 앞서 설명한 바와 같이 반도체층(14-1)의 일부분과 연결되는 암 패턴일 수 있다.
평면적으로 반도체층(14-1) 및 셀 영역(15-1)의 일측에는 패드 영역(24-1)이 배치될 수 있다. 패드 영역(24-1)은 도 1a의 참조번호 24a에 해당할 수 있다. 패드 영역(24-1)은 반도체층(14-1) 및 셀 영역(15-1)의 일측에서 수직 방향으로 암층(18-1)과 오버랩되어 배치될 수 있다. 도 2a에서, 패드 영역(24-1)은 반도체층(14-1) 및 셀 영역(15-1)의 좌측에 배치되어 있으나, 우측, 상측 및 하측에도 배치될 수 있다.
도 2b의 반도체 칩(12-2)은 중앙 부분에 반도체층(14-2a, 14-2b, 14-2c) 및 셀 영역(15-2)이 위치할 수 있다. 반도체층(14-2a, 14-2b, 14-2c)은 셀 영역(15-2) 및 주변 회로 영역(26-2a, 26-2b)과 오버랩되는 제1 반도체층(14-2a), 셀 영역(15-2)이나 패드 영역(24-2)과 오버랩되지 않는 제2 반도체층(14-2b), 패드 영역(24-2b)과 오버랩되는 제3 반도체층(14-2c)으로 나뉘어질 수 있다. 반도체층(14-2a, 14-2b, 14-2c)은 반도체 패턴(SP1, SP2, SP3)을 포함한다. 셀 영역(15-2)은 메모리 셀(CE)을 포함할 수 있다.
반도체층(14-2a) 및 셀 영역(15-2)의 하부에는 주변 회로 영역(26-2a, 26-2b)이 배치될 수 있다. 주변 회로 영역(26-2a, 26-2b)은 주변 회로(PE)를 포함할 수 있다. 주변 회로 영역(26-2a, 26-2b)은 반도체층(14-2a) 및 셀 영역(15-2)과 오버랩되어 배치될 수 있다. 평면적으로 반도체층(14-2a, 14-2b, 14-2c) 및 셀 영역(15-2)의 둘레에는 둘레 영역(16-2)이 배치될 수 있다. 둘레 영역(16-2)에는 암(arm)층(18-2)이 배치될 수 있다. 암층(18-2)은 앞서 설명한 바와 같이 반도체층(14-2a, 14-2b, 14-2c)의 일부분과 전기적으로 연결되는 암 패턴일 수 있다.
평면적으로 반도체층(14-2a, 14-2b, 14-2c) 및 셀 영역(15-2)의 일측에는 패드 영역(24-2)이 배치될 수 있다. 패드 영역(24-2)은 반도체층(14-2c)과 수직 방향으로 오버랩되어 배치될 수 있다. 패드 영역(24-2)은 도 1b의 참조번호 24b에 해당할 수 있다. 도 2b에서, 패드 영역(24-2)은 반도체층(14-2a) 및 셀 영역(15-2)의 좌측에 배치되어 있으나, 우측, 상측 및 하측에도 배치될 수 있다.
도 2c의 반도체 칩(12-3)은 중앙 부분에 반도체층(14-3) 및 셀 영역(15-3)이 위치할 수 있다. 반도체층(14-3)은 반도체 패턴(SP)을 포함한다. 셀 영역(15-3)은 메모리 셀(CE)을 포함할 수 있다.
반도체층(14-3) 및 셀 영역(15-3)의 하부에는 복수개의 주변 회로 영역(26-3a, 26-3b, 26-3c, 26-3d, 26-3e)이 배치될 수 있다. 주변 회로 영역(26-3a, 26-3b, 26-3c, 26-3d, 26-3e)은 주변 회로(PE)를 포함할 수 있다. 주변 회로 영역(26-3a, 26-3b, 26-3c, 26-3d, 26-3e)은 반도체층(14-3) 및 셀 영역(15-3)과 오버랩되어 배치될 수 있다.
평면적으로 반도체층(14-3) 및 셀 영역(15-3)의 둘레에는 둘레 영역(16-3)이 배치될 수 있다. 둘레 영역(16-3)에는 암(arm)층(18-3)이 배치될 수 있다. 암층(18-3)은 앞서 설명한 바와 같이 반도체층(14-3)의 일부분과 전기적으로 연결되는 암 패턴일 수 있다. 평면적으로 반도체층(14-3) 및 셀 영역(15-3)의 일측에는 패드 영역(24-3)이 배치될 수 있다.
패드 영역(24-3)은 반도체층(14-3)과 수직 방향으로 오버랩되어 배치되지 않을 수 있다. 패드 영역(24-3)은 도 1a의 참조번호 24a에 해당할 수 있다. 도 2c에서, 패드 영역(24-3)은 반도체층(14-3) 및 셀 영역(15-3)의 좌측에 배치되어 있으나, 우측, 상측 및 하측에도 배치될 수 있다.
이하에서는 도 1a 내지 도 1d, 및 도 2a 내지 도 2c를 이용하여 반도체 칩을 구현한 실시예들을 설명한다.
도 3a 내지 도 3d는 본 발명에 의한 기술적 사상의 일 실시예에 의한 반도체 칩을 설명하기 위한 도면들이다.
구체적으로, 도 3a는 예시적인 실시예에 따른 반도체 칩(1000)의 레이아웃도이고, 도 3b 내지 도 3d는 반도체 칩(1000)을 나타내는 단면도들이다. 도 3b, 3c 및 3d는 각각 도 3a의 3B-3B', 3C-3C', 및 3D-3D'에 따른 단면도이다. 반도체 칩(1000)은 도 1 및 도 2의 반도체 칩(12)에 해당할 수 있다.
도 3a 내지 도 3d를 참조하면, 반도체 칩(1000)의 기판(110)은 셀 영역(I), 제1 주변 회로 영역(II), 제2 주변 회로 영역(III) 및 패드 영역(IV)을 포함할 수 있다. 셀 영역(I), 제1 주변 회로 영역(II), 제2 주변 회로 영역(III) 및 패드 영역(IV)의 면적은 편의상 설정한 것이며, 칩 설계에 따라 다르게 구성할 수 있다. 패드 영역(IV)은 설명의 편의상 크게 설정하여 도시한다. 셀 영역(I)은 수직형 메모리 셀들이 배치되는 영역일 수 있다. 제1 및 제2 주변 회로 영역들(II, III)은 수직형 메모리 셀들을 구동하기 위한 주변 회로들이 배치되는 영역들일 수 있다.
제1 주변 회로 영역(II)은 셀 영역(I)의 하부에 배치되어 셀 영역(I)과 수직 방향으로 오버랩될 수 있다. 제1 주변 회로 영역(II) 내에 배치되는 주변 회로들은 셀 영역(I)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예를 들어 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit) 등일 수 있다.
제2 주변 회로 영역(III)은 셀 영역(I)의 일측 상에 배치될 수 있고, 셀 영역(I) 및/또는 제1 주변 회로 영역(II)과 오버랩되지 않도록 배치될 수 있다. 제2 주변 회로 영역(III)에 형성되는 주변 회로들은 예를 들어 로우 디코더(row decoder)일 수 있다.
도 3a에서는 제2 주변 회로 영역(III)에 배치되는 주변 회로들은 셀 영역(I)과 오버랩되지 않도록 배치된 것으로 도시되었으나, 제2 주변 회로 영역(III)의 레이아웃이 이에 한정되는 것은 아니며 설계에 따라 제2 주변 회로 영역(III)에 배치되는 주변 회로들이 셀 영역(I) 하부에 형성되는 것도 가능하다. 패드 영역(IV)은 셀 영역(I)의 타측 상에 형성될 수 있다. 패드 영역(IV)은 셀 영역(I)의 수직형 메모리 셀들 각각의 워드 라인들로부터 연결되는 배선층을 포함하는 영역일 수 있다.
기판(110)의 제1 주변 회로 영역(II)에는 소자 분리층(112)에 의해 액티브 영역이 정의될 수 있다. 액티브 영역에는 주변 회로 p 웰(114p) 및 주변 회로 n 웰(114n)이 형성될 수 있다. 주변 회로 p 웰(114p) 상에는 NMOS 트랜지스터가 형성될 수 있고, 주변 회로 n 웰(114n) 상에는 PMOS 트랜지스터가 형성될 수 있다. 주변 회로 게이트 구조물(120)은 기판(110)의 액티브 영역 상에 형성될 수 있다. 주변 회로 게이트 구조물(120)은 주변 회로 게이트 절연층(122), 주변 회로 게이트 전극층(124), 주변 회로 스페이서(126) 및 소스/드레인 영역(128)을 포함할 수 있다.
더미 게이트 구조물(130)은 기판(110)의 필드 영역, 즉 소자 분리층(112) 상부에 형성될 수 있다. 더미 게이트 구조물(130)은 셀 영역(I)과 오버랩되게 배치될 수도 있고, 셀 영역(I)의 외곽을 따라 배치될 수도 있다. 더미 게이트 구조물(130)은 더미 게이트 절연층(132), 더미 게이트 전극층(134) 및 더미 스페이서(136)를 포함할 수 있다.
제1 식각 정지층(140)은 기판(110) 상에서 주변 회로 게이트 구조물(120) 및 더미 게이트 구조물(130)을 커버할 수 있다. 제1 식각 정지층(140)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함하며, 주변 회로 게이트 구조물(120) 및 더미 게이트 구조물(130)을 컨포말하게 커버하도록 소정의 두께로 형성될 수 있다.
제1 식각 정지층(140) 상에 제1 내지 제3 층간 절연층들(142, 144, 146)이 순차적으로 적층될 수 있다. 제1 내지 제3 층간 절연층들(142, 144, 146)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
하부 배선 구조물(150)은 제1 내지 제3 층간 절연층들(142, 144, 146) 내부에 형성되며, 주변 회로 게이트 구조물(120)에 연결될 수 있다. 하부 배선 구조물(150)은 제1 배선 콘택(152), 제1 하부 배선층(154), 제2 배선 콘택(156) 및 제2 하부 배선층(158)을 포함할 수 있다. 제1 하부 배선층(154)은 제1 층간 절연층(142) 상에 형성되며, 제1 배선 콘택(152)을 통해 주변 회로 게이트 구조물(120)에 전기적으로 연결될 수 있다. 제2 하부 배선층(158)은 제2 층간 절연층(144) 상에 형성될 수 있고, 제2 배선 콘택(156)을 통해 제1 하부 배선층(154)에 연결될 수 있다.
제1 및 제2 하부 배선층들(154, 158)은 융점이 높은 금속 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 하부 배선층(154, 158)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈 등의 금속, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등의 도전 물질을 포함할 수 있다.
한편, 도 3b 내지 도 3d에서는 하부 배선 구조물(150)은 두 개의 하부 배선층들(154, 158)이 두 개의 배선 콘택들(152, 156)에 의해 연결되는 구조를 갖는 것으로 도시하였지만, 제1 주변 회로 영역(II)의 레이아웃, 주변 회로 게이트 구조물(120)의 종류 및 배열에 따라 하부 배선 구조물(150)은 세 개 이상의 하부 배선층들이 세 개 이상의 배선 콘택들에 의해 연결되는 구조를 가질 수도 있다.
더미 배선 구조물(160)은 제1 내지 제3 층간 절연층들(142, 144, 146) 내부에서 더미 게이트 구조물(130)에 연결될 수 있다. 더미 배선 구조물(160)은 제1 더미 배선 콘택(162), 제1 더미 배선층(164), 제2 더미 배선 콘택(166) 및 제2 더미 배선층(168)을 포함할 수 있다.
반도체층(170)은 제3 층간 절연층(146) 상에 형성될 수 있다. 반도체층(170)은 도 1a 내지 도 1d 및 도 2a 내지 도 2c의 참조번호 14에 해당할 수 있다. 반도체층(170)은 도 3c 및 도 3d에 도시한 바와 같이 반도체 패턴일 수 있다. 예시적인 실시예들에서 있어서, 반도체층(170)은 셀 영역(I) 및 패드 영역(IV)과 오버랩되게 형성될 수 있으며, 제2 주변 회로 영역(III) 일부에는 반도체층(170)이 형성되지 않을 수도 있다.
반도체층(170)은 그 상부에 수직형 메모리 셀들이 형성될 제2의 기판으로 기능할 수 있다. 반도체층(170)의 상부, 즉 z축 방향의 상측으로 메모리 셀(CE)이 형성되며, 반도체층(170)의 하부, 즉 z축 방향의 하측으로 주변 회로(PE)가 형성될 수 있다. 예시적인 실시예들에 있어서, 반도체층(170)은 단결정실리콘층일 수 있다. 예시적인 실시예들에서 있어서, 반도체층(170)은 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 예를 들어, 반도체층(170)은 p형 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 반도체층(170)은 약 20 내지 500 nm의 높이로 형성될 수 있으나, 반도체층(170)의 높이가 이에 한정되는 것은 아니다.
셀 영역(I)의 반도체층(170) 부분에 기판(110)의 주면에 평행한 제1 방향(도 3c의 x 방향)으로 연장하는 공통 소스 영역(172)이 형성될 수 있다. 공통 소스 영역(172)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있고, 공통 소스 영역(172)과 반도체층(170) 내부의 p 웰(도시되지 않음)은 p-n 접합 다이오드를 형성할 수 있다. 공통 소스 영역(172)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다.
셀 영역(I) 외곽의 반도체층(170) 부분에 P+ 웰(174)이 형성될 수 있다. P+ 웰(174)은 반도체층(170)의 가장자리 부분에서 기판(110)의 주면에 평행한 제2 방향(도 3a의 y 방향)을 따라 이격되어 복수 개로 배열될 수 있다. P+ 웰(174)은 p형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. P+ 웰(174)은 반도체층(170) 내에 형성되는 p 웰 내부로 전류를 공급하여 메모리 셀이 높은 응답 속도를 구현할 수 있도록 할 수 있다.
반도체층(170)의 둘레에서 반도체층(170)의 일측에는 반도체층(170)과 전기적으로 연결된 암(arm)층(171)이 형성되어 있다. 암층(171)은 도 1a 내지 도 1d, 및 도 2a 내지 도 2c의 참조번호 18에 해당할 수 있다. 암층(171)은 후에 설명하는 바와 같이 메모리 셀(CE)을 신뢰성 있게 제조하기 위해 형성하는 물질층일 수 있다. 암층(171)은 반도체층(170)과 동일 레벨로 형성되어 있다.
암층(171)은 반도체층(170)의 일부분과 전기적으로 연결된 암 패턴일 수 있다. 일 실시예에서, 암층(171)은 반도체층(170)과 동일 물질로 형성될 수 있다. 예컨대, 암층(171)은 폴리실리콘층 또는 단결정실리콘층으로 형성될 수 있다. 일 실시예에서, 암층(171)은 반도체층(170)과 다른 물질, 예컨대 도전층으로 구성될 수 있다.
선택적으로, 반도체층(170)과 제3 층간 절연층(146) 사이에는 배리어 금속층(178)이 개재될 수 있다. 예시적인 실시예들에 있어서, 배리어 금속층(178)은 티타늄, 탄탈륨, 티타늄 질화물, 티타늄 질화물 등을 포함할 수 있다. 배리어 금속층(178)은 제1 반도체층(170)과 오믹 콘택을 형성하여, 배리어 금속층(178) 하부에 형성되는 제1 및 제2 매립 콘택들(182, 184)과 반도체층(170) 사이의 저항을 감소시킬 수 있다. 그러나, 제1 및 제2 매립 콘택들(182, 184)로 사용되는 금속 물질의 종류 및 반도체층(170)의 도핑 농도에 따라 배리어 금속층(178)이 불필요한 경우에는 배리어 금속층(178)이 형성되지 않을 수도 있다.
공통 소스 영역(172) 하부의 배리어 금속층(178) 부분 및 더미 배선 구조물(160) 사이에는 제1 매립 콘택(182)이 형성될 수 있다. 이에 따라, 공통 소스 영역(172)은 제1 매립 콘택(182) 및 더미 배선 구조물(160)을 통해 더미 게이트 구조물(130)에 전기적으로 연결될 수 있다. 제1 매립 콘택(182)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈 등의 금속, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등의 금속 물질을 포함할 수 있다.
제1 매립 콘택(182)은 공통 소스 영역(172)을 기판(110) 상의 더미 게이트 구조물(130)로 전기적으로 연결시킴에 따라 수직형 메모리 소자의 오작동을 방지할 수 있다. 일반적으로, 공통 소스 영역(172)에 연결되는 배선 라인이 메모리 셀의 상부에 형성되는 경우, 메모리 셀 상부의 제한된 면적에 의해 다른 배선 라인을 형성할 수 있는 면적이 감소될 수 있다. 그러나, 공통 소스 영역(172)이 제1 매립 콘택(182)을 통해 기판(110) 상의 더미 게이트 구조물(130)로 연결되는 경우, 다른 배선 라인들에 의한 면적의 제한 없이 다수의 제1 매립 콘택(182)이 형성될 수 있고, 반도체 칩(1000)의 오작동을 효과적으로 방지할 수 있다.
P+ 웰(174) 하부의 배리어 금속층(178) 및 더미 배선 구조물(160) 사이에는 제2 매립 콘택(184)이 형성될 수 있다. 이에 따라, P+ 웰(174)은 제2 매립 콘택(184) 및 더미 배선 구조물(160)을 통해 더미 게이트 구조물(130)에 전기적으로 연결될 수 있다. P+ 웰(174)을 기판(110) 상의 더미 게이트 구조물(130)로 전기적으로 연결시킴에 따라 반도체 칩(1000)의 오작동을 방지할 수 있다.
반도체층(170) 상에는 제1 절연층(191), 그라운드 선택 라인(192), 제2 절연층(193), 제1 워드 라인(194), 제3 절연층(195), 제2 워드 라인(196), 제4 절연층(197), 스트링 선택 라인(198) 및 제5 절연층(199)이 순차적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198)은 텅스텐, 니켈, 코발트, 탄탈륨 등의 금속, 불순물이 도핑된 폴리실리콘, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등의 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 제1 내지 제5 절연층들(191, 193, 195, 197, 199)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
한편, 도 3a 내지 도 3d에는 2 개의 워드 라인들이 형성된 것으로 간략하게 도시하였지만, 이와는 달리 그라운드 선택 라인(192)과 스트링 선택 라인(198) 사이에 4 개, 8 개, 16 개, 32 개, 또는 64 개의 워드 라인들이 수직 방향으로 적층되고 상기 인접한 워드 라인들 사이에 각각 절연층들이 개재된 구조물이 형성될 수 있다. 또한, 워드 라인의 적층 개수는 이에 한정되는 것은 아니다. 또한, 그라운드 선택 라인(192) 및 스트링 선택 라인(198) 역시 각각 두 개 이상이 수직 방향으로 적층된 구조로 형성될 수 있다.
도시되지는 않았지만, 그라운드 선택 라인(192)과 제1 워드 라인(194) 사이 및/또는 제2 워드 라인(196)과 스트링 선택 라인(198) 사이에는 적어도 하나의 더미 워드 라인(도시되지 않음)이 형성될 수 있다. 더미 워드 라인은 수직 방향으로 메모리 셀들 사이의 간격(즉, 상기 라인들 사이의 간격)이 좁아지면서 발생할 수 있는 최하부의 워드 라인(194)과 그라운드 선택 라인(192) 사이 및/또는 최상부의 워드 라인(196)과 스트링 선택 라인(198) 사이의 셀간 간섭을 방지할 수 있다.
채널층(200)은 그라운드 선택 라인(192), 워드 라인들(194, 196), 스트링 선택 라인(198) 및 제1 내지 제5 절연층들(191, 193, 195, 197, 199)을 관통하여 기판(110) 상면에 수직한 제3 방향(도 3b의 z 방향)으로 연장할 수 있고, 채널층(200) 바닥면이 반도체층(170)의 상면에 접촉할 수 있다. 채널층(200)은 상기 제1 방향 및 상기 제2 방향을 따라 소정의 간격으로 이격되어 배열될 수 있다.
예시적인 실시예들에 있어서, 채널층(200)은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 이와는 달리 불순물이 도핑되지 않은 폴리실리콘을 포함할 수도 있다. 채널층(200)은 수직 방향으로 연장하는 컵 형상(또는 바닥이 막힌 실린더 형상)으로 형성될 수 있고, 채널층(200)의 내측벽 상에 매립 절연층(202)이 채워질 수 있다. 매립 절연층(202)의 상면은 채널층(200)의 상면과 동일한 레벨 상에 위치할 수 있다. 이와는 달리, 채널층(200)은 필라 형상으로 형성될 수 있고, 이러한 경우에 매립 절연층(202)이 형성되지 않을 수 있다.
채널층(200)과 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198) 사이에 게이트 절연층(204)이 개재될 수 있다. 게이트 절연층(204)은 순차적으로 적층된 터널 절연층(도 9의 204a 참조), 전하 저장층(도 9의 204b 참조) 및 블로킹 절연층(도 9의 204c)을 포함할 수 있다. 선택적으로, 게이트 절연층(204)과 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198) 사이에는 배리어 금속층(도시되지 않음)이 더 형성될 수도 있다.
터널 절연층(204a)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장층(204b)은 채널층(200)으로부터 터널링한 전자들이 저장되는 영역일 수 있고, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 절연층(204c)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 그러나, 블로킹 절연층(204c)의 물질이 이에 한정되는 것은 아니고, 고유전상수를 갖는 유전 물질(dielectric material)을 포함할 수 있다.
그라운드 선택 라인(192)과 그라운드 선택 라인(192)에 인접한 채널층(200) 부분 및 게이트 절연층(204) 부분이 함께 그라운드 선택 트랜지스터를 구성할 수 있다. 또한, 워드 라인들(194, 196)과 워드 라인들(194, 196)에 인접한 채널층(200) 부분 및 게이트 절연층(204) 부분이 함께 셀 트랜지스터를 구성할 수 있다. 스트링 선택 라인들(198)과 스트링 선택 라인들(198)에 인접한 채널층(200) 부분 및 게이트 절연층(204) 부분이 함께 스트링 선택 트랜지스터를 구성할 수 있다. 셀 영역(I)은 그라운드 선택 트랜지스터, 셀 트랜지스터들 및 스트링 선택 트랜지스터를 포함하여 메모리 셀을 구성할 수 있다.
채널층(200) 및 매립 절연층(202) 상에 드레인 영역(206)이 형성될 수 있다. 예시적인 실시예들에 있어서, 드레인 영역(206)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제5 절연층(199) 및 드레인 영역(206)의 측벽 상에는 제2 식각 정지층(210)이 형성될 수 있다. 제2 식각 정지층(210)의 상면은 드레인 영역(206)의 상면과 동일한 레벨 상에 형성될 수 있다. 제2 식각 정지층(210)은 실리콘 질화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
제2 식각 정지층(210) 상에 제4 층간 절연층(212)이 형성될 수 있다. 제4 층간절연층(212)은 노출된 스트링 선택 라인(198), 워드 라인들(194, 196) 및 그라운드 선택 라인(192)의 측면들을 커버할 수 있다. 제4 층간 절연층(212)의 상면은 드레인 영역(206)의 상면과 동일한 레벨 상에 형성될 수 있다.
제4 층간 절연층(212)을 관통하여 드레인 영역(206)에 연결되는 비트 라인 콘택(214)이 형성되고, 비트 라인 콘택(214) 상에 비트 라인(216)이 형성될 수 있다. 비트 라인(216)은 상기 제2 방향을 따라 연장될 수 있고, 제2 방향을 따라 배열된 복수 개의 채널층들(200)은 비트 라인(216)에 전기적으로 연결될 수 있다. 제4 층간 절연층(212) 상에 비트 라인(216)을 커버하는 제5 층간 절연층(218)이 형성될 수 있다.
공통 소스 영역(172) 상부에는 상기 제1 방향으로 연장하는 공통 소스 라인(222)이 형성될 수 있다. 공통 소스 라인(222) 양 측벽에 절연 물질을 포함하는 공통 소스 라인 스페이서(224)가 형성되어, 공통 소스 라인(222)과 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198) 사이의 전기적 연결을 방지할 수 있다. 공통 소스 라인(222)의 상면은 제2 식각 정지층(210)의 상면과 동일한 레벨 상에 형성될 수 있다.
주변 회로 배선 구조물(230)은 수직 콘택(232), 더미 비트 라인(234), 상부 배선층(236), 제3 배선 콘택(238) 및 더미 비트 라인 콘택(242)을 포함할 수 있다. 주변 회로 배선 구조물(230)은 셀 영역(I) 내에 배치될 수 있고, 그라운드 선택 라인(192), 워드 라인들(194, 196), 스트링 선택 라인(198) 및 반도체층(170)을 관통하여 주변 회로 게이트 구조물(120)과 전기적으로 연결될 수 있다.
수직 콘택(232)은 제4 층간 절연층(212), 제2 식각 정지층(210), 스트링 선택 라인(198), 워드 라인들(194, 196), 그라운드 선택 라인(192), 제1 반도체층(170) 및 배리어 금속층(178)을 관통하여 하부 배선 구조물(150)에 연결될 수 있다. 수직 콘택(232)의 바닥면은 제2 하부 배선층(158)의 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 수직 콘택(232)은 텅스텐, 니켈, 탄탈륨, 코발트, 알루미늄, 구리, 텅스텐 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 불순물이 도핑된 폴리실리콘 등의 도전 물질을 포함할 수 있다. 수직 콘택(232)의 수평 단면은 원형, 타원형, 직사각형, 또는 정사각형일 수 있으나, 수직 콘택(232)의 수평 단면이 이에 한정되는 것은 아니다.
수직 콘택(232)의 측벽 상에는 절연 물질을 포함하는 수직 콘택 스페이서(240)가 형성되어 수직 콘택(232)과 스트링 선택 라인(198), 워드 라인들(194, 196), 그라운드 선택 라인(192) 및 제1 반도체층(170) 사이의 전기적 연결을 방지할 수 있다. 수직 콘택(232) 상부에 더미 비트 라인 콘택(242)이 형성될 수 있다. 더미 비트 라인 콘택(242)은 비트 라인 콘택(214)과 동일한 레벨 상에 형성될 수 있다.
더미 비트 라인(234)은 더미 비트 라인 콘택(242) 및 제4 층간 절연층(212) 상에 형성될 수 있다. 더미 비트 라인(234)은 비트 라인(216)과 소정의 간격으로 이격되어 y 방향으로 연장되도록 형성될 수 있다. 더미 비트 라인(234)의 상면은 비트 라인(216)의 상면과 동일한 레벨 상에 형성될 수 있다. 더미 비트 라인(234) 하부에는 채널층(200)이 배열되지 않을 수 있다. 더미 비트 라인(234)은 하부에 제1 주변 회로 영역(II)이 형성된 셀 영역(I) 부분(즉, 셀 영역(I)과 제1 주변 회로 영역(II)이 오버랩되는 위치)에 형성될 수 있고, 주변 회로 게이트 구조물(120)과 상부 배선층(236) 사이의 전기적 연결 기능을 제공한다.
상부 배선층(236)은 제5 층간 절연층(218) 상에 형성되며, 제3 배선 콘택(238)을 통해 더미 비트 라인(234)에 연결될 수 있다. 상부 배선층(236)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au) 등의 금속을 포함할 수 있다. 상부 배선층(236)을 셀 영역(II)을 관통하는 수직 콘택(232)에 의해 주변 회로 게이트 구조물(120)에 전기적으로 연결시킴에 따라 상부 배선층(236)과 주변 회로 게이트 구조물(120) 사이의 거리를 최소화할 수 있다.
따라서, 주변 회로 게이트 구조물(120)과 메모리 셀들 사이의 배선 저항을 감소시킬 수 있고, 이에 따른 셀 전류 감소 등을 방지하여 반도체 칩(1000)의 전기적 특성이 향상될 수 있다. 또한, 기판(110)에서 수직 방향으로 오버랩되도록 셀 영역(I)과 제1 주변 회로영역(II)을 배열함에 따라, 기판(110)에 형성되는 셀 영역(I)의 면적을 효율적으로 증가시킬 수 있고, 반도체 칩(1000)은 집적도가 향상될 수 있다.
또한, 공통 소스 영역(172) 및 P+ 웰(174) 영역으로부터 연결되는 배선 라인을 제1 및 제2 매립 콘택들(182, 184)을 통해 셀 영역(I) 하부에 배치함으로써 셀 영역(I) 상부에 배선 라인이 형성되지 않을 수 있고, 상부 배선층(236)이 형성될 수 있는 면적을 확보할 수 있어, 반도체 칩(1000)의 전기적 특성이 향상될 수 있다.
기판(110)의 제2 주변 회로 영역(III)에는 주변 회로 게이트 구조물(120)이 형성될 수 있다. 주변 회로 게이트 구조물(120) 상부에 제1 식각 정지층(140), 제1 내지 제3 층간 절연층들(142, 144, 146)을 관통하는 하부 배선 구조물(150)이 형성될 수 있다. 제4 배선 콘택(242)은 제4 층간 절연층(212)을 관통하여 하부 배선 구조물(150)에 연결될 수 있다. 제4 배선 콘택(242) 및 제4 층간 절연층(212) 상에는 주변 회로 배선(244)이 형성될 수 있다. 제2 주변 회로 영역(III)에 형성된 주변 회로 게이트 구조물(120)은 셀 영역(I) 외부에서 형성된 제4 배선 콘택(242) 및 주변 회로 배선(244)을 통해 메모리 셀들에 전기적 신호를 제공할 수 있다.
패드 영역(IV)의 제4 층간 절연층(212) 내부에 그라운드 선택 라인 콘택(GSLC), 제1 및 제2 워드 라인 콘택들(WLC1, WLC2) 및 스트링 선택 라인 콘택(SSLC)이 배치될 수 있다. 그라운드 선택 라인 콘택(GSLC), 제1 및 제2 워드 라인 콘택들(WLC1, WLC2) 및 스트링 선택 라인 콘택(SSLC)은 제2 식각 정지층(210)을 관통하여 그라운드 선택 라인(192), 제1 및 제2 워드 라인들(194, 196) 및 스트링 선택 라인(198)에 각각 연결될 수 있다. 그라운드 선택 라인 콘택(GSLC), 제1 및 제2 워드 라인 콘택들(WLC1, WLC2) 및 스트링 선택 라인 콘택(SSLC)의 상부면들은 동일한 레벨 상에 형성될 수 있다.
제4 층간 절연층(212) 상에 그라운드 선택 라인 콘택(GSLC), 제1 및 제2 워드 라인 콘택들(WLC1, WLC2) 및 스트링 선택 라인 콘택(SSLC)과 각각 전기적으로 접촉하는 그라운드 선택 라인 패드(GSLP), 워드 라인 패드들(WLP1, WLP2) 및 스트링 선택 라인 패드(SSLP)가 형성될 수 있다. 도시되지는 않았지만, 그라운드 선택 라인 패드(GSLP), 워드 라인 패드들(WLP1, WLP2) 및 스트링 선택 라인 패드(SSLP)는 상부 배선 구조물과 전기적으로 연결될 수 있다.
도 4a 및 4b는 본 발명에 의한 기술적 사상의 일 실시예에 의한 반도체 칩을 설명하기 위한 도면들이다.
구체적으로, 도 4a는 본 발명의 예시적인 실시예들에 따른 반도체 칩(1000a)을 나타내는 레이아웃도이고, 도 4b는 도 4a의 4B-4B’에 따른 단면도이다. 반도체 칩(1000a)은 수평형(또는 평판형) 메모리 셀을 포함하고, 암(arm)층(321)의 위치가 다른 것을 제외하면 도 3a 내지 도 3d와 유사하다.
이에 따라, 도 4a 및 도 4b의 설명은 도 3a 내지 도 3d와 비교하여 차이점을 중심으로 설명한다. 도 4a 및 도 4b에서, 도 3a 내지 도 3d와 동일한 참조부호는 동일한 구성요소를 의미하도록 사용된다. 반도체 칩(1000a)은 도 1 및 도 2의 반도체 칩(12)에 해당할 수 있다.
도 4a 및 도 4b를 참조하면, 기판(110)은 셀 영역(V), 제1 주변 회로 영역(VI) 및 제2 주변 회로 영역(VII)을 포함할 수 있다. 셀 영역(V)에는 수평형 메모리 셀들이 배치될 수 있다.
반도체 칩(1000a)은 반도체층(320)을 포함할 수 있다. 반도체층(320)은 도 3a 내지 도 3d의 참조번호 170에 해당할 수 있다. 반도체층(320)은 셀 영역(V), 제1 주변 회로 영역(VI) 및 제2 주변 회로 영역(VII)과 오버랩되어 형성될 수 있다.
반도체층(320) 상에 제1 방향을 따라 이격되며 제2 방향을 따라 연장하는 복수개의 소자 분리 트렌치들(도시되지 않음)이 형성되어 반도체층(320)에 액티브 영역이 정의될 수 있다. 반도체층(320)에 제1 방향을 따라 연장되는 공통 소스 영역(332)이 형성될 수 있고, 반도체층(320)의 외곽 부분에는 P+ 웰(334)이 이격되어 형성될 수 있다.
반도체층(320)의 둘레에서 반도체층(320)의 일측, 예컨대 상하부에는 반도체층(320)과 전기적으로 연결된 암(arm)층(321)이 형성되어 있다. 암층(321)은 도 3a 내지 도 3d의 참조번호 171에 해당할 수 있다. 암층(321)은 후에 설명하는 바와 같이 메모리 셀(CE)을 신뢰성 있게 제조하기 위해 형성하는 물질층일 수 있다.
암층(321)은 반도체층(320)과 동일 레벨로 형성되어 있다. 암층(321)은 반도체층(320)의 일부분과 전기적으로 연결된 암 패턴일 수 있다. 일 실시예에서, 암층(321)은 반도체층(320)과 동일 물질로 형성될 수 있다. 예컨대, 암층(321)은 폴리실리콘층 또는 단결정실리콘층으로 형성될 수 있다. 일 실시예에서, 암층(321)은 반도체층(320)과 다른 물질, 예컨대 도전층으로 구성될 수 있다.
반도체층(320) 상에는 복수개의 터널 절연층 패턴들(342)이 제1 방향 및 제2 방향을 따라 이격되어 배열될 수 있다. 복수개의 터널 절연층 패턴들(342) 상에 복수 개의 전하 저장층 패턴들(344)이 형성될 수 있다. 이에 따라, 복수개의 전하 저장층 패턴들(344) 또한 상기 제1 방향 및 상기 제2 방향을 따라 이격되어 배치될 수 있다. 제1 방향으로 연장하고 제2 방향을 따라 이격되는 복수개의 블로킹 절연층 패턴(346)이 복수개의 전하 저장층 패턴(344) 상에 형성될 수 있다.
복수개의 블로킹 절연층 패턴들(346) 상에 복수개의 게이트 전극층들(348)이 형성될 수 있다. 복수개의 게이트 전극층들(348) 각각은 제1 방향으로 연장하며, 제2 방향을 따라 이격될 수 있다. 제2 방향을 따라 순차적으로 배열된 상기 복수개의 게이트 전극층들(348)은 그라운드 선택 라인(GSL), 제1 내지 제4 워드 라인들(WL1, WL2, WL3, WL4) 및 스트링 선택 라인(SSL)일 수 있다.
반도체층(320) 상에서 복수개의 게이트 전극층들(348)을 커버하는 제1 절연층(350)이 형성될 수 있다. 한편, 도시되지는 않았지만, 인접한 게이트 전극층들(348) 사이의 제1 절연층(350) 내에는 에어갭(air-gap)이 형성될 수도 있다.
주변 회로 배선 구조물(230a)은 수직 콘택(354), 더미 비트 라인(234), 상부 배선층(236), 제3 배선 콘택(238) 및 더미 비트 라인 콘택(242)을 포함할 수 있다. 수직 콘택(354)은 제1 및 제2 워드 라인들(WL1, WL2) 사이에서 제1 절연층(350), 제1 반도체층(320), 배리어 금속층(178) 및 제3 층간 절연층(146)을 관통하여 하부 배선 구조물(150)에 연결될 수 있다.
제1 절연층(350) 및 수직 콘택(354) 상에 제2 절연층(360)이 형성되고, 제2 절연층(360) 내에 수직 콘택(354)에 연결되는 더미 비트 라인(234)이 형성될 수 있다. 제2 절연층(360) 상에 더미 비트 라인(234) 및 비트 라인(216)이 형성되며, 제2 절연층(360) 상에 더미 비트 라인(234) 및 비트 라인(216)을 덮는 제3 절연층(362)이 형성될 수 있다. 제3 절연층(362) 상에 형성된 상부 배선층(236)이 제3 배선 콘택(238)을 통해 더미 비트 라인(234)에 연결될 수 있다.
도 5a 내지 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 제조 방법을 나타내는 단면도들이고, 도 15a 내지 도 15c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 제조 방법의 흐름도이다.
구체적으로, 도 5a 내지 도 14는 도 3a 내지 도 3d를 참조로 설명한 반도체 칩(1000)의 제조 방법일 수 있다. 도 5a, 6a, 7a, 8, 9, 10a, 11, 12a, 13a 및 14는 도 3a의 3B-3B’ 선을 따라 자른 단면도들이며, 도 5b, 6b, 7b, 10b, 12b 및 13b는 도 3a의 3C-3C’ 선을 따라 자른 단면도들이다.
도 5b, 6b, 7b, 10b, 12b 및 13b에 도시된 주변 회로 게이트 구조물(120)의 경우 편의상 소스/드레인 영역(128) 사이의 채널 영역(채널층)이 제2 방향(도 4b의 y 방향)을 따라 형성되는 것으로 도시하였으나, 이와는 달리 상기 채널 영역(채널층)은 제1 방향을 따라 형성될 수도 있다. 도 15a 내지 도 15c는 반도체 칩의 제조 방법의 흐름도로써, 필요에 따라서 제조 공정 순서는 변경될 수 있다.
도 5a, 도 5b 및 도 15a를 참조하면, 기판(110)을 복수개의 칩 영역들로 구획한다(S100). 칩 영역들로 구획하는 것은 도 1c에 도시한 바와 같다. 기판(110) 상에 버퍼 산화층(도시되지 않음) 및 실리콘 질화층(도시되지 않음)을 형성한 후, 상기 실리콘 질화층, 상기 버퍼 산화층 및 기판을 연속적으로 패터닝하여 버퍼 산화층 패턴(도시되지 않음) 및 실리콘 질화층 패턴(도시되지 않음) 및 트렌치(도시되지 않음)를 형성할 수 있다. 트렌치 내에 실리콘 산화물 등의 절연 물질을 매립함으로써 소자 분리층(112)이 형성될 수 있다. 실리콘 질화층 패턴의 상면이 노출될 때까지 소자 분리층(112)을 평탄화한 후, 상기 실리콘 질화층 패턴 및 상기 버퍼 산화층 패턴이 제거될 수 있다.
칩 영역들로 구획된 기판(110) 상에 주변 회로 게이트 구조물을 포함하는 주변 회로를 아래와 같이 형성한다(S200). 기판(110) 상에 희생 산화층(도시되지 않음)을 형성한 후, 포토레지스트를 이용하여 패터닝하고 제1 이온 주입 공정을 수행하여 기판(110)에 주변 회로 p 웰(114p)을 형성할 수 있다. 또한, 포토레지스트를 이용한 패터닝 및 제2 이온 주입 공정을 수행하여 기판(110)에 주변 회로 n 웰(114n)을 형성할 수 있다. 주변 회로 p 웰(114p)은 NMOS 트랜지스터 형성 영역일 수 있고, 주변 회로 n 웰(114n)은 PMOS 트랜지스터 형성 영역일 수 있다.
기판(110) 상에 주변 회로 게이트 절연층(122)이 형성될 수 있다. 주변 회로 게이트 절연층(122)은 순차적으로 적층된 제1 게이트 절연층(도시되지 않음) 및 제2 게이트 절연층(도시되지 않음)을 포함하도록 형성될 수 있다. 제1 및 제2 게이트 절연층들은 각각 저전압용 게이트 절연층 및 고전압용 게이트 절연층일 수 있다.
주변 회로 게이트 절연층(122) 상에 주변 회로 게이트 도전층(도시되지 않음)이 형성되고, 주변 회로 게이트 도전층을 패터닝하여 주변 회로 게이트 전극층(124)이 형성될 수 있다. 주변 회로 게이트 전극층(124)은 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 또한, 주변 회로 게이트 전극층(124)은 폴리실리콘층 및 금속층을 포함하는 다층 구조 또는 폴리실리콘층 및 금속 실리사이드층을 포함하는 다층 구조로 형성될 수 있다.
주변 회로 게이트 전극층(124)의 측벽에 주변 회로 스페이서(126)가 형성될 수 있다. 예를 들어, 주변 회로 스페이서(126)는 주변 회로 게이트 전극층(124) 상에 실리콘 질화층을 형성한 후 상기 실리콘 질화층에 이방성 식각 공정을 수행함으로써 형성될 수 있다. 주변 회로 게이트 전극층(124)의 양측 상에 배치된 기판(110) 부분에 소스/드레인 영역(128)이 형성될 수 있다. NMOS 트랜지스터의 경우에 소스/드레인 영역(128)은 n형 불순물로 도핑될 수 있고, PMOS 트랜지스터의 경우에 소스/드레인 영역(128)은 p형 불순물로 도핑될 수 있다. 소스/드레인 영역(128)은 LDD(lightly doped drain) 구조를 가질 수 있다.
이에 따라, 주변 회로 게이트 절연층(122), 주변 회로 게이트 전극층(124), 주변 회로 스페이서(126), 소스/드레인 영역(128)을 포함하는 주변 회로 게이트 구조물(120)이 완성될 수 있다. 주변 회로 게이트 구조물(120) 상에 제1 식각 정지층(140)이 형성될 수 있다. 제1 식각 정지층(140)은 예를 들어 실리콘 질화물, 실리콘 산질화물 또는 실리콘 산화물 등의 절연 물질을 사용하여 형성될 수 있다.
한편, 소자 분리층(112) 상에, 즉 필드 영역 상에 더미 게이트 구조물(130)을 형성할 수 있다. 더미 게이트 구조물(130)은 기판(110)의 가장자리 부분에 형성될 수 있고, 또한 후속 공정에서 상부에 메모리 셀이 배치될 기판(110) 부분에 형성될 수 있다.
도 6a, 도 6b 및 도 15a를 참조하면, 주변 회로 상에 층간 절연층(142, 144, 146)을 형성한다(S300). 층간 절연층(142, 144, 146) 내에 주변 회로 게이트 구조물(120)과 전기적으로 연결되는 하부 배선 구조물(150)을 형성한다(S400). 이의 제조 과정은 아래와 같을 수 있다.
먼저, 제1 식각 정지층(140) 상에 제1 층간 절연층(142)이 형성될 수 있다. 이후, 제1 층간 절연층(142) 및 제1 식각 정지층(140)을 관통하는 제1 배선 콘택홀(250)이 형성될 수 있다. 제1 배선 콘택홀(250)은 주변 회로 게이트 전극층(124) 또는 소스/드레인 영역(128) 상부를 노출하도록 형성될 수 있다. 이후, 제1 배선 콘택홀(250)에 도전 물질(도시되지 않음)을 매립한 후, 제1 층간 절연층(142) 상면이 노출될 때까지 상기 도전 물질을 평탄화하여 제1 배선 콘택홀(250) 내에 제1 배선 콘택(152)을 형성할 수 있다.
제1 층간 절연층(142) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝하여 제1 배선 콘택(152)에 전기적으로 연결되는 제1 하부 배선층(154)을 형성할 수 있다. 제1 하부 배선층(154) 및 제1 층간 절연층(142) 상에 제2 층간 절연층(144)이 형성될 수 있다. 제2 층간 절연층(144)을 관통하여 제1 하부 배선층(154) 상면을 노출하는 제2 배선 콘택홀(252)이 형성될 수 있다. 이후, 제2 배선 콘택홀(252)에 도전 물질(도시되지 않음)을 매립한 후, 제2 층간 절연층(144) 상면이 노출될 때까지 상기 도전 물질을 평탄화하여 제2 배선 콘택홀(252) 내에 제2 배선 콘택(156)을 형성할 수 있다.
제2 층간 절연층(144) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝하여 제2 배선 콘택(156)에 전기적으로 연결되는 제2 하부 배선층(158)을 형성할 수 있다. 제2 하부 배선층(158) 및 제2 층간 절연층(144) 상에 제3 층간 절연층(146)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 층간 절연층들(142, 144, 146)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 사용하여 형성될 수 있다. 하부 배선층들(154, 158) 및 배선 콘택들(152, 156)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈 등의 금속, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등의 도전 물질을 사용하여 형성될 수 있다. 전술한 공정을 수행하여, 하부 배선 구조물(150)이 형성될 수 있다.
한편, 더미 게이트 구조물(130) 상에도 하부 배선층들(154, 158) 및 배선 콘택들(152, 156)의 형성 공정과 유사한 공정들을 사용하여 제1 및 제2 더미 배선 콘택들(162, 166) 및 제1 및 제2 더미 배선층들(164, 168)이 형성될 수 있다. 이에 따라, 더미 배선 구조물(160)이 형성될 수 있다.
제3 층간 절연층(146)에 제2 더미 배선층(168)의 상면을 노출하는 제1 및 제2 매립 콘택홀들(도시되지 않음)을 형성하고, 상기 매립 콘택홀들 내부를 도전 물질로 매립한 후, 제3 층간 절연층(146)을 채움으로써 제2 더미 배선층(168)과 접촉하는 제1 및 제2 매립 콘택들(182, 184)을 형성한다.
도 7a, 도 7b, 도 15a 및 도 15b를 참조하면, 제3 층간 절연층(146) 및 제1 및 제2 매립 콘택들(182, 184)상에 배리어 금속층(178)을 형성한다. 예를 들어, 배리어 금속층(178)은 티타늄, 탄탈륨, 티타늄 질화물 등의 물질을 사용하여 형성할 수 있다.
배리어 금속층(178) 상에 반도체층(170)을 형성한다(S500). 배리어 금속층(178)이 형성되지 않을 경우 층간 절연층 및 하부 배선 구조물 상에 반도체층이 형성된다. 반도체층과 전기적으로 연결됨과 아울러 칩 영역들 사이를 전기적으로 연결되는 암(arm)층(171)을 형성한다(S600).
일 실시예에서, 반도체층(170)은 제1 불순물이 도핑된 폴리실리콘을 사용하여 화학기상증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 등을 사용하여 형성할 수 있다. 반도체층(170)은 약 20 내지 500nm의 두께로 형성될 수 있으나, 반도체층(170)의 두께가 이에 한정되는 것은 아니다. 반도체층(170)을 형성하는 공정에서 상기 제1 불순물이 인시츄 도핑될 수 있고, 이와는 달리 반도체층(170)을 형성한 이후에 상기 제1 불순물이 이온 주입 공정에 의해 도핑될 수도 있다. 제1 불순물은 등의 p 형 불순물일 수 있다.
일 실시예에서, 암층(171)은 앞서 제시된 증착 공정을 이용하여 반도체층(170)을 형성한 후 패터닝함으로써 형성된 암 패턴일 수 있다. 이에 따라, 암층(171)은 반도체층(170)과 동일 물질로 형성될 수 있다. 예컨대, 암층(171)은 불순물이 도핑된 폴리실리콘층으로 형성할 수 있다. 일 실시예에서, 암층(171)은 단결정실리콘층으로 형성될 수 있다.
일 실시예에서, 암층(171)은 반도체층(170)과 다른 물질로 형성될 수 있다. 예컨대, 암층(171)은 반도체층(170)을 형성한 후, 반도체층(170)과 전기적으로 연결되는 도전층(또는 도전 패턴)을 형성함으로써 얻어질 수 있다. 암층(171)은 후의 도 16에서 설명하는 바와 같이 메모리 셀(CE)을 신뢰성 있게 제조하기 위해 형성하는 물질층일 수 있다.
다음에는 반도체층 상에 메모리 셀을 형성하는 공정이 진행된다(S700). 반도체층(170)에 제1 이온주입 마스크(도시되지 않음)를 사용하여 제2 불순물을 도핑함으로써 반도체층(170)에 공통 소스 영역(172)이 형성될 수 있다(S710). 제2 불순물은 n형 불순물일 수 있다. 공통 소스 영역(172)은 제1 방향을 따라 연장하도록 형성될 수 있고, 공통 소스 영역(172) 하부에 제1 매립 콘택(182)이 위치할 수 있다. 이후, 상기 제1 이온주입 마스크는 제거될 수 있다.
반도체층(170)의 가장자리 부분에 제2 이온주입 마스크(도시되지 않음)를 사용하여 제3 불순물을 도핑함으로써 반도체층(170)에 P+ 웰(174)이 형성될 수 있다. 제3 불순물은 p형 불순물일 수 있다. 복수의 P+ 웰들(174)이 제2 방향을 따라 서로 이격될 수 있고, 복수의 P+ 웰들(174) 중 적어도 하나의 하부에 제2 매립 콘택(184)이 위치할 수 있다. 이후, 상기 제2 이온주입 마스크는 제거될 수 있다.
도 8 및 도 15b를 참조하면, 반도체층(170) 상에 제1 내지 제5 절연층들(191, 193, 195, 197, 199) 및 제1 내지 제4 예비 게이트 도전층들(192a, 194a, 196a, 198a)을 교대로 적층한 예비 게이트 적층 구조물(190)을 형성할 수 있다(S720).
예를 들어, 절연층들(191, 193, 195, 197, 199)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 사용하여 소정의 높이로 형성될 수 있다. 또한, 예비 게이트 도전층들(192a, 194a, 196a, 198a)은 실리콘 질화물, 실리콘 카바이드, 폴리실리콘을 사용하여 소정의 높이로 형성될 수 있다. 예비 게이트 도전층들(192a, 194a, 196a, 198a)은 각각 후속 공정에서 그라운드 선택 라인(도 11a의 192), 복수의 워드 라인들(도 11a의 194, 196) 및 스트링 선택 라인(도 11a의 198)을 형성하기 위한 예비막이거나 희생층들일 수 있다. 예비 게이트 도전층들(192a, 194a, 196a, 198a)의 개수는 상기 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인의 개수에 따라 적절히 선택될 수 있다.
도 9 및 도 15b를 참조하면, 예비 게이트 적층 구조물(190)을 선택적으로 식각하여 예비 게이트 적층 구조물(190)을 관통하며 기판(110)의 주면에 수직한 제3 방향으로 연장되는 채널홀(260)이 형성될 수 있다(S730). 채널홀(260)을 형성할 때 본 발명은 암층(171)을 구비하여 후의 도 16에서 설명하는 바와 같이 채널홀(260)의 깊이를 균일하고 신뢰성 있게 형성할 수 있다. 채널홀(260)은 제1 방향 및 제2 방향으로 서로 이격되어 복수개로 형성될 수 있고, 채널홀(260)의 바닥부에 제1 반도체층(170) 상면이 노출될 수 있다.
채널홀(260) 측벽, 채널홀(260) 바닥부에 노출된 반도체층(170) 상면 및 예비 게이트 적층 구조물(190) 상에 예비 게이트 절연층(도시되지 않음)이 형성되고, 이후 예비 게이트 절연층에 이방성 식각 공정을 수행하여 채널홀(260) 바닥부 및 예비 게이트 적층 구조물(190) 상에 형성된 예비 게이트 절연층 부분을 제거함으로써 채널홀(260) 측벽에 게이트 절연층(204)이 형성될 수 있다(S750).
이에 따라, 채널홀(260) 바닥부에 다시 반도체층(170) 상면이 노출될 수 있다. 게이트 절연층(204)은 채널홀(260) 측벽 상에 블로킹 절연층(204c), 전하 저장층(204b) 및 터널 절연층(204a)이 순차적으로 적층된 구조로 형성될 수 있다. 선택적으로, 블로킹 절연층(204c)이 형성되기 이전에 채널홀(260) 측벽 상에 배리어 금속층(도시되지 않음)을 더 형성할 수도 있다. 게이트 절연층(204)은 채널홀(260) 측벽 상에 소정의 두께로 컨포말하게 형성되어 채널홀(260) 내부를 완전히 매립하지 않을 수 있다.
이후, 채널홀(260) 내벽 및 예비 게이트 적층 구조물(190) 상에 도전층(도시되지 않음) 및 절연층(도시되지 않음)을 순차적으로 형성한 후, 예비 게이트 적층 구조물(190) 상면이 노출될 때까지 도전층 및 상기 절연층 상부를 평탄화하여, 채널홀(260) 내벽 상부에 채널층(200) 및 매립 절연층(202)을 형성할 수 있다. 채널층(200)의 바닥면은 채널홀(260) 바닥부에 노출된 반도체층(170) 상면과 접촉하며, 채널층(200)의 외측면은 게이트 절연층(204)과 접촉하도록 형성될 수 있다.
채널층(200)은 불순물이 도핑된 폴리실리콘을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있으나, 이와는 달리 채널층(200)은 불순물이 도핑되지 않은 폴리실리콘을 사용하여 형성될 수도 있다. 매립 절연층(202)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있다.
이후, 예비 게이트 적층 구조물(190) 상에 채널층(200), 매립 절연층(202) 및 게이트 절연층(204)의 상면들을 커버하는 제2 식각 정지층(210)을 형성할 수 있다. 제2 식각 정지층(210)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 등을 사용하여 형성될 수 있다.
제2 식각 정지층(210)에 채널층(200) 및 매립 절연층(202) 상면을 노출하는 드레인 홀(262)을 형성한 후, 드레인 홀(262)을 채우는 도전층(도시되지 않음)을 형성하고, 도전층 상부를 평탄화하여 드레인 영역(206)을 형성할 수 있다(S760). 드레인 영역(206)의 상면은 제2 식각 정지층(210)의 상면과 동일한 레벨 상에 형성될 수 있다.
도 10a, 도 10b, 도 15a 및 도 15c를 참조하면, 메모리 셀 및 주변 회로에 각각 연결되는 상부 배선 구조물 및 주변 배선 구조물을 형성한다(S800). 상부 배선 구조물 및 주변 배선 구조물을 형성하는 제조 과정을 아래와 같을 수 있다.
먼저, 제2 식각 정지층(210) 및 예비 게이트 적층 구조물(190)을 선택적으로 식각하여 제2 식각 정지층(210) 및 예비 게이트 적층 구조물(190)에 개구(264) 및 예비 수직 콘택홀(266)을 형성할 수 있다(S810, S820).
일 실시예에서, 개구(264) 및 예비 수직 콘택홀(266)은 이방성 식각 공정이 사용될 수도 있다. 개구(264) 및 예비 수직 콘택홀(266)을 형성할 때 본 발명은 암층(171)을 구비하여 후의 도 16에서 설명하는 바와 같이 개구(264) 및 예비 수직 콘택홀(266)을 균일하고 신뢰성 있게 형성할 수 있다.
개구(264)는 공통 소스 영역(172)의 상면을 노출시킬 수 있고, 수직 콘택홀(266)은 반도체층(170)의 상면을 노출시킬 수 있다. 수직 콘택홀(266)은 채널층(200)으로부터 제1 방향을 따라 소정의 거리만큼 이격되어 형성될 수 있다.
도 11 및 도 15c를 참조하면, 예비 수직 콘택홀(도 10a의 266) 바닥부에 노출된 반도체층(170) 부분, 배리어 금속층(178) 부분 및 제3 층간 절연층(146) 부분을 순차적으로 제거하여 예비 수직 콘택홀(266)이 아래 방향으로 확장된 수직 콘택홀(266a)을 형성할 수 있다(S820). 수직 콘택홀(266a)의 바닥부에 제2 하부 배선층(158)의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 수직 콘택홀(266a)을 형성하기 위한 공정에서 이방성 식각 공정이 사용될 수도 있다. 본 실시예에서, 예비 수직 콘택홀(266) 및 수직 콘택홀(266a)을 2회에 걸쳐 식각하는 것으로 설명하였으나, 1회로 형성할 수도 있다. 특히, 본 발명은 예비 수직 콘택홀(266) 및 수직 콘택홀(266a)의 종횡비(aspect ratio)가 크더라도 1회로 형성할 수 있다.
한편, 도 10a 내지 도 11에 도시된 것과는 달리, 개구(264)를 형성한 이후에 수직 콘택홀(266)을 형성할 수도 있다. 이러한 경우에, 개구(264)를 형성한 이후, 제2 식각 정지층(210), 예비 게이트 적층 구조물(190), 반도체층(170), 배리어 금속층(178) 및 제3 층간 절연층(146)을 순차적으로 식각함으로써 수직 콘택홀(266a)을 형성할 수 있다.
도 12a, 도 12b 및 도 15c를 참조하면, 예비 게이트 적층 구조물(190)에 실리사이드화 공정을 수행하여 제1 내지 제4 예비 게이트 도전층들(192a, 194a, 196a, 198a)을 각각 그라운드 선택 라인(192), 제1 워드 라인(194), 제2 워드 라인(196) 및 스트링 선택 라인(198)으로 변환시킬 수 있다(S830). 이때, 그라운드 선택 라인(192), 제1 워드 라인(194), 제2 워드 라인(196) 및 스트링 선택 라인(198)은 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등의 금속 실리사이드 물질을 포함할 수 있다.
이와는 달리, 개구(264)에 의해 노출된 게이트 도전층들(192a, 194a, 196a, 198a)만을 선택적으로 제거하고, 절연층들(191, 193, 195, 197, 199) 사이의 공간에 도전 물질을 매립함으로써 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198)을 형성할 수도 있다.
이때, 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198)은 텅스텐, 탄탈륨, 코발트, 니켈 등의 금속 물질을 사용하여 형성될 수 있다. 선택적으로, 상기 도전 물질을 매립하기 위한 공정 이전에, 절연층들(191, 193, 195, 197, 199) 사이의 공간에 노출된 게이트 절연층(204) 상에 배리어 금속층(도시되지 않음)을 더 형성할 수 있다.
도 13a, 도 13b 및 도 15c를 참조하면, 개구(264) 및 수직 콘택홀(266a)의 내벽 및 제2 식각 정지층(210) 상에 절연층(도시되지 않음)을 형성한 후, 상기 절연층을 이방성 식각하여 개구(264)의 양측벽들 및 수직 콘택홀(266a)의 측벽 상에 각각 공통 소스 라인 스페이서(224) 및 수직 콘택 스페이서(240)를 형성할 수 있다. 공통 소스 라인 스페이서(224) 및 수직 콘택 스페이서(240)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 형성될 수 있다.
이후, 개구(264) 및 수직 콘택홀(266a)을 매립하는 도전층(도시되지 않음)을 형성하고, 제2 식각 정지층(210) 상면이 노출될 때까지 상기 도전층 상부를 평탄화하여 개구(264) 및 수직 콘택홀(266a) 내벽 상에 각각 공통 소스 라인(222) 및 수직 콘택(232)을 형성할 수 있다(S840, S850).
도 14 및 도 15c를 참조하면, 마스크(도시되지 않음)를 이용한 복수의 패터닝 공정들을 사용하여 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198)을 패터닝할 수 있다. 이때, 제5 절연층(199) 및 제4 절연층(197)의 측면들은 스트링 선택 라인(198)의 측면과 서로 정렬되게 패터닝될 수 있고, 제3 절연층(195) 및 제2 절연층(193)의 측면들은 각각 제2 워드 라인(196) 및 제1 워드 라인(194)의 측면과 서로 정렬되게 패터닝될 수 있다. 또한, 제1 절연층(191)의 측면은 그라운드 선택 라인(192)의 측면과 서로 정렬되게 패터닝될 수 있다.
이후, 제2 식각 정지층(210) 및 패터닝된 그라운드 선택 라인(192), 워드 라인들(194, 196) 및 스트링 선택 라인(198)의 측면들을 커버하는 제4 층간 절연층(212)이 형성될 수 있다.
제4 층간 절연층(212)에 수직 콘택(232) 및 드레인 영역(206)의 상면들을 노출하는 더미 비트라인 콘택홀(도시되지 않음) 및 비트라인 콘택홀(도시되지 않음)을 형성하고, 상기 더미 비트라인 콘택홀 및 상기 비트라인 콘택홀에 도전 물질을 매립하고, 제4 층간 절연층(212) 상면이 노출될 때까지 상기 도전 물질 상부를 평탄화하여 더미 비트 라인 콘택(242) 및 비트라인 콘택(214)이 형성될 수 있다.
패드 영역(IV)의 평탄화된 제4 층간 절연층(212)에 스트링 선택 라인(198)을 노출하는 스트링 선택 라인 콘택홀(도시되지 않음), 워드 라인들(194, 196)을 노출하는 워드 라인 콘택홀들(도시되지 않음) 및 그라운드 선택 라인(192)을 노출하는 그라운드 선택 라인 콘택홀(도시되지 않음)을 형성할 수 있다.
또한, 제2 주변 회로 영역(III)에서 제2 하부 배선층(158)을 노출하는 주변 회로 콘택홀(도시되지 않음)을 형성할 수 있다. 스트링 선택 라인 콘택홀들, 워드 라인 콘택홀들, 그라운드 선택 라인 콘택홀 및 상기 주변 회로 콘택홀에 도전 물질을 매립한 후, 제4 층간 절연층(212) 상면이 노출될 때까지 상기 도전 물질 상부가 평탄화되어 각각 스트링 선택 라인 콘택(SSLC), 워드 라인 콘택들(WLC1, WLC2), 그라운드 선택 라인 콘택(GSLC) 및 주변 회로 콘택(242)이 형성될 수 있다.
제4 층간 절연층(212) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝하여 비트라인 콘택(214), 더미 비트 라인 콘택(242), 스트링 선택 라인 콘택(SSLC), 워드 라인 콘택들(WLC1, WLC2), 그라운드 선택 라인 콘택(GSLC) 및 주변 회로 콘택(242)에 각각 연결되는 비트 라인(216), 더미 비트 라인(234), 스트링 선택 라인 패드(SLP), 워드 라인 패드들(WLP1, WLP2), 그라운드 선택 라인 패드(GSLP) 및 주변 회로 배선(244)을 형성할 수 있다(S860, S870).
다시 도 3b 및 도 3c를 참조하면, 제4 층간 절연층(212) 상에 비트 라인(216), 더미 비트 라인(234), 스트링 선택 라인 패드(SLP), 워드 라인 패드들(WLP1, WLP2), 그라운드 선택 라인 패드(GSLP) 및 주변 회로 배선(244)을 커버하는 제5 층간 절연층(218)을 형성할 수 있다.
제5 층간 절연층(218)에 더미 비트 라인(234)의 상면을 노출하는 제3 배선 콘택홀(도시되지 않음)을 형성한 후, 상기 제3 배선 콘택홀에 도전 물질을 매립하여 제3 배선 콘택(238)을 형성할 수 있다. 제5 층간 절연층(218) 상에 제3 배선 콘택(238)에 전기적으로 연결되는 상부 배선층(236)을 형성할 수 있다. 아울러서, 도 3b 및 도 3c에 도시하지 않지만 비트 라인(216), 그라운드 선택 라인 및 워드 라인, 및 스트링 선택 라인과 전기적으로 연결되는 상부 배선 구조물(또는 상부 배선층)을 형성할 수 있다(S870).
이와 같은 제조 공정을 통하여 수직 콘택(232), 더미 비트 라인(234), 상부 배선층(236), 제3 배선 콘택(238) 및 더미 비트 라인 콘택(242)을 포함하는 주변 회로 배선 구조물(230)을 형성할 수 있다(S880). 상부 배선층(236)은 예를 들어, 알루미늄 구리 또는 니켈 등의 금속을 사용하여 형성될 수 있다. 전술한 공정들에 의해 반도체 칩(1000)이 제조될 수 있다.
도 16a는 본 발명의 기술적 사상의 반도체 칩의 제조 방법에 이용되는 식각 장치를 설명하기 위한 개략적인 도면이고, 도 16b는 도 16a를 이용하여 반도체 칩의 채널홀, 개구, 수직 콘택홀을 포함하는 홀부의 식각 공정을 설명하기 위한 도면이고, 도 16c는 도 16b와 비교를 위한 비교예의 홀부의 식각 공정을 설명하기 위한 단면도이다.
도 16a를 참조하면, 본 발명의 반도체 칩의 제조 방법에 이용되는 식각 장치(500)는 건식 식각 장치일 수 있다. 식각 장치(500)는 플라즈마를 이용한 플라즈마 식각 장치일 수 있다. 식각 장치(500)는 유도 결합형 플라즈마(Inductively Coupled Plasma: ICP) 식각 장치일 수 있다. 유도 결합형 플라즈마 식각 장치(500)는 코일형 안테나에 의해 유도된 전자기장을 이용해서 가스 노즐로부터 분사된 식각 가스로부터 플라즈마를 발생시켜 식각 공정을 수행할 수 있다. 코일형 안테나에 인가된 RF 파워는 유전판을 통해서 식각 가스로 전달될 수 있다.
본 실시예에서 식각 장치(500)로써 유도 결합형 플라즈마 식각 장치를 예시하지만, 용량 결합형 플라즈마(Capacitively Coupled Plasma: CCP) 식각 장치를 이용할 수 있다. 용량 결합형 플라즈마 식각 장치는 대향하는 척들에 RF 파워를 인가하여, 양 척들 사이에 형성되는 RF 전기장을 이용해서 유전창으로부터 분사된 식각 가스로부터 플라즈마를 발생시켜 식각 공정을 수행할 수 있다.
식각 장치(500)는 식각 챔버(510), 하부 전극(524)을 갖는 기판 스테이지(520), 상부 전극(540), 도전성 쉴드 부재(570), 및 쉴드 전원 공급부(580)를 포함할 수 있다. 식각 챔버(510)는 기판(W), 즉 웨이퍼 상에 플라즈마 처리를 수행하기 위하여 밀폐된 공간을 제공할 수 있다. 기판(W)은 반도체 기판, 예컨대 실리콘 기판일 수 있다.
식각 챔버(510) 내부에는 기판(W)을 지지하는 기판 스테이지(520)가 배치될 수 있다. 예를 들면, 기판 스테이지(520)는 기판(W)을 지지하기 위한 서셉터로서 원판 형상의 하부 전극(524)을 포함할 수 있다. 하부 전극(524)은 지지 부재(522)에 의해 상하로 이동 가능하도록 지지될 수 있다.
식각 챔버(510)의 하부에는 배기구(514)가 설치되고, 배기구(514)에는 배기관(516)을 통해 배기부(518)가 연결될수 있다. 배기부(518)는 터보 분자 펌프와 같은 진공 펌프를 포함하여 식각 챔버(510) 내부의 처리 공간을 원하는 진공도의 압력으로 조절할 수 있다. 다시 말해, 배기부(518)는 식각 챔버(510)의 압력을 조절할 수 있다. 식각 챔버(510)의 측벽에는 기판(W)의 출입을 위한 게이트(512)가 설치될 수 있다.
하부 전극(524)의 상부면에는 기판 흡착을 위한 정전척(526, electrostatic chuck)이 설치될 수 있다. 정전척(526)은 유전체층 내부에 시트 형상 또는 그물 형성의 전도체를 포함할 수 있다. 전도체는 직류 전원(도시되지 않음)으로부터 공급되는 직류 전압에 의해 기판(W)을 흡착 및 유지할 수 있다. 정전척(526) 내에는 기판(W)을 가열하기 위한 히터(525)가 설치될 수 있다. 히터(525)는 히터 조절부(529)와 연결될 수 있다. 히터 조절부(529)를 통하여 히터(525)를 조절함으로써 정전척(526) 상의 기판(W)의 온도를 조절할 수 있다.
하부 전극(524)의 상부면에는 기판(W)이 탑재되고, 기판(W) 둘레에 포커스 링(528)이 장착될 수 있다. 하부 전극(524)은 기판(W)보다 큰 직경을 가질 수 있다. 하부 전극(524)은 내부에 냉각을 위한 순환 채널(도시되지 않음)을 가질 수 있다. 하부 전극(524)은 기판(W) 온도의 정밀도를 위해, He 가스와 같은 냉각 가스가 정전척(526)과 기판(W) 사이에 공급될 수 있다.
식각 챔버(510)의 상부에는 윈도우(530)가 구비될 수 있다. 윈도우(530)는 식각 챔버(510)의 상부 전체 또는 일부를 구성할 수 있다. 예를 들면, 윈도우(530)는 알루미나(Al2O3)와 같은 절연 물질을 포함할 수 있다. 식각 장치(500)는 가스 공급부(560)를 더 포함할 수 있다. 공정 가스는 가스 공급부(560)로부터 가스 공급관(562)을 통해 식각 챔버(510) 내로 공급될 수 있다.
가스 공급부(560)는 기판(W) 상의 피식각층을 식각하는데 이용되는 주 식각 가스를 공급하는 주 식각 가스 공급부(564), 기판 상의 피식각층을 식각하는데 보조적으로 이용되는 보조 식각 가스를 공급하는 보조 식각 가스 공급부(566), 및 주 식각 가스와 보조 식각 가스의 농도 조절을 위한 불활성 가스 공급부(568)를 포함할 수 있다. 가스 공급부(560)는 불활성 가스에 대한 주 식각 가스 및 보조 식각 가스의 농도를 조절할 수 있다.
상부 전극(540)은 윈도우(530)를 사이에 두고 하부 전극(524)과 대향하도록 식각 챔버(510) 외부에 배치될 수 있다. 상부 전극(540)은 고주파 안테나를 포함할 수 있다. 고주파 안테나는 유도결합형 안테나일 수 있다. 식각 장치(500)는 하부 전극(524)에 제1 고주파 신호를 인가하는 제1 고주파 전원 공급부(550) 및 상부 전극(540)에 제2 고주파 신호를 인가하는 제2 고주파 전원 공급부(552)를 더 포함할 수 있다.
제1 고주파 전원 공급부(550)는 제1 고주파 전원 및 제1 정합기를 포함할 수 있다. 제2 고주파 전원 공급부(552)는 제2 고주파 전원 및 제2 정합기를 포함할 수 있다. 식각 장치(500)는 제1 및 제2 고주파 전원 공급부들(550, 552)을 제어하기 위한 제어부(590)를 포함할 수 있다. 제어부(590)는 마이크로컴퓨터 및 각종 인터페이스를 포함하고, 외부 메모리 또는 내부 메모리에 저장되는 프로그램 및 레시피 정보에 따라 상기 플라즈마 처리 장치의 동작을 제어할 수 있다.
제1 고주파 전원 공급부(550)는 제1 고주파 신호를 하부 전극(524)에 인가할 수 있다. 제2 고주파 전원 공급부(552)는 제2 고주파 신호를 상부 전극(540)에 인가할 수 있다. 제1 및 제2 고주파 신호들은 소정의 주파수(예를 들면, 13.56 MHz)를 갖는 고주파 전력일 수 있다.
도전성 쉴드 부재(570)는 윈도우(530)를 커버하도록 식각 챔버(510) 내부에 설치될수 있다. 도전성 쉴드 부재(570)는 윈도우(530)의 형상과 대응하는 형상을 가질 수 있다. 예를 들면, 윈도우(530)가 원형의 플레이트 형상을 가질 때, 도전성 쉴드 부재(570)는 원형의 플레이트 형상을 가질 수 있다.
쉴드 전원 공급부(580)는 쉴드 신호를 도전성 쉴드 부재(570)에 인가할 수 있다. 쉴드 신호는 AC 전력 또는 DC 전력일 수 있다. 도전성 쉴드 부재(570)에 AC 전력 또는 DC 전력이 인가되면, 도전성 쉴드 부재(570)에는 전기장이 발생될 수 있다. 도전성 쉴드 부재(570)는 상부 전극(540)에 의해 생성된 자기장을 통과시키기 위한 다수개의 슬릿들(572)을 포함할 수 있다. 도전성 쉴드 부재(570)는 알루미늄 등과 같은 금속을 포함할 수 있다.
이와 같은 구성을 가지는 식각 장치(500)를 이용하여 앞서 설명한 반도체 칩의 제조시에 채널홀, 개구, 수직 콘택홀 등의 홀부를 형성할 수 있다. 도 16b에 도시한 바와 같이, 본 발명의 반도체 칩의 제조시에는 기판(W, 즉 웨이퍼) 상에는 반도체층(170) 및 암층(171)이 형성되어 있다. 반도체층(170) 및 암층(171)은 서로 전기적으로 연결되어 있을 수 있다. 이에 따라, 식각 장치(500)를 이용하여 피식각층(STR)을 식각할 때 홀부(H-1a, H-1b, H-1c, H-1d)에 인가되는 전압(또는 플라즈마 전력)이 일정하여 홀부(H-1a, H-1b, H-1c, H-1d)의 깊이가 일정할 수 있다.
이에 반하여, 도 16c의 비교예에서는 반도체 칩의 제조시에는 기판(W, 즉 웨이퍼) 상에는 서로 분리된 반도체층(170I) 이 형성되어 있다. 이에 따라, 식각 장치(500)을 가지고 피식각층(STR)을 식각할 때 홀부(H-2a, H-2b, H-2c, H-2d)에 인가되는 전압이 일정하지 않아 홀부(H-2a, H-2b, H-2c, H-2d)의 깊이가 서로 다를 수 있다. 더욱이, 홀부(H-2a, H-2b, H-2c, H-2d)의 종횡비가 커서 과식각(오버 에치)를 할 경우에는 홀부(H-2a, H-2b, H-2c, H-2d)의 깊이 차이가 심해질 수 있다.
도 17a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩의 요부 사시도이고, 도 17b는 도 17a의 일부 확대도이고, 도 17c 및 도 17d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩의 요부 단면도이다.
구체적으로, 반도체 칩(1100)은 도 17c와 같이 배선 구조물(680)중 일부의 배선 구조물(689)이 셀 영역의 일측에 위치하는 패드 영역에서 주변 회로와 전기적으로 연결되는 주변 회로 배선 구조물일 수 있다. 반도체 칩(1100)은 도 1 및 도 2의 반도체 칩(12)에 해당할 수 있다.
반도체 칩(1100)은 제1 영역(613a) 및 제2 영역(613b)을 갖는 기판(613)을 포함한다. 기판(613)의 제1 영역(613a) 상에 형성된 주변 회로 게이트 구조물(620), 제1 및 제2 층간 절연층(617, 619)이 형성될 수 있다.
주변 회로 게이트 구조물(620)은 주변 회로 게이트 절연층(621), 주변 회로 게이트 전극층(622), 주변 회로 스페이서(624) 및 소스/드레인 영역(623)을 포함할 수 있다. 주변 회로 게이트 구조물(620)은 주변 회로 소자를 구성한다. 제1 및 제2 층간 절연층(617, 619) 및 제2 영역(613b) 상에 반도체층(615)이 형성될 수 있다.
반도체층(615)은 도 1a 내지 도 1d 및 도 2a 내지 도 2c의 참조번호 14에 해당할 수 있다. 도 17c에 도시한 바와 같이 반도체층(615)의 일측에는 반도체층(615)와 전기적으로 연결되는 암(arm)층(616)이 형성될 수 있다. 암층(616)은 도 1a 내지 도 1d, 및 도 2a 내지 도 2c의 참조번호 18에 해당할 수 있다.
반도체 칩(1100)은 반도체층(615)의 상면에 수직하는 방향으로 배치된 채널층(673) 및 채널층(673)의 외측벽을 따라 적층된 복수의 절연층(640)과 복수의 게이트 전극층(650)을 포함할 수 있다. 반도체 칩(1100)은 복수의 게이트 전극층(650)과 채널층(673) 사이에 배치되는 게이트 절연층(660)을 포함할 수 있고, 채널층(673) 내에는 매립 절연층(675)이 배치될 수 있다.
기판(613)은 x축 방향과 y축 방향으로 연장되는 상면을 가질 수 있다. 기판(613)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, 기판(613)이 IV족 반도체를 포함하는 경우, 기판(613)은 실리콘 기판일 수 있다. 또한, 기판(613)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기판(613)의 제1 영역(613a)의 상면에는 주변 회로 게이트 구조물(620)은 주변 회로 영역을 구성할 수 있다. 즉, 반도체 칩(1100)의 주변 회로 영역(E)은 셀 영역(CE)의 하부에 배치될 수 있다. 기판(613)은 반도체층(615)의 하부에 배치되며, 기판(613)의 제2 영역(613b)은 반도체층(615)에 접촉할 수 있다.
기판(613)의 제1 영역(613a) 상에는 주변 회로 게이트 구조물(620)과 전기적으로 연결되는 배선층(625)이 형성될 수 있다. 주변 회로 게이트 구조물(620)은 수평형 트랜지스터를 포함할 수 있다. 기판(613)의 제1 영역(613a)은 제1 영역(613a)의 상면으로부터 수직하는 방향으로 연장되어 제2 영역(613b)의 하면에 접촉할 수 있다. 기판(613)은 표면의 일부 영역을 식각 공정 등으로 제거하여 제1 영역(613a) 및 제2 영역(613b)을 마련할 수 있다.
제1 영역(6113a) 상에 주변 회로 게이트 구조물(620)을 형성한 후, 주변 회로 게이트 구조물 상에 제1 및 제2 층간 절연층(617, 619) 및 배선층(625)을 형성할 수 있다. 제1 및 제2 층간 절연층(7617, 619)은 주변 회로 게이트 구조물(620) 사이의 공간을 효율적으로 채우기 위해 HDP(High Density Plasma) 산화층으로 형성할 수 있다. 일 실시예에서, 반도체층(615)은 제2 영역(613b)에 접촉하도록 비정질 실리콘(Amorphous Si)을 제2 층간 절연층(619) 상에 형성하고, 제2 영역(613b)으로부터 비정질 실리콘층을 단결정화 형성할 수 있다.
반도체층(615)의 상면 위에는, 채널층(673)이 반도체층(615)의 상면에 수직한 방향(z축 방향)으로 연장되도록 배치될 수 있다. 채널층(673)은 내부의 매립 절연층(675)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 매립 절연층(675)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(673)은 x축 방향과 y축 방향으로 서로 이격되어 배치될 수 있다. 채널층(673)의 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 분리 절연층(607)을 사이에 두고 인접하는 채널층(673)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
채널층(673)은 하면에서 반도체층(615)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널층(673)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다. 복수의 게이트 전극층(651-658: 650)이 채널 층(673)의 측면을 따라 반도체층(615)으로부터 z 방향으로 이격되어 배치될 수 있다.
후의 도 19를 같이 참조하면, 복수의 게이트 전극층(650) 각각은 그라운드 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극층(650)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x축 방향 및 y축 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다.
일 실시예에서, 메모리 셀들(MC1~MCn)의 게이트 전극층들(652-657)은 6개가 배열되는 것으로 도시되었으나, 이는 예시적인 것으로, 반도체 칩(1100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극층들(652-657)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극층들(652-657)의 개수는 2n개(n은 자연수)일 수 있다. 그라운드 선택 트랜지스터(GST)의 게이트 전극층(651)은 그라운드 선택 라인(GSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극층(658)은 스트링 선택 라인(SSL)을 형성할 수 있다. 특히, 스트링 선택 트랜지스터(SST)의 게이트 전극층(658)은 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극층(658) 및 그라운드 선택 트랜지스터(GST)의 게이트 전극층(651)은 각각 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극층들(652-657)과 상이한 구조를 가질 수도 있다.
복수의 게이트 전극층(650)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(650)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다.
복수의 게이트 전극층(650) 사이에는 복수의 절연층(641-649: 140)이 배치될 수 있다. 복수의 절연층(640)은 복수의 게이트 전극층(650)과 마찬가지로 z축 방향으로 서로 이격되고 y축 방향으로 연장되도록 배열될 수 있다. 복수의 절연층(640)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
복수의 게이트 전극층(650)과 채널층(673) 사이에는 게이트 절연층(660)이 배치될 수 있다. 게이트 절연층(660)은 채널층(173)으로부터 순차적으로 적층된 터널 절연층(662), 전하 저장층(664), 및 블록킹 절연층(666)을 포함할 수 있다. 터널 절연층(662)은 F-N 방식으로 전하를 전하 저장층(664)으로 터널링시킬 수 있다. 터널 절연층(662)은 예를 들어, 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
전하 저장층(664)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(664)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 전하 저장층(664)은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
블록킹 절연층(666)은 고유전율(high-k) 유전물을 포함할 수 있다. 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 블록킹 절연층(666)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다.
메모리 셀 스트링의 상단에서, 드레인 영역(670)이 매립 절연층(675)의 상면을 덮고 채널층(673)과 전기적으로 연결되도록 배치될 수 있다. 드레인 영역(670)은 예컨대, 도핑된 폴리 실리콘을 포함할 수 있다. 드레인 영역(670)은 스트링 선택 트랜지스터(SST)의 드레인 영역으로 작용할 수 있다.
한편, 메모리 셀 스트링의 하단에서, x 방향으로 배열된 그라운드 선택 트랜지스터들(GST)(도 18 참조)의 소스 영역(605)이 배치될 수 있다. 소스 영역(605)은 반도체층(615)의 상면에 인접하여 x축 방향으로 연장되면서 y축 방향으로 소정 단위로 이격되어 배열될 수 있다. 예를 들어, 소스 영역(605)은 y축 방향으로 채널층(673) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 소스 영역(605) 상에는 분리 절연층(607)이 형성될 수있다. 소스 영역(605)이 반도체층(615)과 반대의 도전형을 갖는 경우, 소스 영역 (605)은 인접한 그라운드 선택 트랜지스터들(GST)의 소스 영역으로 작용할 수 있으며, 도 18에 도시된 공통 소스 라인(CSL)에 연결될 수 있다.
도 17c 및 도 17d의 단면도에는 복수의 게이트 전극층(650) 및 복수의 절연층(640)이 y축 방향을 따라 서로 다른 길이로 연장되어 형성되는 패드 영역 및 패드 영역에서 각 게이트 전극층(650) 및 복수의 주변 회로 게이트 구조물(620) 중 적어도 일부와 전기적으로 연결되는 복수의 배선 구조물(681-689: 680)가 도시되어 있다. 배선 구조물(681-689: 680)은 패드 영역의 패드 절연층(690) 내에 형성된 수직 콘택과 수직 콘택 상에 위치하는 상부 배선층을 포함할 수 있다.
반도체 칩(1100)은 주변 회로 게이트 구조물(620) 및 배선층(625)를 포함하는 주변 회로 영역(PE)을 셀 영역(CE)의 하부에 배치할 수 있다. 따라서, 주변 회로 영역(PE)을 형성하기 위한 x축 및 y축 방향의 영역을 줄일 수 있어 반도체 칩(1100) 의 집적도를 높이고 칩 크기를 줄일 수 있다.
복수의 게이트 전극층(650)과 복수의 절연층(640)은 y축 방향을 따라 서로 다른 길이로 연장되어 패드 영역을 제공할 수 있으며, 패드 영역에서 각 게이트 전극층(650) 및 복수의 주변 회로 게이트 구조물(620) 중 적어도 일부는 배선 구조물(680)과 전기적으로 연결될 수 있다.
배선 구조물(680)중 일부의 배선 구조물(689)는 패드 영역에서 상기 주변 회로와 전기적으로 연결되는 주변 회로 배선 구조물일 수 있다. 배선 구조물(680)중 일부의 배선 구조물(681-688)는 셀 영역의 메모리 셀들과 전기적으로 연결되는 배선 구조물일 수 있다. 도 17c 및 도 17d에 도시한 복수의 배선층(625) 가운데 하나만이 컨택 플러그(689)와 연결되는 것으로 도시하였으나, 각 배선층(625)은 도 17a의 x축방향으로 서로 다른 위치에서 다른 컨택 플러그에 연결될 수 있다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩의 메모리 셀 어레이를 나타내는 등가 회로도이다.
구체적으로, 일 실시예에 따른 메모리 셀 어레이는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 그라운드 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링을 포함할 수 있다.
서로 직렬로 연결되는 n개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다. 그라운드 선택 트랜지스터(GST)의 게이트 단자는 그라운드 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도면에서는 서로 직렬로 연결되는 n개의 메모리 셀 소자(MC1~MCn)에 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 그라운드 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수 도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩의 개략적인 블록 다이어그램이다.
구체적으로, 본 발명의 실시 형태에 따른 반도체 칩(1100)는 메모리 셀 어레이(820), 구동 회로(830), 읽기/쓰기(read/write) 회로(840) 및 제어 회로(850)를 포함할 수 있다. 메모리 셀 어레이(820)는 복수의 메모리 셀을 포함할 수 있으며, 복수의 메모리 셀은 복수의 행과 열을 따라 배열될 수 있다. 메모리 셀 어레이(820)에 포함되는 복수의 메모리 셀은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 그라운드 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(830)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(840)와 연결될 수 있다.
일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다. 메모리 셀 어레이(820)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다.
각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 그라운드 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다. 구동 회로(830)와 읽기/쓰기 회로(840)는 제어 회로(50)에 의해 동작할 수 있다.
일 실시예로, 구동 회로(830)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(830)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(840)는 제어 회로(850)로부터 수신하는 명령에 따라 메모리 셀 어레이(820)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(840)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(840)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(850)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(830) 및 읽기/쓰기 회로(840)의 동작을 제어할 수 있다. 메모리 셀 어레이(820)에 저장된 데이터를 읽어오는 경우, 제어 회로(850)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(850)는 읽기/쓰기 회로(840)가 읽기동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(820)에 데이터를 쓰는 경우, 제어 회로(850)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(830)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(850)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(840)를 제어할 수 있다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩을 포함하는 카드를 보여주는 개략도이다.
구체적으로, 카드(1400)는 회로 기판(1402) 상에 배치된 컨트롤러(1410)와 메모리(1420)를 포함할 수 있다. 컨트롤러(1410)와 메모리(1420)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 컨트롤러(1410)에서 명령을 내리면, 메모리(1420)는 데이터를 전송할 수 있다. 메모리(1420) 또는 컨트롤러(1410)에는 본 발명의 실시예들에 의한 반도체 칩을 포함할 수 있다.
이러한 카드(1400)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)일 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩을 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
구체적으로, 전자 회로 기판(1500, electronic circuit board)은 회로 기판(1525, circuit board) 상에 배치된 마이크로프로세서(1530, microprocessor), 마이크로프로세서(1530)와 통신하는 주 기억 회로(1535, main storage circuit) 및 부 기억 회로(1540, supplementary storage circuit), 마이크로프로세서(1530)로 명령을 보내는 입력 신호 처리 회로(1545, input signal processing circuit), 마이크로프로세서(1530)로부터 명령을 받는 출력 신호 처리 회로(1550, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(1555, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
마이크로프로세서(1530)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 전자 회로 기판(1500)의 다른 구성 요소들을 제어할 수 있다. 마이크로프로세서(1530)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다.
주 기억 회로(1535)는 마이크로프로세서(1530)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 주 기억 회로(1535)는 빠른 속의 응답이 필요하므로, 반도체 메모리 칩으로 구성될 수 있다. 보다 상세하게, 주 기억 회로(1535)는 캐시(cache)로 불리는 반도체 메모리일 수도 있다. 주 기억 회로(1535)는 본 발명의 기술적 사상에 의한 반도체 칩으로 구성될 수 있다. 더하여, 주 기억 회로(1535)는 DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리로 구성될 수 있다.
부가하여, 주 기억 회로(1535)는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다. 부 기억 회로(1540)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 부 기억 회로(1540)는 주 기억 회로(1535)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 부 기억 회로(1240)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다.
부 기억 회로(1540)는 본 발명의 기술적 사상에 의한 반도체 칩을 포함할 수 있다. 입력 신호 처리 회로(1545)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 마이크로프로세서(1530)로 전달할 수 있다.
외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 입력 신호 처리 회로(1545)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 입력 신호 처리 회로(1545)는 본 발명의 기술적 사상에 의한 반도체 칩을 포함할 수 있다.
출력 신호 처리 회로(1550)는 마이크로 프로세서(1530)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(1550)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 출력 신호 처리 회로(1550)는 본 발명의 기술적 사상에 의한 반도체 칩을 포함할 수 있다.
통신 회로(1555)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 입력 신호 처리 회로(1245) 또는 출력 신호 처리 회로(1250)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(1555)는 개인 컴퓨터 시스템의 모뎀, 랜카드, 또는 다양한 인터페이스 회로 등일 수 있다. 통신 회로(1555)는 본 발명의 기술적 사상에 의한 반도체 칩을 포함할 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
구체적으로, 전자 시스템(1600)은, 제어부(1665, control unit), 입력부(1670, input unit), 출력부(1675, output unit), 및 저장부(1680, storage unit)를 포함하고, 통신부(1685,communication unit) 및/또는 기타 동작부(1690, operation unit)를 더 포함할 수 있다.
제어부(1665)는 전자 시스템(1600) 및 각 부분들을 총괄하여 제어할 수 있다. 제어부(1665)는 중앙처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판을 포함할 수 있다. 또, 제어부(1665)는 본 발명의 기술적 사상에 의한 반도체 칩을 포함할 수 있다.
입력부(1670)는 제어부(1665)로 전기적 명령 신호를 보낼 수 있다. 입력부(1670)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 입력부(1670)는 본 발명의 기술적 사상에 의한 반도체 칩을 포함할 수 있다.
출력부(1675)는 제어부(1665)로부터 전기적 명령 신호를 받아 전자 시스템(1600)이 처리한 결과를 출력할 수 있다. 출력부(1675)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 출력부(1675)는 본 발명의 기술적 사상에 의한 반도체 칩을 포함할 수 있다.
저장부(1680)는 제어부(1665)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 저장부(1680)는 제어부(1665)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 저장부(1680)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 저장부(1680)는 본 발명의 기술적 사상에 의한 반도체 칩을 포함할 수 있다.
통신부(1685)는 제어부(1665)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 통신부(1685)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 통신부(1685)는 본 발명의 기술적 사상에 의한 반도체 칩을 포함할 수 있다.
기타 동작부(1690)는 제어부(1665)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 기타 동작부(1690)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(1600)은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 소자일 수 있다.
또한, 전자 시스템(1600)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 23은 본 발명의 기술적 사상에 의한 일 실시예에 의한 반도체 칩을 포함하는 전자 시스템을 보여주는 개략도이다.
구체적으로, 전자 시스템(1700)은 컨트롤러(1710), 입/출력 장치(1720), 메모리(1730) 및 인터페이스(1740)를 포함할 수 있다. 전자 시스템(1700)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
컨트롤러(1710)는 프로그램을 실행하고, 전자 시스템(1700)을 제어하는 역할을 할 수 있다. 컨트롤러(1710)는 본 발명의 실시예에 의한 반도체 칩을 포함할 수 있다. 컨트롤러(1710)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(1720)는 전자 시스템(1700)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1700)은 입/출력 장치(1720)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1720)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(1730)는 컨트롤러(1710)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(1710)에서 처리된 데이터를 저장할 수 있다. 메모리(1730)는 본 발명의 실시예에 따른 반도체 칩을 포함할 수 있다. 인터페이스(1740)는 전자 시스템(1700)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(1710), 입/출력 장치(1720), 메모리(1730) 및 인터페이스(1740)는 버스(1750)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자 시스템(1700)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 24는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩을 포함하는 전자 장치를 개략적으로 보여주는 사시도이다.
구체적으로, 전자 시스템(1700)이 모바일 폰(1800)에 적용되는 구체예를 보여주고 있다. 모바일 폰(1800)은 시스템 온 칩(1810)을 포함할 수 있다. 시스템 온 칩(1810)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩을 포함할 수 있다. 모바일 폰(1800)은 상대적으로 고성능의 메인 기능 블록을 배치할 수 있는 시스템 온 칩(1810)이 포함될 수 있는 바, 상대적으로 고성능을 가질 수 있다. 또한 시스템 온 칩(1810)이 동일 면적을 가지면서도 상대적으로 고성능을 가질 수 있기 때문에, 모바일 폰(1800)의 크기를 최소화하면서도 상대적으로 고성능을 가지도록 할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, W: 기판(웨이퍼) 12, 1000, 1000a, 1100: 반도체 칩, 14, 170, 320: 반도체층, 15: 셀 영역, 16: 둘레 영역, 18, 171, 321: 암(arm)층, 26: 주변 회로 영역, 24a, 24b: 패드 영역

Claims (20)

  1. 기판 상에 형성된 주변 회로 영역;
    상기 주변 회로 영역 상에 형성된 반도체층;
    상기 반도체층과 전기적으로 연결된 암(arm)층; 및
    상기 반도체층 상에 형성된 셀 영역을 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제1항에 있어서, 상기 암층은 상기 반도체층과 동일 레벨로 형성된 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서, 상기 암층은 상기 반도체층의 일부분과 전기적으로 연결된 암 패턴인 것을 특징으로 하는 반도체 칩.
  4. 제1항에 있어서, 상기 암층과 상기 반도체층은 동일 물질로 형성되고, 상기 반도체층 및 암층은 폴리실리콘층 또는 단결정실리콘층으로 구성되는 것을 특징으로 하는 반도체 칩.
  5. 제1항에 있어서, 상기 암층은 도전층으로 구성되는 것을 특징으로 하는 반도체 칩.
  6. 기판 상에 형성된 주변 회로;
    상기 주변 회로 상에 형성된 반도체층;
    상기 반도체층과 동일 레벨로 형성되고 상기 반도체층의 일부분과 전기적으로 연결된 암층; 및
    상기 반도체층 상에 형성되고 메모리 셀을 이루는 복수의 트랜지스터를 포함하는 셀 영역으로 이루어지는 것을 특징으로 하는 반도체 칩.
  7. 제6항에 있어서, 상기 암층은 상기 반도체층의 둘레 영역에 형성된 암 패턴이고, 상기 암층은 폴리실리콘층 또는 단결정실리콘층으로 구성되는 것을 특징으로 하는 반도체 칩.
  8. 제6항에 있어서, 상기 메모리 셀은 상기 기판과 수평 방향으로 트랜지스터가 형성된 수평형 메모리 셀 또는 상기 기판에 수직한 방향으로 트랜지스터가 형성된 수직형 메모리 셀인 것을 특징으로 하는 반도체 칩.
  9. 제6항에 있어서, 상기 주변 회로는 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 로우 디코더(row decoder), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit)를 포함하는 것을 특징으로 하는 반도체 칩.
  10. 제6항에 있어서, 상기 셀 영역 상에는 상기 주변 회로와 전기적으로 연결되는 주변 회로 배선 구조물이 형성되어 있는 것을 특징으로 하는 반도체 칩.
  11. 제6항에 있어서, 상기 셀 영역의 일측에는 패드 영역이 형성되어 있고, 상기 패드 영역 상에는 상기 주변 회로와 전기적으로 연결되는 주변 회로 배선 구조물이 형성되어 있는 것을 특징으로 하는 반도체 칩.
  12. 기판 상에 마련되고 주변 회로를 포함하는 주변 회로 영역;
    상기 기판의 주변 회로 영역 상에 배치되는 반도체층;
    상기 기판의 상부에 상기 반도체층의 일부분과 전기적으로 연결되고 동일 레벨로 형성된 암(arm)층; 및
    상기 반도체층 상에 수직하는 방향으로 연장되는 채널층, 상기 채널층에 인접하도록 상기 반도체층 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층, 상기 채널층과 상기 게이트 전극층과 사이에 배치되는 게이트 절연층을 갖는 메모리 셀 어레이를 포함하는 셀 영역을 구비하는 것을 특징으로 하는 반도체 칩.
  13. 제12항에 있어서, 상기 기판은 상기 주변 회로 영역이 형성되는 제1 영역과, 상기 제1 영역으로부터 수직 방향으로 연장되어 상기 반도체층과 접촉하는 제2 영역으로 구성되는 것을 특징으로 하는 반도체 칩.
  14. 제12항에 있어서, 상기 셀 영역의 일측에는 패드 영역이 형성되어 있고, 상기 셀 영역 또는 패드 영역에는 상기 주변 회로와 전기적으로 연결되는 주변 회로 배선 구조물이 형성되어 있는 것을 특징으로 하는 반도체 칩.
  15. 기판을 복수개의 칩 영역들로 구획하는 단계;
    칩 영역들로 구획된 기판 상에 주변 회로 게이트 구조물을 포함하는 주변 회로를 형성하는 단계;
    상기 주변 회로 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 내에 상기 주변 회로 게이트 구조물과 전기적으로 연결되는 하부 배선 구조물을 형성하는 단계;
    상기 층간 절연층 및 하부 배선 구조물 상에 반도체층을 형성하는 단계;
    상기 반도체층과 전기적으로 연결됨과 아울러 칩 영역들 사이를 전기적으로 연결하는 암층을 형성하는 단계;
    상기 반도체층 상에 메모리 셀을 형성하는 단계; 및
    상기 메모리 셀 및 주변 회로에 각각 연결되는 상부 배선 구조물 및 주변 회로 배선 구조물을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 칩의 제조 방법.
  16. 제15항에 있어서, 상기 반도체층 및 암층은 동일 단계에서 동시에 형성하고, 상기 반도체층은 폴리실리콘층 또는 단결정실리콘층으로 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  17. 제15항에 있어서, 상기 메모리 셀을 형성하는 단계는,
    상기 반도체층에 공통 소스 영역을 형성하는 단계;
    상기 반도체층 상에 예비 게이트 적층 구조물을 형성하는 단계;
    상기 예비 게이트 전극 구조물에 채널홀을 형성하는 단계;
    상기 채널홀 내에 게이트 절연층 및 채널층을 형성하는 단계;
    상기 채널층 상에 드레인 영역을 형성하는 단계; 및
    상기 예비 게이트 적층 구조물을 이용하여 그라운드 선택 라인, 워드 라인 및 스트링 선택 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  18. 제17항에 있어서, 상기 공통 소스 영역과 전기적으로 연결되는 공통 소스 라인을 형성하는 단계, 및 상기 드레인 영역에 연결되는 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  19. 제18항에 있어서, 상기 공통 소스 라인을 형성하는 단계는,
    상기 예비 게이트 적층 구조물을 선택적으로 식각하여 상기 공통 소스 영역을 노출하는 개구를 형성하는 단계와, 상기 개구 내에서 상기 공통 소스 영역과 전기적으로 연결되는 상기 공통 소스 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  20. 제15항에 있어서, 상기 주변 회로 배선 구조물을 형성하는 단계는,
    상기 예비 게이트 적층 구조물을 선택적으로 식각하여 상기 하부 배선 구조물을 노출하는 수직 콘택홀을 형성하는 단계와, 상기 수직 콘택홀 내에서 상기 하부 배선 구조물과 전기적으로 연결되는 상기 주변 회로 배선 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
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