KR20210074571A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 셀 영역 및 상기 셀 영역 외부의 주변 영역이 정의된 기판 상에 배치된 로직 회로; 상기 로직 회로 상에 마련된 소스 플레이트; 상기 소스 플레이트를 상기 셀 영역의 셀 소스 플레이트 및 상기 주변 영역의 더미 소스 플레이트로 분리하는 슬릿; 및 상기 셀 소스 플레이트 상에 마련된 메모리 셀 어레이;를 포함할 수 있다. 상기 더미 소스 플레이트는 상기 메모리 셀 어레이 및 상기 로직 회로의 동작 여부와 관계없이 정전압으로 유지된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 메모리 셀 어레이 하부에 배치된 로직 회로를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 제조 기술의 발전과 더불어 반도체 메모리 장치의 미세화 및 고집적화가 요구되고 있다. 고집적화 요구를 충족시키기 위한 일환으로, 로직 회로를 메모리 셀 어레이 하부에 배치하는 PUC(Peripheral Under Cell) 구조가 제안된 바 있다.
ESD(Electro Static Discharge)는 정전기가 흐르면서 발생하는 불량 모드로, ESD에 의한 정전기 전류는 반도체 메모리 장치 내의 다이오드(diode), 트랜지스터(transistor) 등의 소자에 인가되어 데미지(damage)를 줄 수 있다. 예를 들어, ESD에 의한 고전류가 다이오드의 PN접합 사이에 인가되어 접합 스파이크를 발생시키거나, 트랜지스터의 게이트 절연막을 파괴시켜 게이트와 드레인 및 소스를 단락(short)시킬 수 있다. 따라서, 제조사들은 ESD로부터 소자를 보호하기 위하여 다양한 노력을 기울이고 있다.
본 발명의 실시예들은 ESD로 인한 데미지를 줄일 수 있는 반도체 메모리 장치 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 셀 영역 및 상기 셀 영역 외부의 주변 영역이 정의된 기판 상에 배치된 로직 회로; 상기 로직 회로 상에 마련된 소스 플레이트; 상기 소스 플레이트를 상기 셀 영역의 셀 소스 플레이트 및 상기 주변 영역의 더미 소스 플레이트로 분리하는 슬릿; 및 상기 셀 소스 플레이트 상에 마련된 메모리 셀 어레이;를 포함할 수 있다. 상기 더미 소스 플레이트는 상기 메모리 셀 어레이 및 상기 로직 회로의 동작 여부와 관계없이 정전압(constant voltage)으로 유지된다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판 상에 마련된 로직 회로; 상기 로직 회로 상에 배치되고 셀 영역에 제공되는 셀 소스 플레이트; 상기 셀 소스 플레이트 상에 마련된 메모리 셀 어레이; 및 상기 로직 회로 상에 배치되고 상기 셀 영역 외부의 주변 영역에 제공되는 정전기 방전 실드 플레이트;를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판 상에 마련된 로직 회로; 상기 로직 회로 상에 배치된 소스 플레이트; 상기 소스 플레이트를 복수의 셀 소스 플레이트들 및 더미 소스 플레이트로 분리하는 슬릿; 및 상기 셀 소스 플레이트들 상에 각각 마련된 복수의 메모리 셀 어레이들;을 포함할 수 있다. 상기 더미 소스 플레이트는 상기 메모리 셀 어레이들 및 상기 로직 회로의 동작 여부와 관계없이 정전압으로 유지된다.
본 발명의 실시예들에 의하면, ESD를 실드(shield)하여 ESD가 로직 회로에 전달되는 것을 억제함으로써 로직 회로에 가해지는 데미지를 줄여 줄 수 있는 효과가 있다.
본 발명의 실시예들에 의하면, 메모리 셀 어레이 하부의 배선과 메모리 셀 어레이 상부의 배선 간 불필요한 커플링을 억제할 수 있으므로 반도체 장치의 전기적 특성을 향상시킬 수 있고, 커플링으로 인한 배선 배치의 제약을 줄이어 배선 배치의 효율성을 향상시킬 수 있는 효과가 있다.
본 발명의 실시예들에 의하면, 더미 소스 플레이트를 ESD 실드에 활용함으로써 ESD 실드를 위하여 별도의 구조물을 추가로 형성할 필요가 없으므로, ESD 실드를 위한 별도의 구조물을 형성하는 경우에 필요한 제조 단계들을 없애어 공정을 단순화함으로써 제조 비용을 줄일 수 있고 제조 공정 동안에 발생되는 불량을 줄일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 5는 도 4에 도시된 반도체 메모리 장치의 개략적인 배치를 나타내는 평면도이다.
도 6은 도 5를 보다 구체적으로 나타낸 평면도이다.
도 7은 도 5에 도시된 반도체 메모리 장치를 개략적으로 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 패드 배치 영역을 확대 도시한 평면도이다.
도 9는 도 8의 A-A'라인에 따른 단면도이다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 패드 배치 영역에서 더미 소스 플레이트의 다양한 형태를 나타낸 평면도들이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI Circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터(Drain Select Transistor), 복수의 메모리 셀들(Memory Cells) 및 적어도 하나의 소스 선택 트랜지스터(Source Select Transistor)를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는, 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다. 페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 로우 디코더(121)에 의해 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향 또는 비트 라인들의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향 또는 워드 라인들의 배열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 PUC(Peripheral Under Cell) 구조를 가질 수 있다. 로직 구조체(P)가 메모리 구조체(C)의 하부에 배치될 수 있다.
로직 구조체(P)는 기판(10) 및 기판(10) 상에 배치된 로직 회로(120)를 포함할 수 있다. 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 로직 회로(120)는 소자분리막(미도시)에 의해 정의된 활성 영역 상에 마련된 트랜지스터(TR)를 포함할 수 있다. 도시하지 않았지만, 로직 회로(120)는 캐패시터, 인덕터 등을 더 포함할 수 있다. 로직 회로(120)는 도 1을 참조로 하여 설명된 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 구성할 수 있다.
기판(10) 상에 하부 절연막(30)이 마련되어 로직 회로(120)를 덮을 수 있다. 하부 절연막(30)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다.
하부 절연막(30) 내부에 복수의 하부 배선들(UM1-UM3)이 마련될 수 있다. 하부 배선들(UM1-UM3)은, 예를 들어 서로 다른 층에 배치된 제1 내지 제3 하부 배선들을 포함할 수 있다. 제2 하부 배선들(UM2)은 제1 하부 배선들(UM1)보다 상부층에 배치될 수 있다. 제3 하부 배선들(UM3)은 제2 하부 배선들(UM2) 보다 상부층에 배치될 수 있다. 제1 하부 배선(UM1)은 컨택(C11)을 통해서 로직 회로(120)에 연결될 수 있다. 제2 하부 배선(UM2)은 컨택(C12)을 통해서 제1 하부 배선(UM1)에 연결될 수 있다. 제3 하부 배선(UM3)은 컨택(C13)을 통해서 제2 하부 배선(UM2)에 연결될 수 있다.
메모리 구조체(C)는 소스 플레이트(20) 및 메모리 셀 어레이(110)를 포함할 수 있다. 반도체 메모리 장치(100) 또는 기판(10)은 셀 영역(CR) 및 셀 영역(CR) 외부의 주변 영역(PR)으로 구획될 수 있다. 소스 플레이트(20)에 슬릿(SLT)이 마련되어 소스 플레이트(20)를 셀 소스 플레이트(20A) 및 더미 소스 플레이트(20B)로 분리할 수 있다. 셀 소스 플레이트(20A)는 셀 영역(CR)에 배치될 수 있고, 더미 소스 플레이트(20B)는 주변 영역(PR)에 배치될 수 있다. 셀 소스 플레이트(20A) 및 더미 소스 플레이트(20B)는 같은 공정 단계에서 생성될 수 있으며, 서로 동일한 도전 물질로 구성될 수 있다. 예시적으로, 셀 소스 플레이트(20A) 및 더미 소스 플레이트(20B)는 폴리실리콘, 텅스텐(W), 구리(Cu), 알루미늄(Al)의 적어도 하나를 포함할 수 있다.
메모리 셀 어레이(110)는 셀 소스 플레이트(20A) 상에 배치된 복수의 수직 채널들(CH), 수직 채널들(CH)을 따라서 교대로 적층된 복수의 전극막들(40) 및 복수의 층간절연막들(42)을 포함할 수 있다.
전극막들(40)은 도전 물질을 포함할 수 있다, 예를 들어, 전극막들(40)은 도핑된 반도체, 금속, 도전성 금속질화물 또는 전이금속 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연막들(42)은 실리콘 산화물을 포함할 수 있다. 전극막들(40)은 도 1에 도시된 로우 라인들(RL)을 구성할 수 있다. 전극막들(40) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인(source select line)을 구성할 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인(drain select line)을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극막들(40)은 워드 라인들(word lines)을 구성할 수 있다.
수직 채널들(CH) 각각은 채널층(50) 및 게이트절연층(52)을 포함할 수 있다. 채널층(50)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(50)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수도 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다. 게이트절연층(52)은 채널층(50)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층(52)은 도시하지 않았지만 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(52)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 전극막들(40)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들 및 드레인 선택 트랜지스터들이 마련될 수 있다.
하부 절연막(30) 상에 상부 절연막(32)이 마련되어 셀 소스 플레이트(20A), 더미 소스 플레이트(20B) 및 메모리 셀 어레이(110)를 덮을 수 있다. 상부 절연막(32)은 실리콘 산화물, 예를 들어 HDP 산화물 또는 TEOS 산화물을 포함할 수 있다.
상부 절연막(32) 내부에 복수의 상부 배선들(TM1,TM2)이 마련될 수 있다. 상부 배선들(TM1,TM2)은, 예를 들어 서로 다른 층에 배치된 제1 상부 배선들 및 제2 상부 배선들을 포함할 수 있다. 제2 상부 배선들(TM2)은 제1 상부 배선들(TM1)보다 상부층에 배치될 수 있다.
메모리 셀 어레이(110)의 수직 채널(CH)은 컨택(C21)을 통해서 제1 상부 배선들(TM1)의 하나에 연결될 수 있다. 수직 채널(CH)에 연결된 제1 상부 배선(TM1)은 컨택(22)을 통해서 제2 상부 배선들(TM2)의 하나에 연결될 수 있다. 제2 상부 배선들(TM2)의 일부는 메모리 셀 어레이(110)의 수직 채널(CH)에 연결된 비트 라인(BL)을 구성할 수 있다.
전극막들(40)은 계단식으로 적층될 수 있다. 전극막들(40) 각각은 컨택(C31)과 접속되는 패드 영역을 가질 수 있다. 컨택(C31)의 하단은 전극막(40)의 패드 영역에 연결되고, 컨택(C31)의 상단은 제1 상부 배선들(TM1)의 하나에 연결될 수 있다. 제1 상부 배선(TM1)은 컨택(C32)을 통해서 제3 하부 배선(UM3)에 연결될 수 있다. 제3 하부 배선(UM3)은 컨택들(C11-C13) 및 하부 배선들(UM1,UM2)을 통해서 로직 회로(120)에 연결될 수 있다. 전극막들(40)은 컨택(C31), 제1 상부 배선(TM1), 컨택(C32), 제3 하부 배선(UM2), 컨택(C13), 제2 하부 배선(UM2), 컨택(C12), 제1 하부 배선(UM1), 컨택(C11)을 통해서 로직 회로(120)에 전기적으로 연결될 수 있고, 로직 회로(120)로부터 동작 전압을 제공받을 수 있다.
주변 영역(PR)에 상부 배선들(TM1,TM2)과 하부 배선들(UM1-UM3) 간을 연결하는 컨택이 마련될 수 있다. 예시적으로, 주변 영역(PR)에 제1 상부 배선(TM1)과 제3 하부 배선(UM3) 사이를 연결하는 컨택(C32)이 마련될 수 있다. 더미 소스 플레이트(20A)는 컨택(C32)이 통과하는 개구부(OP)를 구비할 수 있다.
더미 소스 플레이트(20B)는 주변 영역(PR)의 로직 회로(120)와 수직 방향(VD)으로 중첩될 수 있다. 더미 소스 플레이트(20B)에 메모리 셀 어레이(110) 및 로직 회로(120)의 동작 여부와 관계없이 정전압(constant voltage)이 로딩될 수 있다. 예시적으로, 상기 정전압은 접지 전압일 수 있다. 이러한 경우, 하부 배선들(UM1-UM3)의 적어도 하나는 접지 전압이 로딩되는 접지 배선(UM_GND)을 포함할 수 있다. 본 실시예는 제3 하부 배선(UM3)을 이용하여 접지 배선(UM_GND)을 구성한 경우를 나타낸다. 더미 소스 플레이트(20B)는 컨택(C14)을 통해서 접지 배선(UM_GND)에 연결되어, 접지 배선(UM_GND)으로부터 접지 전압을 제공받을 수 있다. 비록, 본 실시예에서는 더미 소스 플레이트(20B)에 로딩되는 전위가 접지 전압인 경우를 나타내나, 이에 한정되는 것은 아니다.
더미 소스 플레이트(20B)는 메모리 셀 어레이(110) 및 로직 회로(120)의 동작 여부와 관계없이 정전압으로 유지되어 ESD를 실드(shield)할 수 있고, ESD가 로직 회로(120)에 전달되는 것을 억제할 수 있다. 더미 소스 플레이트(20B)는 정전기 방전(ESD) 실드 플레이트로 정의될 수 있다. 더미 소스 플레이트(20B)는 주변 영역(PR)에서 메모리 셀 어레이(110) 상부의 상부 배선들(TM1,TM2)과 메모리 셀 어레이(110) 하부의 하부 배선들(UM1-UM3) 간 커플링을 억제할 수 있고, 상부 배선들(TM1,TM2)과 하부 배선들(UM1-UM3) 간 불필요한 커플링으로 인한 전기적 특성 저하를 방지할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 3을 참조하면, 기판(10) 상에 로직 회로(120)를 구성하는 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)가 배치될 수 있다. 도 3에서 점선은 셀 영역(CR)과 주변 영역(PR) 간 경계를 나타낸다. 본 실시예에서, 로우 디코더(121) 및 주변 회로(123)는 주변 영역(PR)에 배치될 수 있고, 페이지 버퍼 회로(122)는 셀 영역(CR)에 배치될 수 있다.
로직 회로(120) 상에 소스 플레이트(20)가 배치될 수 있다. 슬릿(SLT)은 셀 영역(CR) 및 주변 영역(PR)의 경계를 따라서 소스 플레이트(20)를 절단할 수 있다. 소스 플레이트(20)는 슬릿(SLT)에 의해서 셀 소스 플레이트(20A) 및 더미 소스 플레이트(20B)로 분리될 수 있다. 셀 소스 플레이트(20A)와 더미 소스 플레이트(20B)는 슬릿(SLT)에 의해서 서로 물리적 및 전기적으로 분리될 수 있다. 셀 소스 플레이트(20A)는 셀 영역(CR)에 배치될 수 있고, 더미 소스 플레이트(20B)는 주변 영역(PR)에 배치될 수 있다.
메모리 셀 어레이(110)는 셀 소스 플레이트(20A) 상에 배치될 수 있다. 로우 디코더(121)는 평면적인 관점에서 메모리 셀 어레이(110)와 제1 방향(FD)으로 인접하여 배치될 수 있다. 로우 디코더(121)는 로우 라인들의 배열 방향인 제2 방향(SD)을 따라서 길게 배치될 수 있다. 비록, 본 실시예에서는 로우 디코더(121)가 메모리 셀 어레이(110)와 수직 방향(VD)으로 중첩되지 않는 경우를 나타내나, 이에 한정되는 것은 아니다. 로우 디코더(121)의 적어도 일부가 메모리 셀 어레이(110)와 수직 방향(VD)으로 중첩될 수도 있다.
페이지 버퍼 회로(122)는 메모리 셀 어레이(110)와 수직 방향 (VD)으로 중첩될 수 있다. 페이지 버퍼 회로(122)는 비트 라인들의 배열 방향인 제1 방향(FD)을 따라서 길게 배치될 수 있다.
입출력 패드들(PAD)은 외부 장치(미도시), 예컨대 인쇄회로기판(Printed circuit board)과의 전기적인 연결을 위한 반도체 메모리 장치(100)의 외부 접점으로, 주변 영역(PR)에 제1 방향(FD)을 따라서 배치될 수 있다. 주변 회로(123)는 평면적인 관점에서 메모리 셀 어레이(110)와 제2 방향(SD)으로 인접하여 배치될 수 있다. 주변 회로(123)의 일부는 입출력 패드들(PAD)과 수직 방향(VD)으로 중첩될 수 있다.
더미 소스 플레이트(20B)는 주변 영역(PR)의 로직 회로(120), 예컨대 로우 디코더(121) 및 주변 회로(123)와 수직 방향(VD)으로 중첩될 수 있다. 더미 소스 플레이트(20B)는 메모리 셀 어레이(110) 및 로직 회로(120)의 동작 여부와 관계없이 정전압으로 유지되어 ESD를 실드할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이고, 도 5는 도 4에 도시된 반도체 메모리 장치의 개략적인 배치를 나타내는 평면도이고, 도 6은 도 5를 보다 구체적으로 나타낸 평면도이고, 도 7은 도 5에 도시된 반도체 메모리 장치를 개략적으로 도시한 단면도이다.
도 4를 참조하면, 반도체 메모리 장치(200)는 복수의 플레인들(PLANE1-PLANE4)을 포함할 수 있다. 반도체 메모리 장치(200)는 멀티 플레인 구조(multi-plane structure)를 가질 수 있다. 도 4 내지 도 6은 4 플레인 구조를 나타낸다.
플레인들(PLANE1-PLANE4) 각각은 메모리 셀 어레이(110), 로우 디코더(121) 및 페이지 버퍼 회로(122)를 포함할 수 있다. 플레인들(PLANE1-PLANE4)은 주변 회로(123)를 공유할 수 있다.
도 5를 참조하면, 평면적 관점에서 플레인들(PLANE1-PLANE4)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 2ⅹ2 매트릭스 형태로 배치될 수 있다. 기판(10) 또는 반도체 메모리 장치(200)는 복수의 플레인들(PLANE1-PLANE4)에 각각 대응하는 복수의 셀 영역들(CR) 및 셀 영역들(CR) 외부의 주변 영역(PR)으로 구획될 수 있다. 도 5에서 점선은 셀 영역들(CR)과 주변 영역(PR) 간 경계를 나타낸다. 입출력 패드들(PAD)은 기판(10)의 가장자리에 제1 방향(FD)을 따라서 배치될 수 있다.
도 5 내지 도 7을 참조하면, 기판(10) 상에 로직 회로(120)가 마련될 수 있다. 로직 회로(120)는 도 4의 플레인들(PLANE1-PLANE4)에 포함된 로우 디코더들(121) 및 페이지 버퍼 회로들(122), 그리고 주변 회로(123)를 포함할 수 있다. 기판(10) 상에 하부 절연막(30)이 마련되어 로직 회로(120)를 덮을 수 있다. 하부 절연막(30) 상에 소스 플레이트(20)가 배치될 수 있다. 소스 플레이트(20)는 슬릿(SLT)에 의해서 복수의 셀 소스 플레이트들(20A) 및 더미 소스 플레이트(20B)로 분리될 수 있다. 슬릿(SLT)은 셀 영역들(CR)과 주변 영역(PR) 간 경계를 따라서 소스 플레이트(20)를 절단할 수 있다. 셀 소스 플레이트들(20A)은 셀 영역들(CR)에 각각 배치될 수 있고, 더미 소스 플레이트(20B)는 주변 영역(PR)에 배치될 수 있다.
셀 소스 플레이트들(20A)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 서로 이웃하여 배치될 수 있다. 더미 소스 플레이트(20B)는 이웃하는 셀 소스 플레이트들(20A) 사이 및 셀 소스 플레이트들 바깥쪽 기판(10)의 주변부에 배치될 수 있다. 플레인들(PLANE1-PLANE4) 각각의 메모리 셀 어레이(110)는 셀 소스 플레이트(20A) 상에 배치될 수 있다.
주변 회로(123)는 입출력 패드들(PAD)이 위치하는 기판(10)의 가장자리, 그리고 기판(10)의 중심부에 분산하여 배치될 수 있다. 이하, 설명의 편의를 위하여, 기판(10)의 가장자리에 배치되는 주변 회로(123-1)를 제1 주변 회로라고 정의하고, 기판(10)의 중심부에 배치되는 주변 회로(123-2)를 제2 주변 회로라고 정의할 것이다.
제1 주변 회로(123-1)의 일부는 제1,제2 플레인(PLANE1,PLANE2)의 메모리 셀 어레이들(110)과 수직 방향(VD)으로 중첩될 수 있다. 제1 주변 회로(123-1)의 일부는 입출력 패드들(PAD)과 수직 방향(VD)으로 중첩될 수 있다. 제2 주변 회로(123-2)의 일부는 제3,제4 플레인(PLANE3,PLANE4)의 메모리 셀 어레이들(110)과 수직 방향(VD)으로 중첩될 수 있다. 제1 주변 회로(123-1)를 제1,제2 플레인(PLANE1,PLANE2)의 메모리 셀 어레이들(110) 및 입출력 패드들(PAD)과 중첩하여 배치하고, 제2 주변 회로(123-2)를 제3,제4 플레인(PLANE3,PLANE4)의 메모리 셀 어레이들(110)과 중첩하여 배치함으로써, 반도체 메모리 장치(200)의 사이즈를 축소시킬 수 있다.
더미 소스 플레이트(20B)는 주변 영역(PR)의 로직 회로(120)와 수직 방향(VD)으로 중첩될 수 있다. 더미 소스 플레이트(20B)는 메모리 셀 어레이(110) 및 로직 회로(120)의 동작 여부와 관계없이 정전압으로 유지되어 ESD를 실드할 수 있다. 더미 소스 플레이트(20B)는 주변 영역(PR)에서 메모리 셀 어레이(110) 상부의 상부 배선들(TM1,TM2)과 메모리 셀 어레이(110) 하부의 하부 배선들(UM1-UM3) 사이에 배치될 수 있다. 더미 소스 플레이트(20B)는 상부 배선들(TM1,TM2) 및 하부 배선들(UM1-UM3)에 로딩되는 전압에 관계없이 정전압으로 유지되어, 상부 배선들(TM1,TM2) 및 하부 배선들(UM1-UM3) 간 불필요한 커플링을 억제할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 패드 배치 영역을 확대 도시한 평면도이고, 도 9는 도 8의 A-A'라인에 따른 단면도이다.
도 8을 참조하면, 평면적인 관점에서 패드(PAD) 주변에 한 쌍의 ESD 보호 회로(124)가 배치될 수 있다. ESD 보호 회로(124)는 패드(PAD)에 전원 전압 또는 데이터 입력시 갑작스러운 고압의 정전기가 유입되는 경우 이를 내부 회로로 방전시킬 수 있다.
도 8 및 도 9를 참조하면, 패드(PAD)는 상부 절연막(32)의 외부로 노출될 수 있다. 패드(PAD)는 상부 절연막(32)과 하부 절연막(30) 사이에 마련된 더미 소스 플레이트(20B)와 수직 방향(VD)으로 중첩될 수 있다.
ESD 보호 회로(124)는 기판(10) 상에 마련될 수 있으며, 로직 회로(120)에 포함될 수 있다. 더미 소스 플레이트(20B)는 패드(PAD) 및 로직 회로(120) 사이에 배치될 수 있고, 패드(PAD) 및 로직 회로(120)와 수직 방향(VD)으로 중첩될 수 있다. 더미 소스 플레이트(20B)는 패드(PAD)에 입력되는 전압 또는 데이터에 관계없이 정전압으로 유지되어, 패드(PAD)에 전원 전압 또는 데이터 입력시 갑작스러운 고압의 ESD가 유입되는 경우에 이를 방전시킬 수 있다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 패드 배치 영역에서 더미 소스 플레이트의 다양한 형태를 나타낸 평면도들이다.
도 10a를 참조하면, 더미 소스 플레이트(20B)는 반도체 메모리 장치에 포함된 패드들(PAD) 모두와 중첩되는 연속적인 형태를 가질 수 있다.
한편, 도 10b를 참조하면, 패드들(PAD)은 인가되는 전압 레벨에 따라서 복수의 패드군(PG)으로 그룹화될 수 있다. 단일 패드군(PG)에 포함된 패드들(PAD)에는 유사한 레벨의 전압이 인가될 수 있다. 더미 소스 플레이트(20B)는 패드군들에 대응하여 복수의 세그먼트들로 분할될 수 있다. 도 10c를 참조하면, 더미 소스 플레이트(20B)는 패드들(PAD)에 개별적으로 대응하여 복수의 세그먼트들로 분할될 수도 있다.
이상, 본 발명의 실시예들에 의하면 더미 소스 플레이트(20B)로 ESD를 실드하여 ESD가 로직 회로에 전달되는 것을 억제함으로써 로직 회로에 가해지는 데미지를 줄여 줄 수 있다.
본 발명의 실시예들에 의하면, 더미 소스 플레이트(20B)로 메모리 셀 어레이 하부의 배선과 메모리 셀 어레이 상부의 배선 간을 실드하여, 하부 배선과 상부 배선간 불필요한 커플링을 억제할 수 있으므로 반도체 장치의 전기적 특성을 향상시킬 수 있고, 커플링으로 인한 배선 배치의 제약을 줄이어 배선 배치의 효율성을 향상시킬 수 있다.
본 발명의 실시예들에 의하면, 더미 소스 플레이트를 ESD 실드에 활용함으로써 ESD 실드를 위하여 별도의 구조물을 추가로 형성할 필요가 없으므로, ESD 실드를 위한 별도의 구조물을 형성하는 경우에 필요한 제조 단계들을 없애어 공정을 단순화함으로써 제조 비용을 줄일 수 있고 제조 공정 동안에 발생되는 불량을 줄일 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 셀 영역 및 상기 셀 영역 외부의 주변 영역이 정의된 기판 상에 배치된 로직 회로;
    상기 로직 회로 상에 마련된 소스 플레이트;
    상기 소스 플레이트를 상기 셀 영역의 셀 소스 플레이트 및 상기 주변 영역의 더미 소스 플레이트로 분리하는 슬릿; 및
    상기 셀 소스 플레이트 상에 마련된 메모리 셀 어레이; 를 포함하며,
    상기 더미 소스 플레이트는 상기 메모리 셀 어레이 및 상기 로직 회로의 동작 여부와 관계없이 정전압으로 유지되는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 소스 플레이트 상부에 마련된 상부 배선;
    상기 로직 회로와 상기 소스 플레이트 사이 마련된 하부 배선;
    상기 상부 배선과 상기 하부 배선 간을 연결하고 상기 주변 영역에 배치되는 컨택;을 더 포함하며,
    상기 더미 소스 플레이트는 상기 컨택이 통과하는 개구부를 구비하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 셀 소스 플레이트 및 상기 더미 소스 플레이트는 동일한 물질로 구성된 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 로직 회로의 일부는 상기 기판의 상부면과 직교하는 수직 방향에서 상기 더미 소스 플레이트와 중첩되는 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 메모리 셀 어레이를 덮는 상부 절연막의 외부로 노출되고 상기 주변 영역에 제공되는 복수의 패드들을 더 포함하며,
    상기 더미 소스 플레이트는 상기 기판의 상부면과 직교하는 수직 방향에서 상기 패드들과 중첩되는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 로직 회로의 일부가 상기 수직 방향에서 상기 더미 소스 플레이트 및 상기 패드들과 중첩되는 반도체 메모리 장치.
  7. 제5 항에 있어서, 상기 더미 소스 플레이트는 상기 패드들 모두와 중첩되며 연속적인 형태로 구성된 반도체 메모리 장치.
  8. 제5 항에 있어서, 상기 패드들이 복수의 패드군들로 그룹화되고, 상기 더미 소스 플레이트는 상기 패드군들에 대응하여 복수의 세그먼트들로 분할된 반도체 메모리 장치.
  9. 제5 항에 있어서, 상기 더미 소스 플레이트는 상기 패드들에 개별적으로 대응하여 복수의 세그먼트들로 분할된 반도체 메모리 장치.
  10. 기판 상에 마련된 로직 회로;
    상기 로직 회로 상에 배치되고 셀 영역에 제공되는 셀 소스 플레이트;
    상기 셀 소스 플레이트 상에 마련된 메모리 셀 어레이; 및
    상기 로직 회로 상에 배치되고 상기 셀 영역 외부의 주변 영역에 제공되는 정전기 방전 실드 플레이트;를 포함하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 셀 소스 플레이트와 상기 정전기 방전 실드 플레이트는 상기 셀 영역과 상기 주변 영역의 경계를 따라서 마련된 슬릿에 의해서 서로 분리되는 반도체 메모리 장치.
  12. 제10 항에 있어서, 상기 셀 소스 플레이트 및 상기 정전기 방전 실드 플레이트 상부에 배치된 상부 배선;상기 셀 소스 플레이트 및 상기 정전기 방전 실드 플레이트와 상기 기판 사이에 제공되며 상기 로직 회로를 덮는 하부 절연막 내에 배치된 하부 배선;
    상기 상부 배선과 하부 배선 간을 연결하며 상기 주변 영역에 마련된 컨택;을 더 포함하며,
    상기 정전기 방전 실드 플레이트는 상기 컨택이 통과하는 개구부를 구비하는 반도체 메모리 장치.
  13. 제10 항에 있어서, 상기 로직 회로의 일부는 상기 기판의 상부면에 직교하는 수직 방향에서 상기 정전기 방전 실드 플레이트와 중첩되는 반도체 메모리 장치.
  14. 제10 항에 있어서, 상기 메모리 셀 어레이를 덮는 상부 절연막의 외부로 노출되고 상기 주변 영역에 제공되는 복수의 패드들을 더 포함하며,
    상기 정전기 방전 실드 플레이트는 상기 기판의 상부면과 직교하는 수직 방향에서 상기 패드들과 중첩되는 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 로직 회로의 일부가 상기 수직 방향에서 상기 정전기 방전 실드 플레이트 및 상기 패드들과 중첩되는 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 정전기 방전 실드 플레이트는 상기 패드들 모두와 중첩되며 연속적인 형태로 구성된 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 패드들은 복수의 패드군으로 그룹화되고, 상기 정전기 방전 실드 플레이트는 패드군들에 대응하여 복수의 세그먼트들로 분할된 반도체 메모리 장치.
  18. 제16 항에 있어서, 상기 정전기 방전 실드 플레이트는 상기 패드들에 개별적으로 대응하여 복수의 세그먼트들로 분할된 반도체 메모리 장치.
  19. 기판 상에 마련된 로직 회로;
    상기 로직 회로 상에 배치된 소스 플레이트;
    상기 소스 플레이트를 복수의 셀 소스 플레이트들 및 더미 소스 플레이트로 분리하는 슬릿; 및
    상기 셀 소스 플레이트들 상에 각각 마련된 복수의 메모리 셀 어레이들;을 포함하며,
    상기 더미 소스 플레이트는 상기 메모리 셀 어레이들 및 상기 로직 회로의 동작 여부와 관계없이 정전압으로 유지되는 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 셀 소스 플레이트들은 상기 기판의 상부면과 평행하고 서로 교차되는 제1 방향 및 제2 방향을 따라서 서로 이웃하여 배치되고,
    상기 더미 소스 플레이트는 이웃하는 상기 셀 소스 플레이트들 사이 및 상기 셀 소스 플레이트들 바깥쪽 상기 기판의 주변부에 배치되는 반도체 메모리 장치.
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