KR20230083014A - 반도체 메모리 장치 - Google Patents

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KR20230083014A
KR20230083014A KR1020210171059A KR20210171059A KR20230083014A KR 20230083014 A KR20230083014 A KR 20230083014A KR 1020210171059 A KR1020210171059 A KR 1020210171059A KR 20210171059 A KR20210171059 A KR 20210171059A KR 20230083014 A KR20230083014 A KR 20230083014A
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discharge
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KR1020210171059A
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박광휘
성상현
오성래
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에스케이하이닉스 주식회사
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Abstract

일 실시예는 반도체 메모리 장치에 관한 것으로, 소스 플레이트의 셀 영역 상에 배치된 복수의 메모리 셀들을 포함하는 메모리 구조체; 상기 소스 플레이트의 센터부의 적어도 일부를 포함하는 상기 소스 플레이트의 연결 영역에서 상기 소스 플레이트를 관통하고 절연막 패턴에 의해서 상기 소스 플레이트와 분리된 복수의 컨택 플러그들; 상기 연결 영역에서 상기 소스 플레이트를 관통하고 상기 소스 플레이트의 센터부와 연결된 디스챠지 컨택; 및 상기 소스 플레이트 하부의 기판에 구성되며 상기 디스챠지 컨택과 연결된 디스챠지 영역;을 포함할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치를 사용하는 전자 장치가 소형화됨에 따라서 반도체 메모리 장치의 면적 감소가 요구되고 있다. 이러한 요구를 충족시키기 위한 일환으로 메모리 셀들의 동작을 제어하는 회로를 메모리 셀들 하부에 배치하는 PUC(Peripheral Under Cell) 구조가 제안되었다.
본 발명의 실시예들은 불량 감소에 기여할 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소스 플레이트의 셀 영역 상에 배치된 복수의 메모리 셀들을 포함하는 메모리 구조체; 상기 소스 플레이트의 센터부의 적어도 일부를 포함하는 상기 소스 플레이트의 연결 영역에서 상기 소스 플레이트를 관통하고 절연막 패턴에 의해서 상기 소스 플레이트와 분리된 복수의 컨택 플러그들; 상기 연결 영역에서 상기 소스 플레이트를 관통하고 상기 소스 플레이트의 센터부와 연결된 디스챠지 컨택; 및 상기 소스 플레이트 하부의 기판에 구성되며 상기 디스챠지 컨택과 연결된 디스챠지 영역;을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 소스 플레이트의 제1영역 상에 배치된 복수의 메모리 셀들을 포함하는 메모리 구조체; 상기 소스 플레이트의 센터부의 적어도 일부를 포함하는 상기 소스 플레이트의 제2영역에서 상기 소스 플레이트를 관통하고 상기 소스 플레이트의 센터부와 연결된 제1디스챠지 컨택; 상기 소스 플레이트의 에지부에서 상기 소스 플레이트를 관통하고 상기 소스 플레이트의 에지부와 연결된 제2디스챠지 컨택; 및 상기 소스 플레이트 하부의 기판에 구성되며 상기 제1디스챠지 컨택 및 상기 제2디스챠지 컨택에 공통으로 연결된 디스챠지 영역;을 포함할 수 있다.
본 발명의 실시예들에 의하면, 용량 손실이나 기판 설계 변경 없이 소스 플레이트 센터부의 전하를 방전시켜 아킹(arching)을 방지하여 불량을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 풀 칩(full chip) 구조를 개략적으로 보여주는 도면이다.
도 2는 도 1의 하나의 플레인 영역을 개략적으로 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 소스 플레이트의 평면도이다.
도 5는 도 3의 일부 구성을 나타낸 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 소스 플레이트의 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 소스 플레이트의 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타낸 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 개략적으로 나타낸 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어 '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
이하, 첨부된 도면들에서 기판 또는 소스 플레이트의 상면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의하고, 기판 또는 소스 플레이트의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1방향(FD) 및 제2방향(SD)으로 정의할 것이다. 예를 들어, 제1방향(FD)은 로우 라인들의 신장 방향 및 비트 라인들의 나열 방향일 수 있고, 제2방향(SD)은 비트 라인들의 신장 방향 및 로우 라인들의 나열 방향일 수 있다. 제1방향(FD)과 제2방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 풀 칩(full chip) 구조를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 복수의 플레인 영역들(PLANE), 패드 영역(PADR) 및 주변 영역(PR)을 포함할 수 있다.
도 1은 4 플레인 구조를 나타낸 것으로, 이러한 경우 반도체 메모리 장치(100)는 4개의 플레인 영역들(PLANE)을 포함한다. 비록, 도 1의 실시예는 반도체 메모리 장치(100)가 4 플레인 구조인 경우를 나타내지만, 이에 한정되는 것은 아니다. 반도체 메모리 장치(100)는 1개의 플레인을 포함하는 싱글 플레인 구조 또는 2개 이상의 플레인들을 포함하는 멀티 플레인 구조일 수 있다.
도 2를 참조로 후술되는 바와 같이, 각 플레인 영역(PLANE)은 메모리 셀 어레이, 로우 디코더 및 페이지 버퍼 회로를 포함할 수 있다.
서로 다른 플레인 영역들(PLANE)에 포함된 메모리 셀 어레이들은 서로 독립적으로 제어될 수 있다. 각 플레인 영역(PLANE)에 포함된 로우 디코더에 의해서 서로 다른 플레인 영역들(PLANE)에 포함된 메모리 셀 어레이들은 서로 독립적으로 워드 라인이 활성화될 수 있고, 각 플레인 영역(PLANE)에 포함된 페이지 버퍼 회로를 통해서 서로 다른 플레인 영역들(PLANE)에 포함된 메모리 셀 어레이들은 서로 독립적으로 동작, 예를 들어 라이트(write) 동작, 리드(read) 동작이 제어될 수 있다. 플레인 영역들(PLANE)에 포함된 메모리 셀 어레이들은 서로 독립적으로 제어되어 특정 동작을 병렬적으로 수행하거나 서로 다른 동작을 수행할 수 있다.
패드 영역(PADR)에는 외부 접속 패드들(미도시)의 배치될 수 있다. 반도체 메모리 장치(100)는 외부 접속 패드들을 통해서 외부 장치, 예컨대 메모리 컨트롤러로부터 전기적 신호, 예컨대 커맨드 신호, 어드레스 신호 및 제어 신호를 수신하고, 외부 장치와 데이터를 교환할 수 있다. 주변 영역(PR)은 플레인 영역들(PLANE) 및 패드 영역(PADR)을 제외한 나머지 영역으로 정의될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 도면으로, 도 1의 하나의 플레인 영역(PLANE)을 나타낸다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1반도체층(S1) 및 제2반도체층(S2)을 포함할 수 있다. 이해를 돕기 위하여 도 2에는 제1반도체층(S1)과 제2반도체층(S2)이 서로 분리된 것으로 도시되어 있으나, 제1반도체층(S1)의 상면과 제2반도체층(S2)의 하면이 서로 접하는 것으로 이해되어야 할 것이다.
제1반도체층(S1)은 기판(10), 기판(10) 상에 배치된 로직 회로, 로직 회로에 연결된 배선 구조물(미도시), 로직 회로 및 배선 구조물을 덮는 절연층(미도시)을 포함할 수 있다. 로직 회로는 로우 디코더(110), 페이지 버퍼 회로(120) 및 주변 회로(미도시)를 포함할 수 있다.
제2반도체층(S2)은 제1반도체층(S1) 상에 배치된 소스 플레이트(20) 및 소스 플레이트(20) 상에 배치되며 메모리 셀 어레이를 포함하는 메모리 구조체(130)를 포함할 수 있다. 본 실시예에 따른 반도체 메모리 장치는 PUC(Peri Under Cell) 구조로 제공될 수 있다.
로우 디코더(110)는 플레인 영역의 중심부에 배치되며 로우 라인들(RL)이 나열되는 방향인 제2방향(SD)으로 연장되는 형상을 가지도록 구성될 수 있다.
메모리 구조체(130)는 제1메모리 그룹(131) 및 제2메모리 그룹(132)으로 분리되어 평면적인 관점에서 로우 디코더(110)의 양측에 각각 배치될 수 있다. 이러한 경우, 메모리 구조체(130)에 포함된 메모리 셀 어레이가 두 부분으로 분리되어 제1메모리 그룹(131) 및 제2메모리 그룹(132)에 각각 포함된 것으로 볼 수 있다.
페이지 버퍼 회로(120)는 제1페이지 버퍼 그룹(121) 및 제2페이지 버퍼 그룹(122)으로 분리되어 로우 디코더(110)의 양측에 각각 배치될 수 있다. 제1페이지 버퍼 그룹(121)은 수직 방향(VD)으로 제1메모리 그룹(131)과 중첩되는 영역 내에 배치되며, 비트 라인들(BL)이 나열되는 방향인 제1방향(FD)으로 제1메모리 그룹(131)과 실질적으로 동일한 길이를 가지도록 구성될 수 있다. 제2페이지 버퍼 그룹(122)은 수직 방향(VD)으로 제2메모리 그룹(132)과 중첩되는 영역 내에 배치되며, 제1방향(FD)으로 제2메모리 그룹(132)과 실질적으로 동일한 길이를 가지도록 구성될 수 있다.
이와 같이, 로우 디코더(110)가 플레인 영역(PLANE)의 중심부에 배치되고 페이지 버퍼 회로(120) 및 메모리 구조체(130)가 두 부분으로 분리되어 로우 디코더(110)의 양측에 배치되는 구조는 센터 로우 디코더 구조로 정의될 수 있다. 비록, 본 실시예에서는 센터 로우 디코더 구조인 경우를 나타내었으나, 이에 한정되는 것은 아니다. 도시하지 않았지만, 다른 예시로 페이지 버퍼 회로 및 메모리 구조체가 플레인 영역의 중심부에 배치되고, 로우 디코더가 두 부분으로 분리되어 페이지 버퍼 회로 및 메모리 구조체의 양측에 배치될 수도 있다.
로우 디코더(110)는 제1,제2메모리 그룹(131,132)의 로우 라인들(RL)에 연결되어 주변 회로로부터 제공되는 동작 전압을 제1,제2메모리 그룹(131,132)에 전달할 수 있다.
제1페이지 버퍼 그룹(121)은 제1메모리 그룹(131)의 비트 라인들(BL)에 연결된 복수의 페이지 버퍼들을 포함할 수 있다. 제2페이지 버퍼 그룹(122)은 제2메모리 그룹(132)의 비트 라인들(BL)에 연결된 복수의 페이지 버퍼들을 포함할 수 있다.
페이지 버퍼는 주변 회로로부터 페이지 버퍼 제어 신호를 수신할 수 있고, 데이터 신호를 주변 회로와 송수신할 수 있다. 페이지 버퍼는 페이지 버퍼 제어 신호에 응답하여 메모리 셀들에 연결된 비트 라인들(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼는 페이지 버퍼 제어 신호에 응답하여 비트 라인(BL)의 신호를 감지함으로써 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호를 주변 회로로 전송할 수 있다. 페이지 버퍼는 페이지 버퍼 제어 신호에 응답하여 주변 회로로부터 수신되는 데이터 신호에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼는 로우 디코더(110)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
제1,제2메모리 그룹(131,132) 각각은 소스 플레이트(20) 상에 배치된 복수의 절연부들(32) 및 복수의 셀부들(34), 그리고 복수의 비트 라인들(BL)을 포함할 수 있다.
절연부(32)는 컨택 플러그가 지나가는 공간을 제공하기 위한 부분으로 절연 물질로 구성될 수 있다. 도 3를 참조로 후술되는 바와 같이, 컨택 플러그는 수직 방향(VD)으로 절연부(32) 및 절연부(32) 하부의 소스 플레이트(20)를 관통하여 제1반도체층(S1)으로 연장될 수 있다.
셀부(34)는, 도 3를 참조로 후술되는 바와 같이, 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들, 복수의 전극층들 및 복수의 층간절연층들을 관통하여 소스 플레이트(20)로 연장되는 복수의 셀 플러그들을 포함할 수 있다. 복수의 셀 플러그들은 복수의 전극층들과 결합하여 3차원적으로 배열된 복수의 메모리 셀들을 구성할 수 있다. 비트 라인(BL)은 복수의 절연부들(32) 및 복수의 셀부들(34) 상에 배치되며 비트 라인 컨택을 통해서 대응하는 셀 플러그에 연결될 수 있다.
제1메모리 그룹(131)의 비트 라인들(BL)은 제1메모리 그룹(131)의 절연부들(32)을 관통하는 컨택 플러그들을 통해서 제1페이지 버퍼 그룹(121)의 페이지 버퍼들에 연결될 수 있다. 제1메모리 그룹(131)의 절연부들(32)을 관통하는 컨택 플러그들은 제1메모리 그룹(131)의 비트 라인들(BL)과 제1페이지 버퍼 그룹(121)의 페이지 버퍼들을 연결하는 역할을 할 수 있다. 유사하게, 제2메모리 그룹(132)의 비트 라인들(BL)은 제2메모리 그룹(132)의 절연부들(32)을 관통하는 컨택 플러그들을 통해서 제2페이지 버퍼 그룹(122)의 페이지 버퍼들에 연결될 수 있다. 제2메모리 그룹(132)의 절연부들(32)을 관통하는 컨택 플러그들은 제2메모리 그룹(132)의 비트 라인들(BL)과 제2페이지 버퍼 그룹(122)의 페이지 버퍼들을 연결하는 역할을 할 수 있다.
제1메모리 그룹(131)의 절연부들(32)은 수직 방향(VD)으로 제1페이지 버퍼 그룹(121)과 중첩되는 영역 내에 배치되며, 비트 라인들(BL)이 나열되는 방향으로 연장되는 라인 형상을 가지도록 구성될 수 있다. 제2메모리 그룹(132)의 절연부들(32)은 수직 방향(VD)으로 제2페이지 버퍼 그룹(122)과 중첩되는 영역 내에 배치되며, 비트 라인들(BL)이 나열되는 방향으로 연장되는 라인 형상을 가지도록 구성될 수 있다.
도시하지 않았지만, 제1,제2페이지 버퍼 그룹들(121,122) 각각에 포함된 페이지 버퍼들은 제2방향(SD)을 따라 복수의 행(row)으로 배치될 수 있다. 각 메모리 구조체(131,132의 하나)의 절연부들(32)은 페이지 버퍼 행들이 나열되는 방향인 제2방향(SD)을 따라서 서로 간격을 갖고 배치될 수 있다. 제1메모리 그룹(131)의 절연부들(32)의 적어도 하나, 그리고 제2메모리 그룹(132)의 절연부들(32)의 적어도 하나는 소스 플레이트(20)의 센터부를 포함하는 영역 상에 배치될 수 있다.
제1반도체층(S1)과 제2반도체층(S2)은 단일 웨이퍼 상에 제작될 수 있다. 즉, 기판(10) 상에 로우 디코더(110), 페이지 버퍼 회로(120) 및 주변 회로(미도시)를 포함하는 로직 회로를 형성하고, 로직 회로와 연결되는 배선 구조물, 그리고 배선 구조물 및 로직 회로를 덮는 절연층을 형성한 후에, 제1반도체층(S1)의 절연층 상에 소스 플레이트(20)를 형성하고, 소스 플레이트(20)상에 메모리 구조체(130)를 빌드 업(build up)할 수 있다.
소스 플레이트(20)가 제1반도체층(S1)의 절연층 상에 배치되어 제조 공정 중에 소스 플레이트(20)가 전기적으로 플로팅되게 되므로, 제조 공정 중에 발생된 전하가 외부로 방전되지 못하고 소스 플레이트(20)에 축적되어 아킹(arching)이 발생할 수 있다. 예를 들어, 셀 플러그들의 배치 공간을 형성하기 위해서 플라즈마 식각 공정으로 소스 플레이트(20) 상에 적층된 복수의 희생층들 및 층간절연층들을 식각하여 홀들을 형성하는 공정 진행 중에 소스 플레이트(20)에 전하가 축적되어 아킹이 발생할 수 있다.
아킹이 발생하면 불량의 원인이 되는 오염 입자가 증가하고, 웨이퍼가 손상되거나 공정 장비가 파손되는 등의 문제가 발생할 수 있다. 본 발명의 실시예들은 아킹을 방지할 수 있는 방안을 제시할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이고, 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 소스 플레이트의 평면도이고, 도 5는 도 3의 일부 구성을 나타낸 평면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 소스 플레이트(20)의 셀 영역(CR) 상에 배치된 복수의 메모리 셀들을 포함하는 메모리 구조체(130); 소스 플레이트(20)의 센터부의 적어도 일부를 포함하는 소스 플레이트(20)의 연결 영역(OFC)에서 소스 플레이트(20)를 관통하고 절연막 패턴(42)에 의해서 소스 플레이트(20)와 분리된 복수의 컨택 플러그들(CP); 연결 영역(OFC)에서 소스 플레이트(20)를 관통하고 소스 플레이트(20)의 센터부와 연결된 제1디스챠지 컨택(DCC1);및 소스 플레이트(20) 하부의 기판(10)에 구성되며 제1디스챠지 컨택(DCC1)과 연결된 디스챠지 영역(DCI);을 포함할 수 있다.
소스 플레이트(20)는 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
도 4를 참조하면, 소스 플레이트(20)는 복수의 연결 영역들(OFC) 및 복수의 셀 영역들(CR)을 포함할 수 있다. 복수의 연결 영역들(OFC)의 적어도 하나는 소스 플레이트(20)의 센터부의 적어도 일부를 포함할 수 있다.
연결 영역(OFC)에서 복수의 컨택 플러그들(CP)이 소스 플레이트(20)를 수직 방향(VD)으로 관통할 수 있다.
제1디스챠지 컨택(DCC1)은 연결 영역들(OFC)에서 수직 방향(VD)으로 소스 플레이트(20)를 관통하고 소스 플레이트(20)와 연결될 수 있다. 제1디스챠지 컨택들(DCC1)의 적어도 하나는 소스 플레이트(20)의 센터부를 관통하며 소스 플레이트(20)의 센터부와 연결될 수 있다.
제1디스챠지 컨택(DCC1)은 셀 영역(CR)과 인접한 연결 영역(OFC)의 에지부에 배치될 수 있다. 평면적인 관점에서 제1디스챠지 컨택(DCC1)은 비트 라인들(BL)이 나열되는 방향인 제1방향(FD)으로 연장되는 라인 형상을 가지도록 구성될 수 있다.
도 3을 다시 참조하면, 메모리 구조체(130)의 절연부(32)는 소스 플레이트(20)의 연결 영역(OFC) 상에 교대로 적층된 복수의 제1절연층들(32A) 및 복수의 제2절연층들(32B)을 포함할 수 있다. 제1절연층들(32A)은 실리콘 질화물을 포함할 수 있고, 제2절연층들(32B)은 실리콘 산화물을 포함할 수 있다.
컨택 플러그(CP)는 연결 영역(OFC)에서 절연부(32) 및 소스 플레이트(20)를 관통하여 소스 플레이트(20) 하부 배선층의 배선(M11)과 연결될 수 있고, 배선(M11)에 연결된 컨택들(CNT11,CNT21) 및 배선(M21)을 통해서 기판(10) 상에 마련된 로직 회로(LOGIC)에 연결될 수 있다. 컨택 플러그(CP)와 소스 플레이트(20) 사이에는 절연막 패턴(42)이 형성되어, 컨택 플러그(CP)와 소스 플레이트(20)를 절연시킬 수 있다. 컨택 플러그(CP)는 예시적으로 비트 라인(BL)과 로직 회로(LOGIC)의 페이지 버퍼 회로를 연결할 수 있다.
메모리 구조체(130)의 셀부(34)는 교대로 적층된 복수의 전극층들(34A) 및 복수의 층간절연층들(34B), 셀 영역(CR)에서 수직 방향(VD)으로 복수의 전극층들(34A) 및 복수의 층간절연층들(34B)을 관통하여 소스 플레이트(20)로 연장되는 복수의 셀 플러그들(MCP,DCP)을 포함할 수 있다.
전극층들(34A)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(34A)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 전극층들(34A)은 로우 라인들을 구성할 수 있다. 구체적으로, 전극층들(34A) 중 최하부로부터 적어도 하나는 소스 선택 라인을 구성할 수 있다. 전극층들(34A) 중 최상부로부터 적어도 하나는 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(34A)은 워드 라인들을 구성할 수 있다. 층간절연층들(34B)은 실리콘 산화물을 포함할 수 있다.
복수의 전극층들(34A)의 하나는 복수의 제1절연층들(32A)의 하나와 같은 층에 배치될 수 있다. 복수의 층간절연층들(34B)의 하나는 복수의 제2절연층들(32B)의 하나와 같은 층에 배치될 수 있다. 복수의 층간절연층들(34B)의 하나는 복수의 제2절연층들(32B)의 하나와 동일 공정에서 생성될 수 있다. 같은 층에 위치하는 제2절연층(32B)과 층간절연층(34B)은 일체로 구성될 수 있다.
도시하지 않았지만, 셀 플러그들(MCP,DCP) 각각은 채널층 및 게이트 절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트 절연층은 채널층의 외벽을 감싸는 형태를 가질 수 있다. 게이트 절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트 절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
셀 플러그들(MCP,DCP)은 메인 셀 플러그들(MCP) 및 더미 셀 플러드들(DCP)을 포함할 수 있다. 메인 셀 플러그(MCP) 상에 비트 라인 컨택(BLC)이 형성되어 메인 셀 플러그(MCP)와 비트 라인(BL)를 연결할 수 있다. 소스 선택 라인이 메인 셀 플러그(MCP)를 감싸는 부분에는 소스 선택 트랜지스터가 구성될 수 있다. 워드 라인이 메인 셀 플러그(MCP)를 감싸는 부분에는 메모리 셀이 구성될 수 있다. 드레인 선택 라인이 메인 셀 플러그(MCP)를 감싸는 부분에는 드레인 선택 트랜지스터가 구성될 수 있다.
더미 셀 플러그들(DCP)는 메인 셀 플러그들(MCP)과 동일하거나 유사한 구조 및 형상을 가지지만 실질적으로 기능하지 않고 단지 패턴으로 존재하는 것으로, 더미 셀 플러그들(DCP)에는 전기적 신호가 인가되지 않을 수 있다. 더미 셀 플러그(DCP) 상에는 비트 라인 컨택이 형성되지 않을 수 있다. 더미 셀 플러그(DCP)는 비트 라인(BL)에 연결되지 않을 수 있다.
도 3 및 도 5를 참조하면, 더미 셀 플러그들(DCP)은 제1디스챠지 컨택(DCC1)과 인접한 셀 영역(CR)의 에지부에 배치될 수 있다. 메인 셀 플러그들(MCP)은 더미 셀 플러그들(DCP)을 사이에 두고 제1디스챠지 컨택(DCC1)과 이격될 수 있다. 메인 셀 플러그들(MCP)과 더미 셀 플러그들(DCP) 사이에 복수의 전극층들(34A) 및 복수의 층간절연층들(34B)을 분할하는 슬릿(SLT)이 형성될 수 있다. 슬릿(SLT)은 수직 방향(VD) 및 제1방향(FD)으로 연장될 수 있다. 도 5는 슬릿(SLT)이 제1방향(FD)을 따라서 지그재그 형태로 연장되는 경우를 나타내나, 이에 한정되는 것은 아니다. 슬릿(SLT)은 제1방향(FD)을 따라서 직선 형태로 연장될 수도 있다.
제1디스챠지 컨택(DCC1)은 소스 플레이트(20)보다 일함수(work function)가 큰 도전 물질로 구성될 수 있다. 예시적으로, 제1디스챠지 컨택(DCC1)은 금속(ex, 텅스텐, 구리, 알루미늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 제1디스챠지 컨택(DCC1)의 하단부는 소스 플레이트(20) 하부의 배선층에 마련된 배선(M12)에 연결될 수 있다.
디스챠지 영역(DCI)은 기판(10)에 기판(10)과 상이한 도전형의 불순물 이온을 주입하여 생성될 수 있다. 예시적으로, 기판(10)은 n형 반도체 기판일 수 있고, 디스챠지 영역(DCI)은 n형 반도체 기판에 p형 불순물 이온을 주입하여 형성된 p형 불순물 영역일 수 있다. 디스챠지 영역(DCI)과 기판(10)은 PN 다이오드를 구성할 수 있다.
디스챠지 영역(DCI) 상에 컨택들(CNT12,CNT22) 및 배선(M22)이 마련되어 디스챠지 영역(DCI)과 배선(M12)을 연결할 수 있다. 컨택들(CNT12,CNT22) 및 배선들(M12,M22)은 소스 플레이트(20)보다 일함수가 큰 도전 물질로 구성될 수 있다. 예시적으로, 컨택들(CNT12,CNT22) 및 배선들(M12,M22)은 금속, 예를 들어 텅스텐, 구리, 알루미늄 등에서 선택된 적어도 하나를 포함할 수 있다.
소스 플레이트(20) 센터부의 전하는 소스 플레이트(20)보다 일함수가 큰 제1디스챠지 컨택(DCC1), 컨택들(CNT12,CNT22) 및 배선들(M12,M22)을 통해서 디스챠지 영역(DCI)으로 방전될 수 있다.
셀 플러그들(MCP,DCP)이 복수의 전극층들(34A) 및 복수의 층간절연층들(34B)을 관통하여 소스 플레이트(20)로 연장되고, 제1디스챠지 컨택(DCC1)이 소스 플레이트(20)를 관통하므로, 셀 플러그들(MCP,DCP)과 제1디스챠지 컨택(DCC1)이 서로 연결되는 불량을 방지하기 위해서 제1디스챠지 컨택(DCC1)을 피해서 셀 플러그들(MCP,DCP)을 구성해야 할 것이다. 본 실시예와 다르게 제1디스챠지 컨택(DCC1)을 셀 영역(CR)에 배치할 경우, 제1디스챠지 컨택(DCC1)이 위치하는 부분 및 그 주변에 셀 플러그들(MCP,DCP)을 구성할 수 없으므로 셀 영역(CR)에 배치 가능한 메모리 셀의 개수가 감소하여 메모리 용량이 저하될 수 있다.
본 발명의 실시예들에 따르면, 제1디스챠지 컨택(DCC1)을 연결 영역(OFC)에 구성하여 메모리 셀의 개수를 줄이지 않아도 되므로, 메모리 용량 감소를 초래하지 않고서 소스 플레이트(20)의 센터부의 전하를 방전시키어 아킹을 방지할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 소스 플레이트의 평면도이고, 도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 6 및 도 7을 참조하면, 소스 플레이트(20)의 에지부에 제2디스챠지 컨택(DCC2)이 구성될 수 있다. 제2 디스챠지 컨택(DCC2)은 소스 플레이트(20)의 에지부를 관통하고 소스 플레이트(20)의 에지부와 연결될 수 있다.
제2디스챠지 컨택(DCC2)은 소스 플레이트(20)보다 일함수가 큰 도전 물질로 구성될 수 있다. 예시적으로, 제2디스챠지 컨택(DCC2)은 금속(ex, 텅스텐, 구리, 알루미늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
제2디스챠지 컨택(DCC2)은 배선들(M12,M22) 및 컨택들(CNT12,CNT22)을 통해서 디스챠지 영역(DCI)에 연결될 수 있다. 반도체 메모리 장치를 제조하는 동안 생성된 전하는 소스 플레이트(20)보다 일함수가 큰 제2디스챠지 컨택(DCC2), 배선(M12,M22) 및 컨택들(CNT12,CNT22)을 통해서 디스챠지 영역(DCI)으로 방전될 수 있다.
디스챠지 영역(DCI)은 수직 방향(VD)으로 제2디스챠지 컨택(DCC2)과 중첩되도록 배치될 수 있다. 디스챠지 영역(DCI)을 수직 방향(VD)으로 제2디스챠지 컨택(DCC2)과 중첩되게 배치함으로써, 제2디스챠지 컨택(DCC2)과 디스챠지 영역(DCI)을 연결하는 방전 경로를 최단 길이로 구성할 수 있다.
소스 플레이트(20)가 비교적 큰 일함수를 갖는 물질로 이루어져 있으므로, 제2디스챠지 컨택(DCC2)과 멀리 떨어져 있는 소스 플레이트(20)의 센터부의 전하는 제2디스챠지 컨택(DCC2)을 통해서 방전되지 않을 수 있다. 본 발명의 실시예들은 소스 플레이트(20)의 센터부에 연결되는 제1디스챠지 컨택(DCC1)을 구성하고, 제1디스챠지 컨택(DCC1)을 통해서 소스 플레이트(20)의 센터부의 전하를 방전시킬 수 있다.
제1디스챠지 컨택(DCC1)은 배선(M12)에 연결될 수 있고, 배선(M12)에 연결된 컨택들(CNT12,CNT22) 및 배선(M22)을 통해서 디스챠지 영역(DCI)에 연결될 수 있다. 제1디스챠지 컨택(DCC1)과 제2 디스챠지 컨택들(DCC2)은 하나의 디스챠지 영역(DCI)에 공통으로 연결되어 하나의 디스챠지 영역(DCI)을 공유할 수 있다.
소스 플레이트(20)의 센터부의 전하를 방출시키기 위해서 기판(10)에 제1디스챠지 컨택(DCC1)과 연결되는 별도의 디스챠지 영역을 구성할 경우, 기판(10)의 설계를 변경해야 할 것이다. 본 실시예에 따르면, 제1디스챠지 컨택(DCC1)이 제2디스챠지 컨택(DCC2)과 하나의 디스챠지 영역(DCI)을 공유하므로, 기판(10)의 설계 변경이 필요하지 않다. 따라서, 설계 변경을 위한 노력 및 시간을 소모하지 않고서 소스 플레이트(20)의 센터부의 전하를 방전시키어 아킹을 방지할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 소스 플레이트의 평면도이고, 도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 8을 참조하면, 소스 플레이트(20)의 센터부에서 수직 방향(VD)으로 소스 플레이트(20)를 관통하고 소스 플레이트(20)의 센터부 및 제1디스챠지 컨택들(DCC1)과 연결된 제3디스챠지 컨택(DCC3)이 구성될 수 있다. 제3디스챠지 컨택(DCC3)은 제1디스챠지 컨택들(DCC1)과 교차되는 라인 형상을 가지도록 구성될 수 있다. 예시적으로, 제1디스챠지 컨택들(DCC1)은 제1방향(FD)으로 신장되는 라인 형상을 가지도록 구성될 수 있고, 제3디스챠지 컨택(DCC3)은 제2방향(SD)으로 신장되는 라인 형상을 가지도록 구성될 수 있다. 제1디스챠지 컨택들(DCC1)의 적어도 하나는 소스 플레이트(20)의 센터부를 제1방향(FD)으로 가로지를 수 있고, 제3디스챠지 컨택(DCC3)은 소스 플레이트(20)의 센터부를 제2방향(SD)으로 가로지를 수 있다.
도 9를 참조하면, 셀 영역(CR)은 빈 영역(ER)을 포함할 수 있다. 메인 셀 플러그들(MCP) 및 더미 셀 플러그들(미도시)은 빈 영역(ER)을 제외한 셀 영역(CR) 내에 배치될 수 있다. 빈 영역(ER)은 셀 영역(CR) 중에서 메인 셀 플러그들(MCP) 및 더미 셀 플러그들(미도시)이 어레이되지 않고 비어 있는 영역으로 정의될 수 있다. 제3디스챠지 컨택(DCC3)은 빈 영역(ER)에 배치될 수 있다.
제3디스챠지 컨택(DCC3)은 소스 플레이트(20)보다 일함수가 큰 도전 물질로 구성될 수 있다. 예시적으로, 제3디스챠지 컨택(DCC3)은 금속(ex, 텅스텐, 구리, 알루미늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
제3디스챠지 컨택(DCC3)은 제1디스챠지 컨택(DCC1)에 연결되며, 제1디스챠지 컨택(DCC1)을 통해서 디스챠지 영역(DCI)과 연결될 수 있다. 반도체 메모리 장치를 제조하는 동안 생성된 전하는 소스 플레이트(20)보다 일함수가 큰 제3디스챠지 컨택(DCC3)을 통해서 디스챠지 영역(DCI)으로 방전될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템을 개략적으로 나타낸 블록도이다.
도 10을 참조하면, 메모리 시스템(500)은 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(600)에 의해서 액세스되는 데이터를 저장할 수 있다.
메모리 시스템(500)은 호스트(600)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(500)은 솔리드 스테이트 드라이브(solid state drive, SSD),MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage)장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치,PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(500)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(500)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 시스템(500)은 비휘발성 메모리 장치(510) 및 컨트롤러(520)를 포함할 수 있다.
비휘발성 메모리 장치(510)는 메모리 시스템(500)의 저장 매체로서 동작할 수 있다. 비휘발성 메모리 장치(510)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR)막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 비휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 10에서는 메모리 시스템(500)이 하나의 비휘발성 메모리 장치(510)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 메모리 시스템(500)은 복수의 비휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 비휘발성 메모리 장치들을 포함하는 메모리 시스템(500)에 대해서도 동일하게 적용될 수 있다. 비휘발성 메모리 장치(510)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다.
컨트롤러(520)는 메모리(523)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 메모리 시스템(500)의 제반 동작을 제어할 수 있다. 컨트롤러(520)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(520)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(520)는 호스트 인터페이스(521), 프로세서(522), 메모리(523) 및 메모리 인터페이스(524)를 포함할 수 있다. 도 13에 도시하지는 않았으나, 컨트롤러(520)는 호스트(600)로부터 제공된 쓰기 데이터를 ECC(Error Correction Code) 인코딩하여 패리티(parity)를 생성하고, 비휘발성 메모리 장치(510)로부터 독출된 읽기 데이터를 패리티를 이용하여 ECC 디코딩하는 ECC 엔진을 더 포함할 수 있다.
호스트 인터페이스(521)는 호스트(600)의 프로토콜에 대응하여 호스트(600)와 메모리 시스템(500) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(521)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트(600)와 통신할 수 있다.
프로세서(522)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(522)는 호스트(600)로부터 전송된 요청을 처리할 수 있다. 호스트(600)로부터 전송된 요청을 처리하기 위해서, 프로세서(522)는 메모리(523)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(521), 메모리(523) 및 메모리 인터페이스(524) 등과 같은 내부 기능 블록들 및 비휘발성 메모리 장치(510)를 제어할 수 있다.
프로세서(522)는 호스트(600)로부터 전송된 요청들에 근거하여 비휘발성 메모리 장치(510)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(524)를 통해 비휘발성 메모리 장치(510)로 제공할 수 있다.
메모리(523)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 메모리(523)는 프로세서(522)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(523)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(523)는 프로세서(522)의 동작 메모리(working memory)로서 동작할 수 있다.
메모리(523)는 호스트(600)로부터 비휘발성 메모리 장치(510)로 전송될 쓰기 데이터 또는 비휘발성 메모리 장치(510)로부터 호스트(600)로 전송될 읽기 데이터를 임시 저장하기 위한 데이터 버퍼(data buffer)를 포함하도록 구성될 수 있다. 즉, 메모리(523)는 버퍼 메모리(buffer memory)로서 동작할 수 있다. 메모리(523)는 메모리 시스템의 부팅시 비휘발성 메모리 장치(510)로부터 맵 데이터를 수신하여 저장할 수 있다.
메모리 인터페이스(524)는 프로세서(522)의 제어에 따라 비휘발성 메모리 장치(510)를 제어할 수 있다. 메모리 인터페이스(524)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(524)는 제어 신호들을 비휘발성 메모리 장치(510)로 제공할 수 있다. 제어 신호들은 비휘발성 메모리 장치(510)를 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 메모리 인터페이스(524)는 데이터 버퍼에 저장된 데이터를 비휘발성 메모리 장치(510)로 제공하거나, 비휘발성 메모리 장치(510)로부터 전송된 데이터를 데이터 버퍼에 저장할 수 있다.
또한, 컨트롤러(520)는 메모리(423)에 저장된 맵 데이터 중 프로세서(522)에 의해 참조된 맵 데이터를 캐싱하는 맵캐시(미도시)를 더 포함할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 나타낸 블록도이다.
도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판
20: 소스 플레이트
32: 절연부
34: 셀부
CP: 컨택 플러그
DCC1,DCC2,DCC3: 제1,제2,제3디스챠지 컨택
DCI: 디스챠지 영역

Claims (15)

  1. 소스 플레이트의 셀 영역 상에 배치된 복수의 메모리 셀들을 포함하는 메모리 구조체;
    상기 소스 플레이트의 센터부의 적어도 일부를 포함하는 상기 소스 플레이트의 연결 영역에서 상기 소스 플레이트를 관통하고 절연막 패턴에 의해서 상기 소스 플레이트와 분리된 복수의 컨택 플러그들;
    상기 연결 영역에서 상기 소스 플레이트를 관통하고 상기 소스 플레이트의 센터부와 연결된 디스챠지 컨택; 및
    상기 소스 플레이트 하부의 기판에 구성되며 상기 디스챠지 컨택과 연결된 디스챠지 영역;을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 구조체는 상기 복수의 메모리 셀들과 연결된 복수의 비트 라인들을 더 포함하며,
    상기 복수의 컨택 플러그들은 상기 기판 상에 마련된 페이지 버퍼 회로와 상기 복수의 비트 라인들을 연결하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 구조체는 상기 복수의 메모리 셀들과 연결되며 상기 소스 플레이트의 상면과 나란한 제1방향을 따라서 나열되는 복수의 비트 라인들을 더 포함하며,
    상기 디스챠지 컨택은 평면적인 관점에서 상기 제1방향으로 연장되는 라인 형상을 가지도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 디스챠지 컨택은 상기 셀 영역과 이웃한 상기 연결 영역의 에지부에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 구조체는 상기 소스 플레이트의 상기 연결 영역 상에 배치되며 상기 복수의 컨택 플러그들이 관통하는 절연부;
    상기 소스 플레이트의 셀 영역 상에 상에 번갈아 적층된 복수의 전극층들 및 복수의 층간절연층들과, 상기 복수의 전극층들 및 상기 복수의 층간절연층들을 관통하여 상기 소스 플레이트로 연장되는 복수의 셀 플러그들을 포함하는 셀부;를 포함하며,
    상기 복수의 셀 플러그들은 상기 디스챠지 컨택과 이웃한 상기 셀 영역의 에지부 상에 배치된 복수의 더미 셀 플러그; 및
    상기 복수의 더미 셀 플러그들을 사이에 두고 상기 디스챠지 컨택과 이격된 복수의 메인 셀 플러그들;을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 소스 플레이트의 센터부에서 상기 소스 플레이트를 관통하고 상기 디스챠지 컨택과 교차하며 상기 디스챠지 컨택 및 상기 소스 플레이트의 센터부와 연결된 추가 디스챠지 컨택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 메모리 구조체는 상기 소스 플레이트의 셀 영역 상에 번갈아 적층된 복수의 전극층들 및 복수의 층간절연층들; 및
    상기 복수의 전극층들 및 상기 복수의 층간절연층들을 관통하여 상기 소스 플레이트로 연장되는 복수의 셀 플러그들;를 포함하며,
    상기 셀 영역은 빈 영역을 포함하고,
    상기 복수의 셀 플러그들은 상기 빈 영역을 제외한 셀 영역 내에 배치되고, 상기 추가 디스챠지 컨택은 상기 빈 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 메모리 구조체는 상기 복수의 메모리 셀들과 연결된 복수의 비트 라인들을 더 포함하며,
    상기 디스챠지 컨택은 평면적인 관점에서 상기 복수의 비트 라인들이 나열되는 방향으로 상기 소스 플레이트의 센터부를 가로지르는 라인 형상을 가지도록 구성되고,
    상기 추가 디스챠지 컨택은 평면적인 관점에서 상기 복수의 비트 라인들이 신장되는 방향으로 상기 소스 플레이트의 센터부를 가로지르는 라인 형상을 가지도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  9. 소스 플레이트의 제1영역 상에 배치된 복수의 메모리 셀들을 포함하는 메모리 구조체;
    상기 소스 플레이트의 센터부의 적어도 일부를 포함하는 상기 소스 플레이트의 제2영역에서 상기 소스 플레이트를 관통하고 상기 소스 플레이트의 센터부와 연결된 제1디스챠지 컨택;
    상기 소스 플레이트의 에지부에서 상기 소스 플레이트를 관통하고 상기 소스 플레이트의 에지부와 연결된 제2디스챠지 컨택; 및
    상기 소스 플레이트 하부의 기판에 구성되며 상기 제1디스챠지 컨택 및 상기 제2디스챠지 컨택에 공통으로 연결된 디스챠지 영역;
    을 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 디스챠지 영역은 상기 소스 플레이트의 상면과 직교하는 수직 방향으로 상기 제2디스챠지 컨택과 중첩되도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 메모리 구조체는 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들을 더 포함하며,
    상기 제1디스챠지 컨택은 평면적인 관점에서 상기 복수의 비트 라인들이 나열되는 방향으로 연장되는 라인 형상을 가지도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 제1디스챠지 컨택은 상기 제1영역과 이웃한 상기 제2영역의 에지부에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서,
    상기 소스 플레이트의 센터부에서 상기 소스 플레이트를 관통하고 상기 제1디스챠지 컨택과 교차하며 상기 디스챠지 컨택 및 상기 소스 플레이트의 센터부와 연결된 제3디스챠지 컨택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 메모리 구조체는 상기 소스 플레이트 제1영역 상에 번갈아 적층된 복수의 전극층들 및 복수의 층간절연층들; 및
    상기 복수의 전극층들 및 상기 복수의 층간절연층들을 관통하여 상기 소스 플레이트로 연장되는 복수의 셀 플러그들;을 포함하며,
    상기 제1영역은 빈 영역을 포함하고,
    상기 복수의 셀 플러그들은 상기 빈 영역을 제외한 제1영역 내에 배치되고, 상기 제3디스챠지 컨택은 상기 빈 영역에 배치되는 것을 징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 메모리 구조체는 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들을 더 포함하며,
    상기 제1디스챠지 컨택은 평면적인 관점에서 상기 복수의 비트 라인들이 나열되는 방향으로 상기 소스 플레이트의 센터부를 가로지르는 라인 형상을 가지도록 구성되고,
    상기 제3디스챠지 컨택은 평면적인 관점에서 상기 복수의 비트 라인들이 신장되는 방향으로 상기 소스 플레이트의 센터부를 가로지르는 라인 형상을 가지도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
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