CN113838506A - 具有垂直结构的存储器装置 - Google Patents

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CN113838506A
CN113838506A CN202110188578.4A CN202110188578A CN113838506A CN 113838506 A CN113838506 A CN 113838506A CN 202110188578 A CN202110188578 A CN 202110188578A CN 113838506 A CN113838506 A CN 113838506A
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CN
China
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dielectric layer
wafer
logic
memory device
disposed
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CN202110188578.4A
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吴星来
朴商佑
蔡东赫
金基洙
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SK Hynix Inc
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SK Hynix Inc
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Abstract

本申请涉及具有垂直结构的存储器装置。一种存储器装置包括：单元晶圆，其包括存储器单元阵列；第一逻辑晶圆，其结合到单元晶圆的一个表面，并且包括控制存储器单元阵列的第一逻辑电路；以及第二逻辑晶圆，其结合到单元晶圆的背离所述一个表面的另一表面，并且包括控制存储器单元阵列的第二逻辑电路。

Description

具有垂直结构的存储器装置
技术领域
各种实施方式总体上涉及半导体技术，更具体地，涉及一种具有垂直结构的存储器装置。
背景技术
存储器装置可包括由根据其中所存储的数据而具有不同状态的存储器单元组成的存储器单元阵列。可通过字线和位线访问存储器单元，并且存储器装置可包括被配置为通过控制字线和位线来访问存储器单元的电路。另外，存储器装置可包括被配置为执行从外部请求的操作(例如，数据写操作、读操作和擦除操作)的电路。
发明内容
各种实施方式涉及能够有助于减小存储器装置的尺寸的措施。
各种实施方式涉及能够有助于改进存储器装置的生产率的措施。
在实施方式中，一种存储器装置可包括：单元晶圆，其包括存储器单元阵列；第一逻辑晶圆，其结合到单元晶圆的一个表面，并且包括控制存储器单元阵列的第一逻辑电路；以及第二逻辑晶圆，其结合到单元晶圆的背离所述一个表面的另一表面，并且包括控制存储器单元阵列的第二逻辑电路。
在实施方式中，一种存储器装置可包括：单元晶圆，其包括存储器单元阵列；第一逻辑晶圆，其结合到单元晶圆的底部，并且包括第一逻辑电路；以及第二逻辑晶圆，其结合到单元晶圆的顶部，并且包括第二逻辑电路。存储器单元阵列可包括：源极板；以及层叠结构，其包括交替地层叠在源极板上的多个电极层和多个层间介电层。
附图说明
图1是示意性地示出根据本公开的实施方式的存储器装置的表示的框图。
图2是示出图1所示的存储块的示例的表示的等效电路图。
图3是示出根据本公开的实施方式的存储器装置的区域的示例的表示的俯视图。
图4是示出根据本公开的实施方式的存储器装置的示意性结构的表示的图。
图5是图4的存储器装置的横截面图。
图6是图4的存储器装置的截取的横截面图。
图7是示出根据本公开的实施方式的存储器装置的表示的横截面图。
图8是示出根据本公开的实施方式的存储器装置的静电放电(ESD)元件的布局的表示的示图。
图9是示出根据本公开的实施方式的存储器装置的示意性结构的示例的表示的图。
图10是在图9的FD方向上截取的横截面图。
图11至图26是示出根据本公开的实施方式的存储器装置的示例的表示的示图。
图27是示意性地示出包括根据本公开的实施方式的存储器装置的存储器系统的表示的框图。
图28是示意性地示出包括根据本公开的实施方式的存储器装置的计算系统的表示的框图。
具体实施方式
本公开的优点和特征以及实现它们的方法将从以下参照附图描述的示例性实施方式的描述变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可按照各种不同的方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。
由于描述本公开的实施方式的附图中给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的，所以本公开不限于所示的内容。贯穿说明书，相似的标号表示相似的组件。在描述本公开时，当确定现有技术的详细描述可能使本公开的主旨或清晰度模糊时，将省略其详细描述。将理解，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后所列的手段。在涉及单数名词时使用不定冠词或定冠词的情况下，除非另外具体地说明，否则冠词可包括该名词的复数。
在解释本公开的实施方式中的元件时，即使没有明确说明，它们也应该被解释为包括误差容限。
另外，在描述本公开的组件时，可使用诸如第一、第二、A、B、(a)和(b)的术语。这些仅是为了将一个组件与另一组件相区别，而非限制组件的实质、次序、顺序或数量。另外，本公开的实施方式中的组件不受这些术语限制。这些术语仅用于将一个组件与另一组件相区分。因此，如本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可意指该组件不仅可直接“连接”、“联接”或“链接”，而且可经由第三组件间接“连接”、“联接”或“链接”。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”以及“在元件B旁边的元件A”，除非明确地使用术语“直接”或“紧挨”，否则一个或更多个其它元件可设置在元件A和元件B之间。
本公开的各种示例性实施方式的特征可部分或全部联接、组合或分离。技术上各种交互和操作是可能的。各种示例性实施方式可单独地实践或组合实践。
以下，将参照附图详细描述本公开的实施方式的各种示例。
图1是示意性地示出根据本公开的实施方式的存储器装置的表示的框图。
参照图1，根据本公开的实施方式的存储器装置100可包括存储器单元阵列110和逻辑电路120。逻辑电路120可包括行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。
存储器单元阵列110可包括多个存储块BLK。多个存储块BLK中的每一个可包括多个存储器单元。存储块BLK可通过多条字线WL联接到行解码器121。存储器单元阵列110可通过多条位线BL联接到页缓冲器电路122。
行解码器121可响应于从外围电路123提供的行地址X_A在存储器单元阵列110中所包括的存储块BLK当中选择任一个。行解码器121可将从外围电路123提供的操作电压X_V传送至联接到从存储器单元阵列110中所包括的存储块BLK当中选择的存储块BLK的字线WL。
尽管未示出，行解码器(X-DEC)121可包括通过晶体管电路和块开关电路。通过晶体管电路可包括多个通过晶体管组。多个通过晶体管组可分别联接到多个存储块BLK。各个通过晶体管组可通过多条字线WL联接到对应存储块BLK。块开关电路可响应于从外围电路123接收的行地址X_A而选择包括在通过晶体管电路中的通过晶体管组中的一个。块开关电路可包括分别联接到通过晶体管组的多个块开关。随着从外围电路123接收到行地址X_A，可响应于所接收的行地址X_A而启用任一个块开关。所启用的块开关可将从外围电路123提供的信号传送至对应通过晶体管组。通过块开关电路选择(即，提供有来自块开关电路的信号)的通过晶体管组可将操作电压X_V传送至联接到对应存储块BLK的字线WL。
页缓冲器电路122可包括分别联接到位线BL的多个页缓冲器PB。页缓冲器PB可从外围电路123接收页缓冲器控制信号PB_C，并且可向外围电路123发送数据信号DATA以及从外围电路123接收数据信号DATA。页缓冲器PB可响应于页缓冲器控制信号PB_C来控制位线BL。例如，页缓冲器PB可通过响应于页缓冲器控制信号PB_C感测位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可根据所检测的数据来将数据信号DATA发送到外围电路123。页缓冲器PB可响应于页缓冲器控制信号PB_C来基于从外围电路123接收的数据信号DATA将信号施加到位线BL，并且由此，可将数据写在存储器单元阵列110的存储器单元中。页缓冲器PB可将数据写在与启用的字线WL联接的存储器单元中或从这些存储器单元读取数据。
外围电路123可从存储器装置100外部的装置(例如，存储控制器)接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向存储器装置100外部的装置发送数据DATA以及从其接收数据DATA。外围电路123可基于命令信号CMD、地址信号ADD和控制信号CTRL来输出用于将数据写在存储器单元阵列110中或者从存储器单元阵列110读取数据的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路123可生成存储器装置100中所需的包括操作电压X_V的各种电压。
随着存储器装置100的集成度增加并且其操作速度增加，有必要减小将操作电压从行解码器121传送至字线WL而导致的延迟时间。为此，行解码器121可被设置为具有在字线WL布置的方向上延伸的形状，并且可在字线WL布置的方向上具有与存储器单元阵列110基本上相同或相似的长度。
随着存储器装置100的集成度增加并且其操作速度增加，有必要减小由页缓冲器电路122施加到位线BL的信号或者通过位线BL提供给页缓冲器电路122的信号的延迟时间。为此，页缓冲器电路122可被设置为具有在位线BL布置的方向上延伸的形状，并且可在位线BL布置的方向上具有与存储器单元阵列110基本上相同或相似的长度。
随着安装有存储器装置100的电子产品的尺寸减小，不断要求减小存储器装置100的尺寸。随着字线WL的数量由于高容量的需求而增加，行解码器121的通过晶体管的数量也增加。考虑到这些需求，通过晶体管在字线WL的延伸方向上设置成多列。由于上述原因，随着行解码器121在字线WL的延伸方向上的宽度增加，行解码器121的占用面积也增加。
随着位线BL的间距由于集成度的增加而减小，构成页缓冲器电路122的页缓冲器PB在位线BL的延伸方向上设置成多行。因此，随着页缓冲器电路122在位线BL的延伸方向上的长度增加，页缓冲器电路122的占用面积也增加。
因此，随着存储器装置100的尺寸减小并且行解码器121和页缓冲器电路122的占用面积增加，对高效布局利用方法的需求也在增加。本公开的实施方式包括适合于存储器装置100的尺寸减小、高容量和高集成度的布局利用方法。
以下，在附图中，与基板的顶表面平行并彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，从基板的顶表面垂直突出的方向被定义为垂直方向VD。例如，第一方向FD可对应于字线的延伸方向，第二方向SD可对应于位线的延伸方向。第一方向FD和第二方向SD可彼此基本上垂直地交叉。垂直方向VD可对应于与第一方向FD和第二方向SD垂直的方向。在附图中，由箭头指示的方向及其相反方向表示相同的方向。
尽管本说明书以闪存装置为例描述了存储器装置100，但是存储器的类型不限于此，除了闪存之外，本公开的技术精神也可应用于其它类型的存储器。例如，存储器可以是DRAM、PCRAM或ReRAM。尽管本说明书示出了联接到存储器单元阵列110的字线WL的行控制电路是行解码器并且联接到存储器单元阵列110的位线BL的列控制电路是页缓冲器电路的情况，但是这表示存储器是闪存的电路配置，应该理解，行控制电路和列控制电路可根据存储器的类型而改变。
图2是示出图1所示的存储块BLK的表示的等效电路图。
参照图2，存储块BLK可包括与多条位线BL和公共源极线CSL对应的多个单元串CSTR。位线BL可在第二方向SD上延伸，并且可在第一方向FD上排列。多个单元串CSTR可并联联接到各条位线BL。单元串CSTR可共同联接到公共源极线CSL。多个单元串CSTR可联接在多条位线BL与一条公共源极线CSL之间。
各个单元串CSTR可包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST以及联接在漏极选择晶体管DST与源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可在垂直方向VD上串联联接。
漏极选择线DSL、多条字线WL和源极选择线SSL可在垂直方向VD上层叠在位线BL和公共源极线CSL之间。各条漏极选择线DSL可联接到对应漏极选择晶体管DST的栅极。各条字线WL可联接到对应存储器单元MC的栅极。源极选择线SSL可联接到源极选择晶体管SST的栅极。共同联接到一条字线WL的存储器单元MC可配置一个页。
图3是示出根据本公开的实施方式的存储器装置的区域的示例的表示的俯视图。
参照图3，存储器装置可被分成第一单元区域CR1、第二单元区域CR2、减薄区域SR、焊盘区域PADR和外围区域PR。
焊盘区域PADR可按照在第一方向FD上延伸的形状设置在存储器装置的边缘部分处。减薄区域SR可按照在第二方向SD上延伸的形状设置在存储器装置的中央部分处。第一单元区域CR1和第二单元区域CR2可分别设置在减薄区域SR在第一方向FD上的相对侧。外围区域PR可被定义为焊盘区域PADR、减薄区域SR、第一单元区域CR1和第二单元区域CR2之外剩余的区域。尽管本实施方式示出包括两个单元区域CR1和CR2的情况，但是单元区域的数量可为一个或至少三个或更多个。
图4是示意性地示出根据本公开的实施方式的存储器装置的示意性结构的表示的示图。
参照图4，根据本公开的实施方式的存储器装置可包括第一逻辑晶圆LW1、结合到第一逻辑晶圆LW1上的单元晶圆CW以及结合到单元晶圆CW上的第二逻辑晶圆LW2。
为了方便理解，图4是分解图，并且示出第一逻辑晶圆LW1和单元晶圆CW彼此分离并且单元晶圆CW和第二逻辑晶圆LW2彼此分离。然而，应该理解，第一逻辑晶圆LW1的顶表面和单元晶圆CW的底表面彼此接触，并且单元晶圆CW的顶表面和第二逻辑晶圆LW2的底表面彼此接触。
单元晶圆CW可包括存储器单元阵列MCA。存储器单元阵列MCA可配置图1的存储器单元阵列110。存储器单元阵列MCA可设置在第一单元区域CR1和第二单元区域CR2中。尽管未示出，存储器单元阵列MCA可包括在第一方向FD上延伸的多条字线、在第二方向SD上延伸的多条位线以及联接到多条字线和多条位线的多个存储器单元。
第一单元区域CR1和第二单元区域CR2中的每一个可包括多个贯通布线区域OFC。贯通布线区域OFC可以是包括将存储器单元阵列MCA的位线和页缓冲器电路PBC电联接的布线结构的区域。图4示出包括多个贯通布线区域OFC的第一单元区域CR1和第二单元区域CR2中的每一个，但是包括在第一单元区域CR1和第二单元区域CR2中的每一个中的贯通布线区域OFC的数量可以是一个。
减薄区域SR可以是包括将存储器单元阵列MCA的字线和行解码器X-DEC电联接的布线结构的区域。
第一逻辑晶圆LW1可包括页缓冲器电路PBC和第一外围电路PERI_A。页缓冲器电路PBC可配置图1的页缓冲器电路122。页缓冲器电路PBC可设置在第一单元区域CR1和第二单元区域CR2中，并且可在垂直方向VD上与存储器单元阵列MCA交叠。第一外围电路PERI_A可设置在第一逻辑晶圆LW1中的未设置页缓冲器电路PBC的区域中。
第二逻辑晶圆LW2可包括行解码器X-DEC和第二外围电路PERI_B。行解码器X-DEC可配置图1的行解码器121。第二外围电路PERI_B可与第一外围电路PERI_A一起配置图1的外围电路123。例如，第一外围电路PERI_A可包括用于控制页缓冲器电路PBC的第一控制电路，并且第二外围电路PERI_B可包括用于控制行解码器X-DEC的第二控制电路。
行解码器X-DEC可设置在减薄区域SR以及第一单元区域CR1和第二单元区域CR2的与减薄区域SR相邻的边缘部分中，以具有在第二方向SD上延伸的形状。行解码器X-DEC的一部分可在垂直方向VD上与存储器单元阵列MCA交叠。例如，行解码器X-DEC可在第一单元区域CR1和第二单元区域CR2的与减薄区域SR相邻的边缘部分中在垂直方向VD上与存储器单元阵列MCA交叠。
行解码器X-DEC的一部分可在垂直方向VD上与页缓冲器电路PBC交叠。例如，行解码器X-DEC可在第一单元区域CR1和第二单元区域CR2的与减薄区域SR相邻的边缘部分中在垂直方向VD上与页缓冲器电路PBC交叠。
第二外围电路PERI_B可设置在第二逻辑晶圆LW2中的未设置行解码器X-DEC的区域中。第二外围电路PERI_B的一部分可在垂直方向VD上与存储器单元阵列MCA交叠。第二外围电路PERI_B的一部分可在垂直方向VD上与页缓冲器电路PBC交叠。
多个外部联接焊盘130可设置在焊盘区域PADR中以及第二逻辑晶圆LW2的顶表面处。外部联接焊盘130可对应于存储器装置的外部接触体，并且可用于联接到诸如例如存储控制器的外部装置。在焊盘区域PADR中，外部联接焊盘130可在垂直方向VD上与第一外围电路PERI_A和第二外围电路PERI_B中的至少一个交叠。
本实施方式将包括页缓冲器电路PBC和第一外围电路PERI_A的第一逻辑晶圆LW1示出为结合到单元晶圆CW的底部，并且将包括行解码器X-DEC和第二外围电路PERI_B的第二逻辑晶圆LW2示出为结合到单元晶圆CW的顶部，要注意的是，本公开不限于此。例如，第一逻辑晶圆LW1可结合到单元晶圆CW的顶部，并且第二逻辑晶圆LW2可结合到单元晶圆CW的底部。
图5和图6是穿过图4的存储器装置截取的横截面图。
图5示出在第一方向FD上穿过第一单元区域CR1和减薄区域SR截取的横截面，图6示出在第二方向SD上穿过第一单元区域CR1、外围区域PR和焊盘区域PADR截取的横截面。在以下实施方式中，仅示出第一单元区域CR1的结构，而未示出第二单元区域CR2的结构。然而，应该理解，第二单元区域CR2也具有与第一单元区域CR1基本上相同的结构。
参照图5，第一逻辑晶圆LW1可包括第一基板10以及限定在第一基板10上的页缓冲器电路PBC和第一外围电路PERI_A。
第一基板10可以是单晶半导体膜。例如，第一基板10可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或者通过选择性外延生长形成的外延薄膜。
页缓冲器电路PBC可设置在第一基板10的第一单元区域CR1中，并且第一外围电路PERI_A可设置在未设置页缓冲器电路PBC的区域中。页缓冲器电路PBC和第一外围电路PERI_A中的每一个可包括多个第一水平晶体管TR1。第一水平晶体管TR1可包括设置在第一基板10上的栅极介电层Gox1、设置在栅极介电层Gox1上的栅电极GE1以及在栅电极GE1的两侧限定在第一基板10的有效区域中的结Jn11和Jn12。结Jn11和Jn12是通过将N型或P型杂质注入到第一基板10的有效区域中而限定的区域。结中的一个(Jn11或Jn12)可用作第一水平晶体管TR1的源极区域，另一个可用作第一水平晶体管TR1的漏极区域。
介电层12可限定在第一基板10上以覆盖页缓冲器电路PBC和第一外围电路PERI_A。介电层12的顶表面可构成第一逻辑晶圆LW1的结合到单元晶圆CW的一个表面。联接到页缓冲器电路PBC和第一外围电路PERI_A中的每一个的接触结构14a至14f(统称为14)可限定在介电层12中。接触结构14可包括设置在不同高度水平的多条布线14b、14d和14f以及将页缓冲器电路PBC和第一外围电路PERI_A中的至少一个与多条布线14b、14d和14f联接的多个接触体14a、14c和14e。
单元晶圆CW可包括限定在第一单元区域CR1和减薄区域SR中的源极板20以及限定在源极板20上的层叠结构。层叠结构可包括交替地层叠在源极板20上的多个电极层22和多个层间介电层24。
源极板20可包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可包括硅、锗或硅锗。例如，源极板20可被设置为多晶层或外延层。
电极层22可包括导电材料。例如，电极层22可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。在电极层22当中，从最下电极层22的至少一个电极层22可配置源极选择线SSL。在电极层22当中，从最上电极层22的至少一个电极层22可配置漏极选择线DSL。源极选择线SSL和漏极选择线DSL之间的电极层22可配置字线WL。层间介电层24可包括氧化硅。
尽管未示出，可限定将层叠结构分成存储块单元的多个第一狭缝。将漏极选择线DSL和源极选择线SSL分成各自比存储块小的单元(例如，子块单元)的第二狭缝可限定在相邻的第一狭缝之间。因此，字线WL可被分成存储块单元，并且漏极选择线DSL和源极选择线SSL可按子块单元划分。
电极层22可按不同长度从第一单元区域CR1延伸到减薄区域SR，从而在减薄区域SR中形成阶梯形台阶。在减薄区域SR中，电极层22可被设置为在第一方向FD上形成台阶，如图5所示。尽管未示出，在减薄区域SR中，电极层22可被设置为甚至在第二方向SD上形成台阶。
在阶梯形台阶中，由于下面的电极层22比上面的电极层22更长地延伸到减薄区域SR中，所以具有暴露的上表面的接触焊盘区域可限定在各个电极层22中。接触结构27a至27f(统称为27)中的接触体27a可联接到电极层22的接触焊盘区域。
在垂直方向VD上穿过多个电极层22和多个层间介电层24的多个垂直沟道CH可限定在第一单元区域CR1中。尽管未详细示出，各个垂直沟道CH可包括沟道层和栅极介电层。沟道层可包括多晶硅或单晶硅，并且可在其一些区域中包括诸如硼(B)的P型杂质。栅极介电层可具有围绕沟道层的外壁的形状。栅极介电层可包括从沟道层的外壁依次层叠的隧道介电层、电荷存储层和阻挡层。在一些实施方式中，栅极介电层可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。
源极选择晶体管可配置在源极选择线SSL围绕垂直沟道CH的面积或区域中。存储器单元可配置在字线WL围绕垂直沟道CH的面积或区域中。漏极选择晶体管可配置在漏极选择线DSL围绕垂直沟道CH的面积或区域中。沿着一个垂直沟道CH设置的源极选择晶体管、多个存储器单元和漏极选择晶体管可配置一个单元串CSTR。
多条位线BL可设置在包括交替地层叠的多个电极层22和多个层间介电层24的层叠结构上方。位线BL可在第二方向SD上延伸，并且可布置在第一方向FD上。位线BL可通过限定在其下方的接触结构25a和25b联接到垂直沟道CH。
单元晶圆CW还可包括限定在源极板20的底表面上的基础介电层21。基础介电层21的底表面可结合到第一逻辑晶圆LW1。基础介电层21的底表面可构成单元晶圆CW的结合到第一逻辑晶圆LW1的一个表面。基础介电层21可由与第一逻辑晶圆LW1的介电层12相同的材料(例如，氧化物)形成。
介电层26可限定在基础介电层21上以覆盖源极板20、层叠结构和位线BL。介电层26的顶表面可构成单元晶圆CW的结合到第二逻辑晶圆LW2的另一表面。
第二逻辑晶圆LW2可包括第二基板30以及限定在第二基板30的底表面上的行解码器X-DEC和第二外围电路PERI_B。
第二基板30可具有在第一方向FD和第二方向SD上延伸的底表面。例如，第二基板30可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板或者通过选择性外延生长形成的外延薄膜。
行解码器X-DEC可设置在减薄区域SR以及第一单元区域CR1的与减薄区域SR相邻的边缘部分中。第二外围电路PERI_B可设置在未设置行解码器X-DEC的区域中。
行解码器X-DEC和第二外围电路PERI_B中的每一个可包括多个第二水平晶体管TR2。第二水平晶体管TR2可包括设置在第二基板30的底表面上的栅极介电层Gox2、设置在栅极介电层Gox2下方的栅电极GE2以及在栅电极GE2的两侧设置在第二基板30的有效区域中的结Jn21和Jn22。结Jn21和Jn22是通过将N型或P型杂质注入到第二基板30的有效区域中而限定的区域。结中的一个(Jn21或Jn22)可用作第二水平晶体管TR2的源极区域，另一个可用作第二水平晶体管TR2的漏极区域。
介电层32可限定在第二基板30的顶表面上以覆盖第二基板30的顶表面。介电层34可限定在第二基板30的底表面上以覆盖行解码器X-DEC和第二外围电路PERI_B。介电层34的底表面可构成第二逻辑晶圆LW2的结合到单元晶圆CW的一个表面。
行解码器X-DEC可包括薄膜晶体管、低压晶体管和高压晶体管。页缓冲器电路PBC可包括低压晶体管和高压晶体管，并且可不包括薄膜晶体管。外围电路PERI可包括薄膜晶体管、低压晶体管和高压晶体管。外围电路PERI的薄膜晶体管可被包括在第二外围电路PERI_B中，并且可不被包括在第一外围电路PERI_A中。
第一逻辑晶圆LW1的第一水平晶体管TR1可仅包括低压晶体管和高压晶体管，并且可不包括薄膜晶体管。第二逻辑晶圆LW2的第二水平晶体管TR2可包括薄膜晶体管、低压晶体管和高压晶体管。
栅极介电层的厚度在高压晶体管中最大，在低压晶体管中较薄，并且在薄膜晶体管中最薄。因此，不包括薄膜晶体管的第一逻辑晶圆LW1中的栅极介电层Gox1当中的最薄栅极介电层的厚度可大于可包括薄膜晶体管的第二逻辑晶圆LW2中的栅极介电层Gox2当中的最薄栅极介电层的厚度。限定在第一逻辑晶圆LW1中的栅极介电层Gox1的不同厚度的数量可小于限定在第二逻辑晶圆LW2中的栅极介电层Gox2的不同厚度的数量。
作为在单个晶圆上形成具有不同厚度的栅极介电层的方法，可使用这样的方法：在基板上形成厚栅极介电层，然后去除限定在薄栅极介电层形成区域中的厚栅极介电层，然后另外形成具有薄厚度的栅极介电层。为了去除限定在薄栅极介电层形成区域中的厚栅极介电层，可能需要形成暴露薄栅极介电层形成区域的掩模图案的掩模图案形成工艺、去除通过掩模图案暴露的厚栅极介电层的蚀刻工艺以及去除在蚀刻之后剩余的掩模图案的剥离工艺。因此，要形成在单个晶圆中的栅极介电层的不同厚度的数量越大，所需用于形成栅极介电层的制造步骤的数量越大。如本领域熟知的，如果制造步骤的数量增加，则制造时间和制造成本可增加。
通过在第一逻辑晶圆LW1中设置包括低压晶体管和高压晶体管但不包括薄膜晶体管的页缓冲器电路PBC和第一外围电路PERI_A，根据本实施方式的存储器装置可通过减少形成第一逻辑晶圆LW1的栅极介电层所需的制造步骤的数量来简化制造工艺，从而有助于降低制造时间和制造成本。
当位线BL以高集成度形成为具有精细间距时，将位线BL和页缓冲器电路PBC联接的布线也形成为具有精细间距。如果布线的间距变得精细，则布线形成工艺的余量变紧张，以使得工艺的难度可增加并且在工艺期间发生故障的可能性可增加。为了降低制造存储器装置所需的成本，有必要降低故障可能性高的包括页缓冲器电路PBC的第一逻辑晶圆LW1的制造成本。
通过在与页缓冲器电路PBC分离的晶圆中配置行解码器X-DEC和第二外围电路PERI_B，从而减少设置在与页缓冲器电路PBC相同的晶圆中的逻辑电路的数量，本公开的实施方式可有助于降低包括页缓冲器电路PBC的第一逻辑晶圆LW1的制造成本。此外，通过在包括页缓冲器电路PBC的第一逻辑晶圆LW1中仅设置高压晶体管和低压晶体管而不设置薄膜晶体管，从而减少配置在第一逻辑晶圆LW1中的栅极介电层Gox1的不同厚度的数量，本公开的实施方式可进一步有助于降低包括页缓冲器电路PBC的第一逻辑晶圆LW1的制造成本。
参照图6，源极板20和虚设源极板20A可设置在单元晶圆CW的基础介电层21上。源极板20可设置在第一单元区域CR1和减薄区域SR中(参见图5)，并且虚设源极板20A可设置在未设置源极板20的区域中。虚设源极板20A可在与源极板20相同的工艺步骤由相同的材料形成。层叠结构可设置在源极板20上，虚设层叠结构可设置在虚设源极板20A上。
穿过层叠结构的蚀刻屏障41可限定在第一单元区域CR1中。蚀刻屏障41可按围绕层叠结构的一部分的形状设置在第一单元区域CR1中。由蚀刻屏障41围绕的层叠结构所在的区域可对应于图4中限定的贯通布线区域OFC。由于蚀刻屏障41的存在，层叠结构可具有不同的结构。详细地，由蚀刻屏障41围绕的层叠结构可具有多个介电层23和多个层间介电层24交替地层叠的结构(以下，称为“层叠结构的介电层叠物”)，并且蚀刻屏障41外部的层叠结构可具有多个电极层22和多个层间介电层24交替地层叠的结构(以下，称为“电极层叠物”)。层叠结构的介电层叠物可在第一单元区域CR1中在垂直方向VD上与页缓冲器电路PBC交叠。
在多个介电层23和多个层间介电层24交替地层叠之后，可通过替换介电层23来形成电极层22。用作牺牲层的介电层23可由相对于层间介电层24具有蚀刻选择性的介电材料形成。例如，层间介电层24可以是氧化硅，并且介电层23可以是氮化硅。利用电极层22替换介电层23的工艺可按照去除介电层23并在去除了介电层23的空间中填充电极材料的方式执行。蚀刻屏障41可用于在去除介电层23的工艺中阻挡用于去除介电层23的蚀刻剂进入贯通布线区域OFC。蚀刻屏障41可由相对于介电层23具有蚀刻选择性的介电材料形成。例如，在介电层23是氮化硅的情况下，蚀刻屏障41可以是氧化硅。
当形成层叠结构时，虚设层叠结构可与层叠结构一起形成。在去除介电层23的工艺中，当用于去除介电层23的蚀刻剂穿透虚设层叠结构的侧表面时，介电层23可在虚设层叠结构的靠近侧表面的外围部分处被去除，可在虚设层叠结构的远离侧表面的内部不被去除并保留。因此，介电层23可在虚设层叠结构的靠近侧表面的外围部分处被电极层22替换，并且可在虚设层叠结构的远离侧表面的内部不被电极层22替换。因此，虚设层叠结构的外围部分可具有电极层22和层间介电层24交替地层叠的结构，并且虚设层叠结构的被外围部分围绕的内部可具有介电层23和层间介电层24交替地层叠的结构(以下，称为“虚设层叠结构的介电层叠物”)。
可限定穿过源极板20和虚设源极板20A的隔离介电层40a。第一逻辑晶圆LW1可在其结合到单元晶圆CW的一个表面上包括多个结合焊盘BP1。各个结合焊盘BP1可通过限定在介电层12中的接触结构14联接到页缓冲器电路PBC和第一外围电路PERI_A中的一个。
单元晶圆CW可在其结合到第一逻辑晶圆LW1的一个表面上包括结合到多个结合焊盘BP1的多个结合焊盘BP2。结合焊盘BP2可通过形成从基础介电层21的底表面穿过基础介电层21的孔并利用导电材料填充孔来形成。由于在形成孔的蚀刻工艺期间的蚀刻负载，各个孔可具有侧斜率。由于这种工艺特性，各个结合焊盘BP2的宽度可从下至上逐渐变窄。
可限定穿过层叠结构的介电层叠物和隔离介电层40a并且联接到一个结合焊盘BP2的接触体42。位线BL可设置在层叠结构上方，并且可通过接触结构43a和43b联接到接触体42。接触结构43a和43b、接触体42、结合焊盘BP1和BP2以及接触结构14可配置将位线BL和页缓冲器电路PBC联接的布线结构。可限定穿过虚设层叠结构的介电层叠物和隔离介电层40a并且联接到另一个结合焊盘BP2的接触体44。
再参照图5和图6，单元晶圆CW可在其结合到第二逻辑晶圆LW2的另一表面上包括多个结合焊盘BP3。结合焊盘BP3可在介电层26的顶表面上暴露。一个结合焊盘BP3可通过限定在介电层26中的接触结构27a至27f(统称为27)联接到电极层22。另一个结合焊盘BP3可通过限定在介电层26中的接触结构45a至45e(统称为45)联接到接触体44。
尽管为了例示简单起见，图5示出联接到一个电极层22的仅一个接触结构27和仅一个结合焊盘BP3，但是应该理解，提供联接到多个电极层22的多个接触结构27和多个结合焊盘BP3。
尽管为了例示简单起见，图6仅示出穿过层叠结构的介电层叠物的一个接触体42，但是应该理解，提供联接到多条位线BL的多个接触体42。尽管为了例示简单起见，图6仅示出穿过虚设层叠结构的一个接触体44，但是应该理解，提供穿过虚设层叠结构的多个接触体44。
第二逻辑晶圆LW2可在其结合到单元晶圆CW的一个表面上包括结合到单元晶圆CW的结合焊盘BP3的多个结合焊盘BP4。结合焊盘BP4可通过限定在介电层34中的接触结构36a至36f(统称为36)联接到行解码器X-DEC和第二外围电路PERI_B中的一个。
穿过第二基板30的隔离介电层50可限定在第二基板30中。隔离介电层50用于将插塞51(将在下面描述)与第二基板30隔离，并且可设置在未设置行解码器X-DEC和第二外围电路PERI_B的区域中。
第二基板30和隔离介电层50的顶表面可由介电层32a覆盖。可限定通过从介电层32a的顶表面穿过介电层32a和隔离介电层50而联接到介电层34中的布线37的插塞51。布线37可电联接到第二外围电路PERI_B。
尽管本实施方式示出设置在焊盘区域PADR中的隔离介电层50和插塞51，但是本公开不限于此。隔离介电层50和插塞51可设置在第二基板30中的未设置行解码器X-DEC和第二外围电路PERI_B的区域中。
布线52可限定在介电层32a上并且联接到插塞51。介电层32b可限定在介电层32a上。介电层32b可在焊盘区域PADR中具有暴露布线52的一部分的开口。布线52的通过开口暴露的部分可配置外部联接焊盘130。
根据上面参照图4至图6描述的实施方式，由于限定有页缓冲器电路PBC的第一逻辑晶圆LW1结合到单元晶圆CW的底部，并且由于限定有行解码器X-DEC的第二逻辑晶圆LW2结合到单元晶圆CW的顶部，所以用于存储器单元阵列MCA的位线BL与页缓冲器电路PBC之间联接的结合焊盘和用于存储器单元阵列MCA的字线WL(电极层22)与行解码器X-DEC之间联接的结合焊盘可设置在不同的平面上。因此，由于设置在单个平面中的结合焊盘的数量较少，可形成更大尺寸的结合焊盘，并且当结合晶圆时的焊盘对准余量可增加，从而有助于抑制或减少结合焊盘之间发生联接故障。
随着电极层22的层叠数量增加以便改进存储器容量，制造存储器单元阵列所需的时间不断增加。根据本公开的实施方式，在与列控制电路和行控制电路晶圆分离的晶圆上制造存储器单元阵列。因此，与在与列控制电路和/或行控制电路相同的晶圆上制造存储器单元阵列的情况相比，可减少制造工艺步骤的数量并且缩短制造包括存储器单元阵列的晶圆所需的时间，从而有助于改进生产率。
图7是示出根据本公开的实施方式的存储器装置的表示的横截面图。
参照图7，源电极SE可设置在第一单元区域CR1中的位线BL上方的布线层M2中。如上面参照图5和图6提及的，由于将位线BL和页缓冲器电路PBC联接的布线结构43a、43b、42、BP1、BP2和14配置在位线BL下方，所以第一单元区域CR1中的位线BL上方的布线层M2将不用于配置将位线BL和页缓冲器电路PBC联接的布线结构。源电极SE可设置在不用于配置图5和图6中的布线结构的布线层M2的第一单元区域CR1中。源电极SE可具有与第一单元区域CR1对应的平板形状。在第一单元区域CR1中，源电极SE可在垂直方向VD上与源极板20交叠。
通过层叠结构联接到源极板20的接触结构29a至29e可限定在源电极SE下方，以便将源电极SE和源极板20联接。尽管为了例示简单起见，图7仅示出一个接触结构29a至29e，但是多个接触结构可并联联接在源电极SE和源极板20之间。
多个结合焊盘BP3可共同联接到源电极SE。多个源极晶体管SCTR可限定在第二逻辑晶圆LW2的第二基板30的底表面上。限定在第二逻辑晶圆LW2的结合到单元晶圆CW的一个表面上的多个结合焊盘BP4中的每一个可通过限定在介电层34中的接触结构36a至36f(统称为36)联接到源极晶体管SCTR的源极区域和漏极区域中的任一个。源极线SL可限定在覆盖第二基板30的顶表面的介电层32a上。
源极线SL可从第一单元区域CR1延伸到焊盘区域PADR。介电层32b可限定在介电层32a上以覆盖源极线SL。介电层32b可暴露焊盘区域PADR中的源极线SL的一部分。通过介电层32b暴露的源极线SL可配置用于接地电压Vss的外部联接焊盘130。
在第一单元区域CR1中，源极线SL可在垂直方向VD上与源电极SE交叠。在第一单元区域CR1中，穿过介电层32a和隔离介电层50并且联接到介电层34中的布线53的插塞51可限定在源极线SL下方。布线53可通过接触结构54a至54c联接到源极晶体管SCTR的源极区域和漏极区域中的另一个。
插塞51、布线53、接触结构54a至54c、源极晶体管SCTR、接触结构36a至36f以及结合焊盘BP3和BP4串联联接在源极线SL和源电极SE之间，并且可构成一条电路径。多条电路径可并联联接在源极线SL和源电极SE之间。
在读操作或验证操作中，来自源极线SL的接地电压Vss被提供给源极板20，并且理想地，源极板20应该处于接地电平。然而，由于在读操作或验证操作中源极板20自己充当电阻器并且从位线BL通过垂直沟道CH引导到源极板20的电流较大，所以源极板20的电位可上升。这被称为源极线跳跃现象。结果，读目标存储器单元(或验证目标存储器单元)的感测电流可能由于源极板20的电阻而减小，并且由于这一事实，即使存储器单元的阈值电压低于读电压(或验证电压)，存储器单元也可能被识别为编程单元。因此，在读操作的情况下，可能发生未编程的存储器单元被读取为编程单元的读失败，并且在验证操作的情况下，可能发生未完全编程的存储器单元被识别为完全编程单元，因此在下一编程操作中不再编程的欠编程(under program)。
将源极线SL和源电极SE联接的电路径将配置在源电极SE与源极线SL之间的交叠区域中。将源电极SE和源极板20联接的接触结构29a至29e可配置在源电极SE与源极板20之间的交叠区域中。
由于可利用位线BL上方的布线层M2的未用区域将源电极SE配置成与第一单元区域CR1对应的平板形状，所以可增加源电极SE与源极线SL之间的交叠面积以及源电极SE与源极板20之间的交叠面积。因此，可增加将源极线SL和源电极SE联接的电路径的数量以及将源电极SE和源极板20联接的接触结构29a至29e的数量，并且可减小相邻接触结构29a至29e之间的间距。因此，可抑制源极板20的电位由于源极板20的电阻而上升，从而减小源极线跳跃现象。
图8是示出根据本公开的实施方式的存储器装置的静电放电(ESD)元件的布局的表示的示图。
参照图8，存储器装置可包括联接到多个外部联接焊盘130的多个ESD元件E。ESD元件E用于在强电压被施加到外部联接焊盘130时通过对电荷进行放电来保护内部电路。为了执行这种功能，ESD元件E可具有比外部联接焊盘130更大的平面尺寸或面积。
一些ESD元件E可设置在焊盘区域PADR中的第一逻辑晶圆LW1的第一基板10上。剩余ESD元件E可设置在外围区域PR中的第二逻辑晶圆LW2的第二基板30上。通过划分ESD元件E并将它们设置在两个基板而非一个基板上，并且通过将一些ESD元件E设置在外围区域PR中，根据本实施方式的存储器装置可有助于抑制焊盘区域PADR的面积的增加，其中较少ESD元件E的存在使焊盘区域PADR的尺寸减小。
图9是示意性地示出根据本公开的实施方式的存储器装置的示意性结构的表示的图。
参照图9，包括页缓冲器电路PBC和第一外围电路PERI_A的第一逻辑晶圆LW1可结合到单元晶圆CW的顶部，包括行解码器X-DEC和第二外围电路PERI_B的第二逻辑晶圆LW2可结合到单元晶圆CW的底部。多个外部联接焊盘130可设置在第一逻辑晶圆LW1的顶表面的焊盘区域PADR中。
图10是在FD方向上截取的横截面图，其示出了图9的一部分。图10示出在第一方向FD上穿过第一单元区域CR1和减薄区域SR截取的横截面。
参照图10，单元晶圆CW可包括源极板20和设置在源极板20上的层叠结构。
穿过层叠结构的蚀刻屏障41a可限定在减薄区域SR中。在减薄区域SR中，层叠结构可具有阶梯结构，并且蚀刻屏障41a可穿过层叠结构的阶梯结构。蚀刻屏障41a可按照围绕层叠结构的一部分的形状设置在减薄区域SR中。由于蚀刻屏障41a的存在，层叠结构可具有不同的结构。详细地，被蚀刻屏障41a围绕的层叠结构可具有多个介电层23和多个层间介电层24交替地层叠的结构(以下，称为“层叠结构的介电层叠物”)，并且蚀刻屏障41a外侧的层叠结构可具有多个电极层22和多个层间介电层24交替地层叠的结构。
在减薄区域SR中，可限定穿过源极板20的隔离介电层40a。隔离介电层40a可设置在层叠结构的介电层叠物下方。
布线60可限定在介电层26中。布线60可设置在与位线BL相同的层。布线60可通过限定在介电层26中的接触结构61a至61c联接到电极层22。穿过介电层26、层叠结构的介电层叠物和隔离介电层40a并且联接到结合焊盘BP3的接触体62可限定在布线60下方。电极层22可通过接触结构61a至61c、布线60和接触体62联接到结合焊盘BP3。
结合焊盘BP3可结合到第二逻辑晶圆LW2的结合焊盘BP4，并且可通过联接到结合焊盘BP4的接触结构36a至36f(统称为36)联接到行解码器X-DEC。尽管为了例示简单起见，图10示出一个电极层22联接到行解码器X-DEC，但是应该理解，多个电极层22分别通过相应电路径联接到行解码器X-DEC。
结合焊盘BP2可限定在单元晶圆CW的结合到第一逻辑晶圆LW1的一个表面上。结合焊盘BP2可通过限定在介电层26中的接触结构63a和63b联接到位线BL。尽管为了例示简单起见，图10仅示出联接到一些位线BL的结合焊盘BP2，但是应该理解，分别联接到位线BL的多个结合焊盘BP2限定在单元晶圆CW的一个表面上。
第一逻辑晶圆LW1可在其结合到单元晶圆CW的一个表面上包括结合到结合焊盘BP2的结合焊盘BP1。结合焊盘BP1可通过限定在介电层12中的接触结构14a至14f(统称为14)联接到页缓冲器电路PBC。
图11至图26是示出根据本公开的实施方式的存储器装置的示例的表示的示图。
图11至图26是用于方便理解本公开的示图，应该注意的是，图11至图26不是在特定方向上截取的横截面。参照图11至图26描述的实施方式示出结合到单元晶圆CW的底部的第一逻辑晶圆LW1以及结合到单元晶圆CW的顶部的第二逻辑晶圆LW2，但是应该理解，在其它实施方式中，第一逻辑晶圆LW1可结合到单元晶圆CW的顶部并且第二逻辑晶圆LW2可结合到单元晶圆CW的底部。
参照图11，放电杂质区域DCI可限定在第一逻辑晶圆LW1的第一基板10的有效区域中。放电杂质区域DCI可包括形成PN二极管的导电杂质。放电杂质区域DCI可用作对累积在单元晶圆CW的源极板20中的电荷进行放电的路径。
第一逻辑晶圆LW1可包括第一逻辑电路。第一逻辑电路可包括页缓冲器电路PBC和第一外围电路PERI_A。多个结合焊盘BP1可限定在第一逻辑晶圆LW1的结合到单元晶圆CW的一个表面上。
多个结合焊盘BP1中的每一个可通过限定在介电层12中的接触结构14联接到放电杂质区域DCI和第一逻辑电路中的一个。
源极板20可被导电接触插塞DCC1穿过并且电联接到导电接触插塞DCC1。导电接触插塞DCC1可穿过源极板20和基础介电层21，从而可联接到与放电杂质区域DCI联接的结合焊盘BP1。累积在源极板20中的电荷可经由导电接触插塞DCC1、结合焊盘BP1和接触结构14通过放电杂质区域DCI向第一基板10放电。
可限定多个导电接触插塞DCC2，其穿过隔离介电层40a和基础介电层21并分别联接到第一逻辑晶圆LW1的结合焊盘BP1。当形成导电接触插塞DCC1时，导电接触插塞DCC2可与导电接触插塞DCC1一起形成。
穿过层叠结构的介电层叠物的接触体42和穿过虚设层叠结构的介电层叠物的接触体44可分别联接到导电接触插塞DCC2。
参照图12，单元晶圆CW可在其结合到第一逻辑晶圆LW1的一个表面上包括结合到第一逻辑晶圆LW1的结合焊盘BP1的结合焊盘BP2。
源极板20可被导电接触插塞DCC1穿过并且电联接到导电接触插塞DCC1。导电接触插塞DCC1可穿过源极板20并且联接到多个结合焊盘BP2中的一个。
穿过隔离介电层40a的导电接触插塞DCC2可限定在接触体42和44下方。导电接触插塞DCC2可穿过隔离介电层40a并且联接到多个结合焊盘BP2中的一个。当形成导电接触插塞DCC1时，导电接触插塞DCC2可与导电接触插塞DCC1一起形成。接触体42可穿过层叠结构的介电层叠物并且联接到一个导电接触插塞DCC2，接触体44可穿过虚设层叠结构的介电层叠物并且联接到另一个导电接触插塞DCC2。
结合焊盘BP2可从基础介电层21的底表面穿过基础介电层21，并且可分别联接到导电接触插塞DCC1和DCC2。可通过形成从基础介电层21的底表面穿过基础介电层21的孔并利用导电材料填充孔来形成结合焊盘BP2。由于在形成孔的蚀刻工艺期间的蚀刻负载，各个孔可能具有侧斜率。由于这种工艺特性，各个结合焊盘BP2的宽度可从下至上逐渐变窄。
参照图13，半导体柱SP可形成在垂直沟道CH和源极板20之间。半导体柱SP可设置在源极板20的顶表面上，并且可穿过源极选择线SSL。垂直沟道CH和半导体柱SP可彼此电联接。半导体柱SP可以是导电类型与源极板20相同的半导体或本征半导体。例如，半导体柱SP可以是单晶本征半导体或具有p型导电性的半导体。
结合接触体42a可形成在接触体42与第一逻辑晶圆LW1的结合焊盘BP1之间。接触体42可穿过层叠结构的介电层叠物的上部并且联接到结合接触体42a。结合接触体42a可穿过层叠结构的介电层叠物的下部、隔离介电层40a和基础介电层21，并且可结合到第一逻辑晶圆LW1的结合焊盘BP1。结合接触体42a可将接触体42与第一逻辑晶圆LW1的结合焊盘BP1电联接。
结合接触体44a可形成在接触体44与第一逻辑晶圆LW1的的结合焊盘BP1之间。接触体44可穿过虚设层叠结构的介电层叠物的上部并且联接到结合接触体44a。结合接触体44a可穿过虚设层叠结构的介电层叠物的下部、隔离介电层40a和基础介电层21，并且可结合到第一逻辑晶圆LW1的结合焊盘BP1。结合接触体44a可将接触体44与第一逻辑晶圆LW1的结合焊盘BP1电联接。
例如，结合接触体42a和结合接触体44a的顶表面可设置在与半导体柱SP的顶表面相同的平面上。半导体柱SP、结合接触体42a和结合接触体44a的顶端可从源极选择线SSL的顶表面向上突出。
参照图14，接触体42可穿过层叠结构的介电层叠物、隔离介电层40a和基础介电层21，并且可直接联接到第一逻辑晶圆LW1的结合焊盘BP1。
接触体44可穿过虚设层叠结构的介电层叠物、隔离介电层40a和基础介电层21，并且可直接联接到第一逻辑晶圆LW1的结合焊盘BP1。在形成层叠结构和虚设层叠结构之后，单元晶圆CW可结合到第一逻辑晶圆LW1。接触体42和44可这样形成：形成穿过层叠结构的介电层叠物、隔离介电层40a和基础介电层21并暴露结合焊盘BP1的孔，并且形成穿过虚设层叠结构的介电层叠物、隔离介电层40a和基础介电层21并暴露结合焊盘BP1的孔，并且利用导电材料填充这些孔。作为此工艺的结果，接触体42和44可具有朝其底端变窄的宽度。
参照图15，接触体42和44中的每一个可穿过单元晶圆CW与第一逻辑晶圆LW1之间的结合表面，并且可直接联接到限定在第一逻辑晶圆LW1的介电层12中的接触结构14。
接触体42可穿过层叠结构的介电层叠物、隔离介电层40a、基础介电层21和介电层12。接触体44可穿过虚设层叠结构的介电层叠物、隔离介电层40a、基础介电层21和介电层12。
参照图16，布线43b可限定在层叠结构与位线BL之间的布线层M0中。布线43b可通过接触体43a联接到位线BL。在布线层M0中，可限定通过接触结构45b至45e联接到结合焊盘BP3的布线45a。
接触体42可穿过层叠结构的介电层叠物并且联接到层叠结构上方的布线43b。接触体44可穿过虚设层叠结构的介电层叠物并且联接到虚设层叠结构上方的布线45a。
接触体42可通过形成从与隔离介电层40a接触的层叠结构的底端穿过层叠结构的孔并利用导电材料填充孔来形成。由于在形成孔的蚀刻工艺期间的蚀刻负载，孔可能具有侧斜率。由于这种工艺特性，接触体42的宽度可从其底部至顶部变窄。当形成接触体42时，接触体44可与接触体42一起形成。类似于接触体42，接触体44可具有从其底部至顶部减小的宽度。结合焊盘BP2可穿过基础介电层21和隔离介电层40a并分别联接到接触体42和44。结合焊盘BP2可通过形成从隔离介电层40a的底表面穿过隔离介电层40a和基础介电层21的孔并利用导电材料填充孔来形成。各个结合焊盘BP2的宽度可从底部至顶部变窄。
参照图17，接触体42可穿过层叠结构的介电层叠物的上部。接触体44可穿过虚设层叠结构的介电层叠物的上部。
结合接触体42a可限定在接触体42下方并且联接到接触体42。结合接触体44a可限定在接触体44下方并且联接到接触体44。结合接触体42a可通过从单元晶圆CW的与第一逻辑晶圆LW1接触的一个表面穿过基础介电层21、隔离介电层40a和层叠结构的介电层叠物的下部来联接到接触体42。结合接触体44a可通过从单元晶圆CW的一个表面穿过基础介电层21、隔离介电层40a和虚设层叠结构的介电层叠物的下部来联接到接触体44。
结合接触体42a可这样形成：形成从基础介电层21的底表面穿过基础介电层21、隔离介电层40a和层叠结构的介电层叠物的下部并暴露接触体42的孔，并且利用导电材料填充孔。由于在形成孔的蚀刻工艺期间的蚀刻负载，孔可能具有侧斜率。结果，结合接触体42a的宽度可从底部至顶部变窄。当形成结合接触体42a时，结合接触体44a可与结合接触体42a一起形成。类似于结合接触体42a，结合接触体44a的宽度可从底部至顶部变窄。
结合接触体42a和44a可分别结合到第一逻辑晶圆LW1的结合焊盘BP1。
参照图18，第一逻辑晶圆LW1可包括限定在第一基板10的顶表面上的源极晶体管SCTR。多个结合焊盘BP1可限定在第一逻辑晶圆LW1的结合到单元晶圆CW的一个表面上。联接到源极晶体管SCTR的源极/漏极区域中的任一个的接触结构14可限定在介电层12中。多个结合焊盘BP1中的一个可通过接触结构14联接到源极晶体管SCTR。
结合到第一逻辑晶圆LW1的结合焊盘BP1的多个结合焊盘BP2可限定在单元晶圆CW的结合到第一逻辑晶圆LW1的一个表面上。结合焊盘BP2可穿过基础介电层21。结合焊盘BP2中的一个可通过结合焊盘BP1和接触结构14联接到源极晶体管SCTR。联接到源极晶体管SCTR的结合焊盘BP2可穿过基础介电层21并且电联接到源极板20。因此，来自源极晶体管SCTR的电压可经由接触结构14、结合焊盘BP1和结合焊盘BP2被提供给源极板20。
由于源极晶体管SCTR设置在第一逻辑晶圆LW1中，所以位线BL上方的布线层可不用于源极晶体管SCTR和源极板20之间的联接。位线BL上方的未使用的布线层可被去除。结合焊盘BP3可设置在与位线BL相同的高度水平。第二逻辑晶圆LW2的结合焊盘BP4可结合到结合焊盘BP3。
为了方便理解，下面描述的图18和图19至图21示出单元晶圆CW和第二逻辑晶圆LW2彼此分离，但是应该理解，单元晶圆CW的另一表面和第二逻辑晶圆LW2的一个表面彼此接触。
单元晶圆CW的结合到第二逻辑晶圆LW2的另一表面可设置在与结合焊盘BP3和位线BL的顶表面相同的平面上。
参照图19，单元晶圆CW的结合焊盘BP3可设置在与位线BL相同的高度水平。位线BL可设置在第一单元区域CR1中，并且结合焊盘BP3可设置在第一单元区域CR1之外。
在第一单元区域CR1中，介电层26的顶表面可被设置为比结合焊盘BP3和位线BL的顶表面高。在第一单元区域CR1之外，介电层26的顶表面可设置在与结合焊盘BP3和位线BL的顶表面相同的平面上。因此，介电层26的顶表面可具有弯曲形状。
介电层26的顶表面可构成单元晶圆CW的结合到第二逻辑晶圆LW2的另一表面。单元晶圆CW的该另一表面可具有弯曲形状。第二逻辑晶圆LW2的与单元晶圆CW的该另一表面结合的一个表面可具有与单元晶圆CW的该另一表面的形状对应的弯曲形状。
参照图20，单元晶圆CW的结合焊盘BP3可设置在层叠结构与位线BL之间的布线层M0中。因此，结合焊盘BP3与源极板20之间的垂直距离可比位线BL与源极板20之间的垂直距离短。
位线BL可设置在第一单元区域CR1中，结合焊盘BP3可设置在第一单元区域CR1之外。在第一单元区域CR1中，介电层26的顶表面可被设置为比位线BL的顶表面高。在第一单元区域CR1之外，介电层26的顶表面可设置在与结合焊盘BP3的顶表面相同的平面上。因此，介电层26的顶表面可具有弯曲形状。
介电层26的顶表面可构成单元晶圆CW的结合到第二逻辑晶圆LW2的另一表面。单元晶圆CW的该另一表面可具有弯曲形状。第二逻辑晶圆LW2的与单元晶圆CW的该另一表面结合的一个表面可具有与单元晶圆CW的该另一表面的形状对应的弯曲形状。
参照图21，单元晶圆CW还可包括金属电极70，金属电极70设置在源极板20的底表面上并且电联接到源极板20。用于将源极电压传送至源极板20的金属电极70可由具有比源极板20低的电阻的材料(例如，钨)形成。
单元晶圆CW还可包括虚设电极DUMMY，各个虚设电极DUMMY设置在虚设源极板20A的底表面上并且具有与金属电极70相同或相似的形状。当形成结合焊盘BP2和金属电极70时，虚设电极DUMMY可与结合焊盘BP2和金属电极70一起形成，并且可由与结合焊盘BP2和金属电极70相同的材料形成。
虚设电极DUMMY不执行电联接的功能。虚设电极DUMMY可被设置为与结合焊盘BP2和金属电极70一起实现均匀图案密度，从而可用于抑制由于结合焊盘BP2和金属电极70的不均匀设置而引起的应力集中现象和导致的翘曲。
参照图22，结合焊盘BP2可在基础介电层21的底表面上暴露以结合到第一逻辑晶圆LW1的结合焊盘BP1。金属电极70和虚设电极DUMMY可具有比结合焊盘BP2的厚度小的厚度，并且可被基础介电层21覆盖。金属电极70和第一逻辑晶圆LW1可通过基础介电层21彼此隔离，并且虚设电极DUMMY和第一逻辑晶圆LW1也可彼此隔离。因此，可防止金属电极70和虚设电极DUMMY与限定在第一逻辑晶圆LW1的顶表面上的导电结构短路的故障。
参照图23，虚设源极板20A(参见图22)可被去除，从而可在单元晶圆CW的结合到第一逻辑晶圆LW1的一个表面上限定凹陷部。
虚设层叠结构的底表面可设置在与源极板20的顶表面相同的平面上。虚设层叠结构的底表面和源极板20的底表面可结合到第一逻辑晶圆LW1。
第一逻辑晶圆LW1的介电层12可在其顶表面上具有联接到单元晶圆CW的一个表面上的凹陷部的突出部。第一逻辑晶圆LW1可包括设置在层叠结构下方的结合焊盘BP1以及设置在虚设层叠结构下方的着陆焊盘LP1。结合焊盘BP1和着陆焊盘LP1可设置在相同的高度水平。结合焊盘BP1可在介电层12的顶表面上暴露，着陆焊盘LP1可被介电层12覆盖。
接触体42可穿过层叠结构的介电层叠物和隔离介电层40a并且联接到结合焊盘BP1。穿过虚设层叠结构的接触体44可穿过虚设层叠结构的介电层叠物和第一逻辑晶圆LW1的介电层12，并且联接到限定在介电层12中的着陆焊盘LP1。接触体42可不穿过单元晶圆CW与第一逻辑晶圆LW1之间的结合表面，接触体44可穿过单元晶圆CW与第一逻辑晶圆LW1之间的结合表面。
参照图24，第一逻辑晶圆LW1可包括限定在介电层12中的第一接触结构14’和第二接触结构14”。
第一接触结构14’可设置在与源极板20交叠的区域中，第二接触结构14”可设置在不与源极板20交叠的区域中。
第一接触结构14’可包括设置在第一布线层UM0中的布线14b以及设置在第一布线层UM0上方的第二布线层UM1中的布线14d。第二接触结构14”可包括设置在第一布线层UM0中的布线14b、设置在第一布线层UM0上方的第二布线层UM1中的布线14d以及设置在第二布线层UM1上方的第三布线层UM2中的布线14f。包括在第一接触结构14’中的布线14b和14d中的最上布线14d可设置在比包括在第二接触结构14”中的布线14b、14d和14f中的最上布线14f低的高度水平。
因此，由于源极板20与第一接触结构14’之间的垂直距离比源极板20与第三布线层UM2之间的垂直距离长，源极板20与第一接触结构14’之间的耦合电容可减小。
结合焊盘BP1可限定在第一接触结构14’的最上布线14d上。结合焊盘BP1可在第一逻辑晶圆LW1的结合到单元晶圆CW的一个表面上暴露。着陆焊盘LP1可限定在第二接触结构14”的最上布线14f上。结合焊盘BP1的顶表面和着陆焊盘LP1的顶表面可设置在相同的平面上，并且结合焊盘BP1的高度可大于着陆焊盘LP1的高度。着陆焊盘LP1可不在第一逻辑晶圆LW1的结合到单元晶圆CW的一个表面上暴露。
参照图25，图24的结合焊盘BP1和着陆焊盘LP1可被去除。在与源极板20交叠的区域中，接触体42可穿过单元晶圆CW与第一逻辑晶圆LW1之间的结合表面，并且可直接联接到第一逻辑晶圆LW1的第一接触结构14’的最上布线14d。在不与源极板20交叠的区域中，接触体44可穿过单元晶圆CW与第一逻辑晶圆LW1之间的结合表面，并且可直接联接到第一逻辑晶圆LW1的第二接触结构14”的最上布线14f。
由于第一接触结构14’的最上布线14d被定位为比第二接触结构14”的最上布线14f低，所以接触体42的底端可被设置为比接触体44的底端低。
参照图26，第二逻辑晶圆LW2的第二基板30可包括介电层30a和层叠在介电层30a上的半导体层30b。介电层30a可包括氧化硅。半导体层30b可包括硅或锗。第二基板30可以是绝缘体上硅(SOI)基板。半导体层30b的顶表面可构成第二基板30的有效表面，介电层30a的底表面可构成第二基板30的后表面。
配置行解码器X-DEC和第二外围电路PERI_B的多个第二晶体管TR2可限定在半导体层30b的顶表面上。构成第二基板30的后表面的介电层30a可结合到单元晶圆CW的介电层26上。第二逻辑晶圆LW2可按面向上型结合到单元晶圆CW上，使得第二基板30的后表面与单元晶圆CW接触。
第二基板30的介电层30a可限制注入到第二晶体管TR2的结Jn21和Jn22中的离子扩散的范围，并且可将第二晶体管TR2的结Jn21和Jn22与单元晶圆CW隔离。因此，由于没有必要考虑第二晶体管TR2的结Jn21和Jn22的扩散而形成第二基板30的厚半导体层30b，所以可有助于减小第二基板30的厚度。另外，由于没有必要增加单元晶圆CW的介电层26的厚度以便于第二晶体管TR2的结Jn21和Jn22与单元晶圆CW之间绝缘，所以可有助于减小单元晶圆CW的厚度。
可限定从第二基板30的后表面穿过第二基板30的隔离介电层50。隔离介电层50可由氧化物形成。插塞51可穿过可用于将插塞51和第二基板30彼此绝缘的隔离介电层50。隔离介电层50可在未设置行解码器X-DEC和第二外围电路PERI_B的区域中连续地形成。如果隔离介电层50仅围绕相应插塞51局部形成，则半导体层30b与插塞51之间的耦合变得过大，因此，存储器装置的电特性可能劣化。隔离介电层50可连续地设置在未设置行解码器X-DEC和第二外围电路PERI_B的区域中，并且插塞51可在与第二基板30间隔开至少预定距离的状态下穿过隔离介电层50。因此，可确保半导体层30b与插塞51之间的隔离介电层50的厚度，并且半导体层30b与插塞51之间的耦合电容可减小。
上面参照图11至图26描述的实施方式示出设置在第一逻辑晶圆LW1中的页缓冲器电路PBC和第一外围电路PERI_A以及设置在第二逻辑晶圆LW2中的行解码器X-DEC和第二外围电路PERI_B，但是不同的布置方式也是可能的。
上面参照图4至图26描述的实施方式示出被分成页缓冲器电路PBC和第一外围电路PERI_A的逻辑电路；以及设置在不同晶圆中的行解码器X-DEC和第二外围电路PERI_B，但是本公开的技术精神不限于此。本公开可包括逻辑电路被分成第一逻辑晶圆和第二逻辑晶圆，并且第一逻辑晶圆和第二逻辑晶圆结合到限定有存储器单元阵列的单元晶圆的顶部和底部，使得配置逻辑电路的两个或更多个电路在垂直方向上与存储器单元阵列交叠的所有情况。
从以上描述显而易见的是，根据本公开的实施方式，逻辑电路可配置在第一逻辑晶圆和第二逻辑晶圆中，并且第一逻辑晶圆和第二逻辑晶圆可结合到限定有存储器单元阵列的单元晶圆的顶部和底部，使得配置逻辑电路的两个或更多个电路在垂直方向上与存储器单元阵列交叠。因此，可有助于改进布局利用效率并减小存储器装置的尺寸。
根据本公开的实施方式，在与逻辑电路分离的晶圆上制造存储器单元阵列。因此，与在与逻辑电路相同的晶圆上制造存储器单元阵列的情况相比，可减少工艺步骤的数量并且缩短制造单元晶圆所需的制造时间，从而有助于改进生产率。
图27是示意性地示出包括根据本公开的实施方式的存储器装置的存储器系统的表示的框图。
参照图27，根据实施方式的存储器系统600可包括非易失性存储器装置610和存储控制器620。
非易失性存储器装置610可由上述存储器装置构成并且可按照上述方式操作。存储控制器620可被配置为控制非易失性存储器装置(NVM装置)610。非易失性存储器装置(NVM装置)610和存储控制器620的组合可作为存储卡或固态盘(SSD)来提供。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正包括在从非易失性存储器装置(NVM装置)610读取的数据中的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置(NVM装置)610接口。处理单元622执行用于存储控制器620的数据交换的一般控制操作。
尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的存储器系统600可另外设置有ROM，ROM存储用于与主机接口的代码数据。非易失性存储器装置(NVM装置)610可作为由多个闪存芯片构成的多芯片封装来提供。
根据上述实施方式的存储器系统600可作为发生错误的概率低的高可靠性存储介质来提供。具体地，本实施方式的非易失性存储器装置可被包括在诸如最近正积极研究的固态盘(SSD)的存储器系统中。在这种情况下，存储控制器620可被配置为通过例如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成驱动电子设备)协议的各种接口协议中的一种来与外部(例如，主机)通信。
图28是示意性地示出包括根据本公开的实施方式的存储器装置的计算系统的表示的框图。
参照图28，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可作为融合闪存(例如，OneNAND闪存)来提供。
尽管为了例示性目的描述了本公开的示例性实施方式，但本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，上面以及附图中所公开的实施方式应该仅在描述性意义上考虑，而非用于限制技术范围。本公开的技术范围不由实施方式和附图限制。本公开的精神和范围可结合所附权利要求解释并且涵盖落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求2020年6月8日提交于韩国知识产权局的韩国专利申请No.10-2020-0068847的优先权，其整体通过引用并入本文。

Claims (42)

1.一种存储器装置，该存储器装置包括：
单元晶圆，该单元晶圆包括存储器单元阵列；
第一逻辑晶圆，该第一逻辑晶圆结合到所述单元晶圆的一个表面，并且包括控制所述存储器单元阵列的第一逻辑电路；以及
第二逻辑晶圆，该第二逻辑晶圆结合到所述单元晶圆的背离所述一个表面的另一表面，并且该第二逻辑晶圆包括控制所述存储器单元阵列的第二逻辑电路。
2.根据权利要求1所述的存储器装置，
其中，所述第一逻辑电路包括具有栅极介电层的多个第一水平晶体管，并且所述第二逻辑电路包括具有栅极介电层的多个第二水平晶体管，并且
其中，所述多个第一水平晶体管的多个栅极介电层当中的最薄栅极介电层比所述多个第二水平晶体管的多个栅极介电层当中的最薄栅极介电层厚。
3.根据权利要求1所述的存储器装置，
其中，所述第一逻辑电路包括具有栅极介电层的多个第一水平晶体管，并且所述第二逻辑电路包括具有栅极介电层的多个第二水平晶体管，并且
其中，所述多个第一水平晶体管的栅极介电层的不同厚度的数量小于所述多个第二水平晶体管的栅极介电层的不同厚度的数量。
4.根据权利要求1所述的存储器装置，其中，所述第一逻辑电路包括列控制电路，并且所述第二逻辑电路包括行控制电路。
5.根据权利要求4所述的存储器装置，其中，所述列控制电路的一部分和所述行控制电路的一部分彼此交叠。
6.根据权利要求4所述的存储器装置，
其中，所述第一逻辑电路还包括第一外围电路，
其中，所述第二逻辑电路还包括第二外围电路，并且
其中，所述第一外围电路设置在所述第一逻辑晶圆中的未设置所述列控制电路的区域中，并且所述第二外围电路设置在所述第二逻辑晶圆中的未设置所述行控制电路的区域中。
7.根据权利要求6所述的存储器装置，
其中，所述第一外围电路包括具有栅极介电层的多个第一水平晶体管，并且所述第二外围电路包括具有栅极介电层的多个第二水平晶体管，并且
其中，所述多个第一水平晶体管的多个栅极介电层当中的最薄栅极介电层比所述多个第二水平晶体管的多个栅极介电层当中的最薄栅极介电层厚。
8.根据权利要求6所述的存储器装置，
其中，所述第一外围电路包括具有栅极介电层的多个第一水平晶体管，并且所述第二外围电路包括具有栅极介电层的多个第二水平晶体管，并且
其中，所述多个第一水平晶体管的栅极介电层的不同厚度的数量小于所述多个第二水平晶体管的栅极介电层的不同厚度的数量。
9.根据权利要求6所述的存储器装置，其中，所述第一外围电路包括控制所述列控制电路的第一控制电路，并且所述第二外围电路包括控制所述行控制电路的第二控制电路。
10.根据权利要求4所述的存储器装置，
其中，所述存储器单元阵列设置在单元区域中，并且
其中，所述列控制电路与所述单元区域中的所述存储器单元阵列交叠。
11.根据权利要求4所述的存储器装置，
其中，所述存储器单元阵列设置在单元区域中，并且
其中，所述行控制电路设置在减薄区域以及所述单元区域的与所述减薄区域相邻的边缘部分中。
12.根据权利要求1所述的存储器装置，其中，所述第二逻辑晶圆还包括：
基板；
隔离介电层，该隔离介电层穿过所述基板；以及
插塞，该插塞穿过所述隔离介电层，
其中，所述第二逻辑电路限定在所述基板的有效表面上，并且
其中，所述隔离介电层重复地设置在未设置所述第二逻辑电路的区域中，并且所述插塞在与所述基板间隔开至少预定距离的位置处穿过所述隔离介电层。
13.根据权利要求1所述的存储器装置，其中，所述第二逻辑晶圆还包括基板，
其中，所述第二逻辑电路限定在所述基板的有效表面上，并且
其中，所述基板的背离所述基板的设置有所述第二逻辑电路的所述有效表面的后表面结合到所述单元晶圆。
14.根据权利要求13所述的存储器装置，其中，所述基板包括绝缘体上硅基板。
15.根据权利要求1所述的存储器装置，该存储器装置还包括：
多个外部联接焊盘，所述多个外部联接焊盘限定在所述第二逻辑晶圆的背离所述第二逻辑晶圆的结合到所述单元晶圆的一个表面的另一表面上；以及
多个静电放电ESD元件，所述多个ESD元件分别联接到所述外部联接焊盘，
其中，所述多个外部联接焊盘设置在焊盘区域中，
其中，所述多个ESD元件中的一些ESD元件设置在所述焊盘区域中的所述第一逻辑晶圆中，并且
其中，所述多个ESD元件中的其它一些ESD元件设置在与所述焊盘区域相邻的外围区域中的所述第二逻辑晶圆中。
16.一种存储器装置，该存储器装置包括：
单元晶圆，该单元晶圆包括存储器单元阵列；
第一逻辑晶圆，该第一逻辑晶圆结合到所述单元晶圆的底部，并且包括第一逻辑电路；以及
第二逻辑晶圆，该第二逻辑晶圆结合到所述单元晶圆的顶部，并且包括第二逻辑电路，
所述存储器单元阵列包括：
源极板；以及
层叠结构，该层叠结构包括交替地层叠在所述源极板上的多个电极层和多个层间介电层。
17.根据权利要求16所述的存储器装置，
其中，所述层叠结构还包括介电层叠物，该介电层叠物包括交替地层叠的多个介电层和所述多个层间介电层，并且
其中，所述存储器单元阵列通过穿过所述介电层叠物的接触体联接到所述第一逻辑电路。
18.根据权利要求17所述的存储器装置，
其中，所述第一逻辑电路包括列控制电路，
其中，所述存储器单元阵列还包括设置在所述介电层叠物上方的位线，并且
其中，所述接触体将所述位线和所述列控制电路联接。
19.根据权利要求18所述的存储器装置，其中，所述列控制电路设置在单元区域中，并且所述介电层叠物设置在所述单元区域中以与所述列控制电路交叠。
20.根据权利要求18所述的存储器装置，
其中，所述单元晶圆还包括设置在所述位线上方的布线层中的源电极，并且
其中，所述源电极设置在单元区域中，并且通过穿过所述层叠结构的接触结构联接到所述源极板。
21.根据权利要求20所述的存储器装置，其中，所述源电极具有与所述单元区域对应的平板形状。
22.根据权利要求17所述的存储器装置，
其中，所述第一逻辑电路包括行控制电路，并且
其中，所述接触体将所述多个电极层中的一个电极层与所述行控制电路联接。
23.根据权利要求22所述的存储器装置，
其中，所述行控制电路设置在减薄区域以及单元区域的与所述减薄区域相邻的边缘部分中，并且
其中，所述介电层叠物被设置为与所述行控制电路交叠。
24.根据权利要求17所述的存储器装置，
其中，所述第一逻辑晶圆在其结合到所述单元晶圆的一个表面上还包括联接到所述第一逻辑电路的第一结合焊盘，
其中，所述单元晶圆还包括基础介电层、第二结合焊盘和隔离介电层，所述基础介电层支撑所述源极板并且结合到所述第一逻辑晶圆，所述第二结合焊盘结合到所述第一结合焊盘，并且所述隔离介电层穿过所述介电层叠物下方的所述源极板，并且
其中，所述接触体穿过所述隔离介电层，并且所述第二结合焊盘通过穿过所述基础介电层而联接到所述接触体。
25.根据权利要求17所述的存储器装置，
其中，所述第一逻辑晶圆在其结合到所述单元晶圆的一个表面上还包括联接到所述第一逻辑电路的结合焊盘，
其中，所述单元晶圆还包括基础介电层、隔离介电层和导电接触插塞，所述基础介电层支撑所述源极板并且结合到所述第一逻辑晶圆，所述隔离介电层穿过所述介电层叠物下方的所述源极板，并且所述导电接触插塞通过穿过所述隔离介电层和所述基础介电层而联接到所述结合焊盘，并且
其中，所述接触体的底端联接到所述导电接触插塞。
26.根据权利要求17所述的存储器装置，
其中，所述第一逻辑晶圆在其结合到所述单元晶圆的一个表面上还包括联接到所述第一逻辑电路的第一结合焊盘，
其中，所述单元晶圆还包括基础介电层、隔离介电层、导电接触插塞和第二结合焊盘，所述基础介电层支撑所述源极板并且结合到所述第一逻辑晶圆，所述隔离介电层穿过所述介电层叠物下方的所述源极板，所述导电接触插塞穿过所述隔离介电层，并且所述第二结合焊盘结合到所述第一结合焊盘，并且
其中，所述接触体的底端联接到所述导电接触插塞，并且所述第二结合焊盘通过穿过所述基础介电层而联接到所述导电接触插塞。
27.根据权利要求17所述的存储器装置，
其中，所述第一逻辑晶圆在其结合到所述单元晶圆的一个表面上还包括联接到所述第一逻辑电路的结合焊盘，
其中，所述单元晶圆还包括基础介电层、隔离介电层和结合接触体，所述基础介电层支撑所述源极板并且结合到所述第一逻辑晶圆，所述隔离介电层穿过所述源极板，并且所述结合接触体结合到所述结合焊盘，并且
其中，所述接触体通过穿过所述介电层叠物的上部而联接到所述结合接触体，并且所述结合接触体穿过所述介电层叠物的下部、所述隔离介电层和所述基础介电层。
28.根据权利要求27所述的存储器装置，
其中，所述电极层包括层叠在所述源极板上的至少一条源极选择线、层叠在所述源极选择线上的多条字线以及层叠在所述多条字线上的至少一条漏极选择线，并且
其中，所述结合接触体的顶端向上突出到所述源极选择线的顶表面之外。
29.根据权利要求17所述的存储器装置，
其中，所述第一逻辑晶圆在其结合到所述单元晶圆的一个表面上还包括联接到所述第一逻辑电路的结合焊盘，
其中，所述单元晶圆还包括基础介电层和隔离介电层，所述基础介电层结合到所述第一逻辑晶圆并且支撑所述源极板，所述隔离介电层穿过所述介电层叠物下方的所述源极板，并且
其中，所述接触体通过穿过所述隔离介电层和所述基础介电层而联接到所述结合焊盘。
30.根据权利要求17所述的存储器装置，
其中，所述第一逻辑晶圆还包括第一基板、第一介电层和接触结构，所述第一基板中限定有所述第一逻辑电路，所述第一介电层限定在所述第一基板上以覆盖所述第一逻辑电路，并且所述接触结构设置在所述第一介电层中并且联接到所述第一逻辑电路，并且
其中，所述接触体通过穿过所述单元晶圆与所述第一逻辑晶圆之间的结合表面而联接到所述接触结构。
31.根据权利要求17所述的存储器装置，
其中，所述第一逻辑晶圆在其结合到所述单元晶圆的一个表面上还包括联接到所述第一逻辑电路的第一结合焊盘，
其中，所述单元晶圆还包括基础介电层、隔离介电层、布线和第二结合焊盘，所述基础介电层结合到所述第一逻辑晶圆并且支撑所述源极板，所述隔离介电层穿过所述介电层叠物下方的所述源极板，所述布线设置在所述层叠结构与位线之间，并且所述第二结合焊盘结合到所述第一结合焊盘，并且
其中，所述接触体通过穿过所述介电层叠物而联接到所述布线，并且所述第二结合焊盘通过穿过所述基础介电层和所述隔离介电层而联接到所述接触体。
32.根据权利要求17所述的存储器装置，
其中，所述第一逻辑晶圆在其结合到所述单元晶圆的一个表面上还包括联接到所述第一逻辑电路的结合焊盘，
其中，所述单元晶圆还包括基础介电层、隔离介电层和结合接触体，所述基础介电层支撑所述源极板并且结合到所述第一逻辑晶圆，所述隔离介电层穿过所述介电层叠物下方的所述源极板，并且所述结合接触体结合到所述结合焊盘，
其中，所述接触体穿过所述介电层叠物的上部，并且
其中，所述结合接触体通过穿过所述基础介电层、所述隔离介电层和所述介电层叠物的下部而联接到所述接触体。
33.根据权利要求17所述的存储器装置，
其中，所述第一逻辑晶圆还包括源极晶体管和第一结合焊盘，该第一结合焊盘设置在所述第一逻辑晶圆的结合到所述单元晶圆的一个表面上并且联接到所述源极晶体管，并且
其中，所述单元晶圆还包括第二结合焊盘，该第二结合焊盘联接到所述源极板并且结合到所述第一结合焊盘。
34.根据权利要求33所述的存储器装置，
其中，所述单元晶圆还包括第三结合焊盘，该第三结合焊盘设置在与位线相同的高度水平，并且
其中，所述单元晶圆的结合到所述第二逻辑晶圆的一个表面设置在与所述第三结合焊盘和所述位线的顶表面相同的平面上。
35.根据权利要求33所述的存储器装置，
其中，所述单元晶圆还包括位于与位线相同的高度水平的第三结合焊盘，
其中，所述位线设置在单元区域中，并且所述第三结合焊盘设置在所述单元区域之外，并且
其中，所述单元晶圆的结合到所述第二逻辑晶圆的一个表面在所述单元区域中设置在比所述第三结合焊盘和所述位线的顶表面高的高度水平，并且在所述单元区域之外设置在与所述第三结合焊盘和所述位线的所述顶表面相同的平面上。
36.根据权利要求33所述的存储器装置，
其中，所述单元晶圆还包括第三结合焊盘，该第三结合焊盘设置在所述层叠结构与位线之间的布线层中，
其中，所述位线设置在单元区域中，并且所述第三结合焊盘设置在所述单元区域之外，并且
其中，所述单元晶圆的结合到所述第二逻辑晶圆的一个表面在所述单元区域中设置在比所述位线的顶表面高的高度水平，并且在所述单元区域之外设置在与所述位线的所述顶表面相同的平面上。
37.根据权利要求33所述的存储器装置，该存储器装置还包括：
金属电极，该金属电极设置在所述源极板的底表面上并且联接到所述源极板。
38.根据权利要求37所述的存储器装置，
其中，所述单元晶圆还包括基础介电层，该基础介电层支撑所述源极板并且结合到所述逻辑晶圆，并且
其中，所述金属电极通过所述基础介电层与所述第一逻辑晶圆隔离。
39.根据权利要求37所述的存储器装置，其中，所述单元晶圆还包括设置在与所述源极板相同的高度水平的虚设源极板、设置在所述虚设源极板的顶表面上的虚设层叠结构以及设置在所述虚设源极板的底表面上的虚设电极。
40.根据权利要求39所述的存储器装置，
其中，所述单元晶圆还包括基础介电层，该基础介电层支撑所述源极板并且结合到所述逻辑晶圆，并且
其中，所述金属电极和所述虚设电极通过所述基础介电层与所述第一逻辑晶圆隔离。
41.根据权利要求16所述的存储器装置，
其中，所述单元晶圆还包括虚设层叠结构，
其中，所述虚设层叠结构的底表面设置在与所述源极板的顶表面相同的平面上，并且
其中，所述源极板的底表面和所述虚设层叠结构的底表面结合到所述第一逻辑晶圆。
42.根据权利要求41所述的存储器装置，
其中，所述第一逻辑晶圆还包括第一基板、第一介电层、第一接触结构和第二接触结构，所述第一基板中限定有所述第一逻辑电路，所述第一介电层限定在所述第一基板上以覆盖所述第一逻辑电路，所述第一接触结构设置在所述第一介电层中并且在垂直沟道的延伸方向上与所述源极板交叠，并且所述第二接触结构设置在所述第一介电层中并且在所述垂直沟道的所述延伸方向上不与所述源极板交叠，
其中，所述第一接触结构和所述第二接触结构中的每一个包括设置在与所述第一基板的顶表面不同的高度水平的多条布线，并且
其中，包括在所述第一接触结构中的多条布线中的最上布线设置在比包括在所述第二接触结构中的多条布线中的最上布线低的高度水平。
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