CN110838492A - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，该半导体存储器装置包括：多条位线，其沿着与第一方向交叉的第二方向设置在存储器单元上方；以及多条第一布线和多条第二布线，其沿着第二方向交替地设置在位线上方，并且在弯曲成锯齿形的同时在第一方向上延伸。

Description

半导体存储器装置
技术领域
本发明的各种实施方式总体上涉及半导体存储器装置，更具体地，涉及一种具有改进的布线结构的半导体存储器装置，其允许增强的集成度和性能以及较低的功耗。
背景技术
近年来，随着采用存储器装置的信息通信装置的多功能性和容量增加，存储器装置趋向于更大的容量和更高的集成度。随着存储器单元的尺寸缩小以便于获得更高的集成度，包括在存储器装置中以用于存储器装置的操作和电联接的操作电路和布线的结构变得更复杂并且成为改进存储器装置的努力中的潜在瓶颈。因此，在本领域中由于改进的布线结构而具有改进的集成度和优异的电特性的存储器装置将是非常可取的。
发明内容
本发明的各种实施方式提供一种具有改进的布线结构的半导体存储器装置，其允许增强的集成度和性能以及较低的功耗。
在实施方式中，一种半导体存储器装置可包括：多条位线，其沿着与第一方向交叉的第二方向设置在存储器单元上方；以及多条第一布线和多条第二布线，其沿着第二方向交替地设置在位线上方，并且在弯曲成锯齿形的同时在第一方向上延伸。
在实施方式中，一种半导体存储器装置可包括：平面，其设置在单元区域中，并且包括多个存储器单元；多条位线，其沿着与第一方向交叉的第二方向设置在所述平面上方，并且在第一方向上延伸；多条布线，其沿着第二方向设置在位线上方，并且在弯曲成锯齿形的同时在第一方向上延伸；以及多个接触焊盘，其分别联接到位于单元区域的边缘处的布线的凸部。
在实施方式中，一种半导体存储器装置可包括：多个平面，其各自包括多个存储器单元；多条位线，其沿着与第一方向交叉的第二方向设置在所述平面上方，并且在第一方向上延伸；以及多条第一布线和多条第二布线，其沿着第二方向交替地设置在位线上方，并且在弯曲成锯齿形的同时在第一方向上延伸。
在实施方式中，一种半导体存储器装置包括：多条位线，其设置在存储器单元上方；以及多条第一布线和多条第二布线，其沿着第二方向交替地设置在位线上方并且在弯曲成锯齿形的同时在第一方向上延伸。第一布线和第二布线中的每一条包括裂缝抑制结构。
对于本发明所属领域的普通技术人员而言，本发明的这些和其它特征和优点将从以下结合附图的示例性实施方式的详细描述变得清楚。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的示例性配置的框图。
图2是示出图1所示的多个存储块中的一个的示例性配置的等效电路图。
图3是示意性地示出图1所示的半导体存储器装置的示例性配置的布局图。
图4是示意性地示出图3所示的半导体存储器装置的示例性配置的立体图。
图5是示出根据本公开的实施方式的半导体存储器装置的示例性配置的横截面图。
图6是示意性地示出根据本公开的实施方式的半导体存储器装置的示例性配置的俯视图。
图7是示出位线与第一布线和第二布线之间的布局关系的示例性配置的俯视图。
图8是示出第一布线和第二布线的结构的示例性配置的俯视图。
图9是示出图6的部分A的放大俯视图。
图10是示出根据本公开的实施方式的半导体存储器装置的第一布线和第二布线的示例性配置的俯视图。
图11是示意性地示出根据本公开的实施方式的半导体存储器装置的示例性配置的俯视图。
图12是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的示例性配置的图。
图13是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的示例性配置的框图。
具体实施方式
在下文中，将通过实施方式的各种示例参照附图在下面描述半导体存储器装置。
附图是各种实施方式(和中间结构)的示意性例示。因此，可预期由于例如制造技术和/或公差而导致的相对于例示的配置和形状的变化。因此，所描述的实施方式不应被解释为限于本文所示出的特定配置和形状，而是可包括不脱离所附权利要求中限定的本发明的精神和范围的配置和形状的偏差。
本文参照本发明的理想化的实施方式的横截面和/或平面图来描述本发明。然而，本发明的实施方式不应被解释为限制本发明的构思。尽管将示出和描述本发明的一些实施方式，但是本领域普通技术人员将理解，在不脱离本发明的原理和精神的情况下，可对这些实施方式进行改变。
将理解，尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件，这些元件不受这些术语限制。这些术语用于将一个元件与另一元件相区分。因此，在不脱离本发明的精神和范围的情况下，下面所描述的第一元件也可被称为第二元件或第三元件。
还将理解，当一个元件被称为“连接到”或“联接到”另一元件时，其可直接在另一元件上，连接到或联接到另一元件，或者可存在一个或更多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。
本文所使用的术语仅是为了描述特定实施方式，而非意在限制本发明。
如本文所使用的，除非上下文另外清楚地指示，否则单数形式旨在也包括复数形式。
还将理解，术语“包括”和“包含”当用在本说明书中时指明存在所述元件，而不排除一个或更多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或更多个相关所列项的任何和所有组合。
除非另外定义，否则鉴于本公开，本文所使用的所有术语(包括技术术语和科学术语)具有本发明所属领域的普通技术人员通常理解的相同含义。
还将理解，诸如常用字典中定义的那些术语应该被解释为具有与其在本公开和相关领域的上下文中的含义一致的含义，并且将不从理想化或过于形式的意义上理解，除非本文中明确地如此定义。
在以下描述中，阐述了许多具体细节以便提供本发明的彻底理解。本发明可在没有这些具体细节中的一些或全部的情况下实践。在其它情况下，没有详细描述熟知处理结构和/或处理，以免不必要地模糊本发明。
还要注意的是，在一些情况下，对于本领域技术人员而言将显而易见的是，除非另外明确地指示，否则结合一个实施方式描述的特征或元件可单独使用或者与另一实施方式的其它特征或元件组合使用。
在下文中，在附图中，与基板的顶表面垂直的方向被定义为第三方向TD，与基板的顶表面平行并彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD。基板可对应于单层或多层基板。第二方向SD可对应于字线的延伸方向，第一方向FD可对应于位线的延伸方向。第一方向FD和第二方向SD可彼此基本上垂直地交叉。在附图中，箭头所指示的方向和与其相反的方向表示相同的方向。
图1是示出根据本公开的实施方式的半导体存储器装置的示例性配置的框图。
参照图1，根据实施方式的半导体存储器装置100可包括第一平面110-1和第二平面110-2、第一行解码器120-1和第二行解码器120-2、第一页缓冲器电路130-1和第二页缓冲器电路130-2以及外围电路140。
第一平面110-1和第二平面110-2可各自包括具有与其中存储的数据对应的状态的多个存储器单元。可通过字线和位线来访问存储器单元。存储器单元可以是在供电中断的情况下丢失其中存储的数据的易失性存储器单元，或者可以是即使供电中断，也保持其中存储的数据的非易失性存储器单元。
尽管下面描述了半导体存储器装置100是垂直NAND闪存装置，但是将理解，本公开的技术精神不限于此。
第一平面110-1和第二平面110-2中的每一个可包括多个存储块BLK1至BLKz(z是2或更大的自然数)。尽管未示出，存储块BLK1至BLKz中的每一个可包括多个单元串。单元串可包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。
第一平面110-1可通过行线LRL1至LRLz联接到第一行解码器120-1。第二平面110-2可通过行线LRL1至LRLz联接到第二行解码器120-2。包括在第一平面110-1或第二平面110-2中的第i(i是z或更小的自然数)存储块BLKi可通过行线LRLi联接到对应行解码器120-1或120-2。行线RL可包括一条或更多条漏极选择线、多条字线以及一条或更多条源极选择线。第i存储块BLKi可被定义为包括在第一平面110-1和第二平面110-2中的存储块BLK1至BLKz中的一个，并且行线LRLi可被定义为联接到第i存储块BLKi的行线。
第一平面110-1可通过位线BL联接到第一页缓冲器电路130-1。第二平面110-2可通过位线BL联接到第二页缓冲器电路130-2。
第一平面110-1和第二平面110-2可在其操作(例如，编程操作和读操作)中通过第一页缓冲器电路130-1和第二页缓冲器电路130-2彼此独立地被控制。通过这样彼此独立地控制，第一平面110-1和第二平面110-2可并行或单独地执行特定操作。例如，在第一平面110-1和第二平面110-2的各个页的大小为16KB的情况下，第一平面110-1和第二平面110-2可并行操作并且处理32KB的数据，或者第一平面110-1和第二平面110-2中的仅一个可操作并处理16KB的数据。
响应于从外围电路140提供的行地址X_A1，第一行解码器120-1可选择包括在第一平面110-1中的存储块BLK1至BLKz当中的任一个。第一行解码器120-1可将从外围电路140提供的操作电压X_V1传送到联接到所选存储块的局部行线LRLi。第二行解码器120-2还可按照与第一行解码器120-1相似的方式操作。
第一页缓冲器电路130-1和第二页缓冲器电路130-2可包括分别联接到位线BL的多个页缓冲器PB。
第一页缓冲器电路130-1可从外围电路140接收第一页缓冲器控制信号PB_C1，并且可向外围电路140发送数据信号D1以及从外围电路140接收数据信号D1。第一页缓冲器电路130-1可响应于第一页缓冲器控制信号PB_C1控制排列在第一平面110-1中的位线BL。例如，第一页缓冲器电路130-1可响应于第一页缓冲器控制信号PB_C1通过感测第一平面110-1的位线BL的信号来检测存储在第一平面110-1的存储器单元中的数据，并且可根据所检测到的数据将数据信号D1发送到外围电路140。第一页缓冲器电路130-1可响应于第一页缓冲器控制电路PB_C1基于从外围电路140接收的数据信号D1对位线BL施加信号，由此，可将数据写在第一平面110-1的存储器单元中。第一页缓冲器电路130-1可将数据写在联接到通过第一行解码器120-1启用的字线的存储器单元中或者从该存储器单元读取数据。第二页缓冲器电路130-2也可按照与第一页缓冲器电路130-1相似的方式操作。
外围电路140可从半导体存储器装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部的装置(例如，存储控制器)发送数据DATA以及从该装置接收数据DATA。外围电路140可基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据写在第一平面110-1和第二平面110-2中或者从第一平面110-1和第二平面110-2读取数据的信号(例如，行地址X_A1和X_A2、页缓冲器控制信号PB_C1和PB_C2等)。外围电路140可生成半导体存储器装置100中所需的各种电压(包括操作电压X_V1和X_V2)。
在下文中，在附图中，与基板的顶表面平行并且彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，从基板的顶表面垂直地投影的方向被定义为第三方向TD。第一方向FD可对应于位线的延伸方向或者行线的排列方向，第二方向SD可对应于位线的排列方向或者行线的延伸方向。第一方向FD和第二方向SD可彼此基本上垂直地交叉。在附图中，箭头所指示的方向和与其相反的方向表示相同的方向。
图2是示出图1所示的存储块当中的一个存储块BLKi的示例性配置的等效电路图。
参照图2，存储块BLKi可包括联接在多条位线BL和公共源极线CSL之间的多个单元串CSTR。
位线BL可在第一方向FD上延伸，并且沿着第二方向SD排列。多个单元串CSTR可并联联接到各条位线BL。单元串CSTR可共同联接到公共源极线CSL。即，多个单元串CSTR可设置在多条位线BL与一条公共源极线CSL之间。
各个单元串CSTR可包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可沿着第三方向TD串联联接。
在第二方向SD上延伸的漏极选择线DSL、多条字线WL和源极选择线SSL可沿着第三方向TD层叠在位线BL和公共源极线CSL之间。漏极选择线DSL可分别联接到对应漏极选择晶体管DST的栅极。字线WL可分别联接到对应存储器单元MC的栅极。源极选择线SSL可联接到源极选择晶体管SST的栅极。
图3是示意性地示出图1所示的半导体存储器装置的示例性配置的布局图，图4是示意性地示出图3所示的半导体存储器装置的示例性配置的立体图。
参照图3和图4，存储器结构C可包括第一平面110-1和第二平面110-2。逻辑结构P可包括第一行解码器120-1和第二行解码器120-2、第一页缓冲器电路130-1和第二页缓冲器电路130-2以及外围电路140。逻辑结构P的至少一部分可被布置在存储器结构C下方。也就是说，半导体存储器装置100可具有PUC(单元下外围)结构。在参照图3和图4描述的实施方式中，示出了逻辑结构P的第一页缓冲器电路130-1和第二页缓冲器电路130-2以及外围电路140被布置在存储器结构C下方。
第一行解码器120-1和第二行解码器120-2、第一页缓冲器电路130-1和第二页缓冲器电路130-2以及外围电路140可被设置在基板10上，并且第一平面110-1和第二平面110-2可被设置在源极板11上。
半导体存储器装置100可包括第一单元区域CR1和第二单元区域CR2、间隔区域IR以及第一外围区域PR1和第二外围区域PR2。第一单元区域CR1和第二单元区域CR2可沿着第二方向SD布置。间隔区域IR可被布置在第一单元区域CR1和第二单元区域CR2之间。第一外围区域PR1可在第二方向SD上与第一单元区域CR1相邻布置在基板10的外围处，第二外围区域PR2可在第二方向SD上与第二单元区域CR2相邻布置在基板10的外围处。
第一平面110-1可设置在第一单元区域CR1的源极板11上，第二平面110-2可设置在第二单元区域CR2的源极板11上。
作为用于与外部装置电联接的半导体存储器装置100的外部触点的输入/输出焊盘PAD可沿着第二方向SD布置在基板10的边缘处。尽管未示出，输入/输出焊盘PAD可通过多条布线与外围电路140电联接。
外围电路140可在第一方向FD上与输入/输出焊盘PAD相邻布置。外围电路140的至少一部分可在第三方向TD上与第一平面110-1和第二平面110-2交叠。
第一页缓冲器电路130-1可被布置在第一单元区域CR1中，并且可在第三方向TD上与第一平面110-1交叠。第二页缓冲器电路130-2可被布置在第二单元区域CR2中，并且可在第三方向TD上与第二平面110-2交叠。
第一页缓冲器电路130-1和第二页缓冲器电路130-2可被布置为具有沿着作为位线BL的排列方向的第二方向SD延伸的形状。包括在各个第一页缓冲器电路130-1和第二页缓冲器电路130-2中的元件，即，页缓冲器PB(参见图1)可沿着第二方向SD布置。第一页缓冲器电路130-1可被布置为在第二方向SD上具有与第一平面110-1基本上相同的长度，第二页缓冲器电路130-2可被设置为在第二方向SD上具有与第二平面110-2基本上相同的长度。
第一行解码器120-1可被布置为在第一外围区域PR1中具有沿着作为行线RL的排列方向的第一方向FD延伸的形状，并且第二行解码器120-2可被布置为在第二外围区域PR2中具有沿着第一方向FD延伸的形状。
图5是示出根据实施方式的半导体存储器装置的一部分的示例性配置的横截面图。
参照图5，基板10可以是具有第一导电类型(例如，P型导电性)的半导体基板。半导体基板可由从包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中选择的至少一种形成或者包括所述至少一种。
逻辑结构P可设置在基板10上。如上面参照图3和图4描述的，逻辑结构P可包括诸如第一行解码器120-1和第二行解码器120-2、第一页缓冲器电路130-1和第二页缓冲器电路130-2以及外围电路140的逻辑电路。逻辑电路可包括多个逻辑晶体管TR。逻辑晶体管TR可以是平面晶体管。尽管图5示出逻辑晶体管是平面晶体管的情况，但是逻辑晶体管的形式不限于此。例如，逻辑晶体管TR可以是垂直晶体管。逻辑晶体管TR可设置在由隔离层10A限定的有源区域中。逻辑结构P可包括电联接到逻辑电路的多条底部布线UM。底部布线UM可通过底部触点UCT电联接到逻辑电路。逻辑结构P可包括覆盖逻辑电路、底部布线UM和底部触点UCT的底部介电层。底部介电层可由氧化硅层、氮化硅层、氮氧化硅及其任何组合形成或者包括氧化硅层、氮化硅层、氮氧化硅及其任何组合。底部介电层可以是单层或多层。在图5的实施方式中示出了底部介电层由第一至第三底部介电层21、22和23构成，然而，本发明可不限于此。
源极板11可设置在第三底部介电层23上。源极板11可由多晶硅形成。与可使用单晶硅基板的基板10不同，由于源极板11应该形成在第三底部介电层23上，所以源极板11可由多晶硅形成。源极板11可不设置在间隔区域IR中。换言之，源极板11可暴露间隔区域IR的第三底部介电层23。
存储器结构C可设置在源极板11上。如上面参照图3和图4描述的，存储器结构C可包括第一平面110-1和第二平面110-2。第一平面110-1可设置在第一单元区域CR1的源极板11上，第二平面110-2可设置在第二单元区域CR2的源极板11上。
第一平面110-1和第二平面110-2中的每一个可包括层叠结构ST以及穿透层叠结构ST的多个沟道结构CH。层叠结构ST可包括交替地层叠的多个栅极层30和多个介电层32。栅极层30当中最下方的至少一个层可用作源极选择线。栅极层30当中最上方的至少一个层可用作漏极选择线。源极选择线和漏极选择线之间的栅极层30可用作字线。
沟道结构CH可通过穿过栅极层30和介电层32来联接到源极板11。各个沟道结构CH可包括沟道层40和栅极介电层42。沟道层40可包括多晶硅或单晶硅，并且可在一些区域中包括诸如硼(B)的P型杂质。沟道层40可具有完全填充直至其中心的支柱或实心圆柱的形状。尽管未示出，在此实施方式的变型中，沟道层40可具有中心区域开放的管的形状。在这种情况下，可在沟道层40的开放的中心区域中形成掩埋介电层。
栅极介电层42可具有围绕沟道层40的外壁的吸管或圆柱壳的形状。尽管未示出，栅极介电层42可包括从沟道层40的外壁依次层叠的隧道介电层、电荷储存层和阻挡层。隧道介电层可由氧化硅、氧化铪、氧化铝、氧化锆或氧化钽形成或者包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷储存层可由氮化硅、氮化硼、硅氮化硼或掺杂有杂质的多晶硅形成或者包括氮化硅、氮化硼、硅氮化硼或掺杂有杂质的多晶硅。阻挡层可由氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或层叠层形成或者包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或层叠层。在一些实施方式中，栅极介电层42可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。源极选择晶体管可形成在源极选择线围绕沟道结构CH的地方，存储器单元可形成在字线围绕沟道结构CH的地方，漏极选择晶体管可形成在漏极选择线围绕沟道结构CH的地方。通过上述结构，可设置多个单元串，各个单元串包括沿着各个沟道结构CH设置的源极选择晶体管、存储器单元和漏极选择晶体管。
第一顶部介电层51可设置在间隔区域IR中以覆盖第三底部介电层23的顶表面和源极板11的侧表面。第二顶部介电层52可设置在第一顶部介电层51上并覆盖层叠结构ST的侧表面。第三顶部介电层53可设置在层叠结构ST和第二顶部介电层52上。多条位线BL可设置在第一单元区域CR1和第二单元区域CR2的第三顶部介电层53上。
位线BL可沿着第一方向FD延伸，并且可沿着第二方向SD按照规则的间隔排列。位线触点BLC可形成在位线BL下方的第三顶部介电层53中，以将位线BL和沟道结构CH电联接。沿着第一方向FD设置成一行的沟道结构CH可电联接到单条位线BL。第四顶部介电层54可形成在第三顶部介电层53上以覆盖位线BL。第一顶部介电层51至第四顶部介电层54可由氧化硅层、氮化硅层、氮氧化硅层及其任何组合形成或者包括氧化硅层、氮化硅层、氮氧化硅层及其任何组合。
多条布线M1、M2和M3可设置在第四顶部介电层54上。
布线M1、M2和M3可包括设置在第一单元区域CR1和第二单元区域CR2中的第一布线M1和第二布线M2以及设置在间隔区域IR中的第三布线M3。第一布线M1和第二布线M2可沿着第二方向SD交替地设置在第一单元区域CR1和第二单元区域CR2中。
加载到第一布线M1的电压和加载到第二布线M2的电压可彼此不同。加载到第三布线M3的电压可不同于加载到第一布线M1的电压和加载到第二布线M2的电压。例如，接地电压(VSS)可加载到第一布线M1，源极电压(VSL)可加载到第二布线M2，电源电压(VCC)可加载到第三布线M3。第一布线M1可起到将接地电压(VSS)传送到逻辑电路的作用，第二布线M2可起到将源极电压(VSL)传送到源极板11的作用。第三布线M3可起到将电源电压(VCC)传送到逻辑电路的作用。
设置在第一单元区域CR1和第二单元区域CR2中的第一布线M1和第二布线M2可在第三方向TD上与下方的位线BL交叠，并且可在第一布线M1和第二布线M2与位线BL彼此交叠的地方导致耦合电容。
对于各条位线BL，位线BL与第一布线M1交叠的面积可不同。类似地，对于各条位线BL，位线BL与第二布线M2交叠的面积可不同。由于位线BL具有与和第一布线M1或/和第二布线M2的交叠面积成比例的耦合电容，所以在与第一布线M1或/和第二布线M2的交叠面积彼此不同的情况下，在位线BL之间发生耦合电容的偏差，因此，联接到位线BL的存储器单元的分布的变化可增加。
如果第一布线M1和第二布线M2设置在第一单元区域CR1和第二单元区域CR2外部，则由于第一布线M1和第二布线M2不与位线BL交叠，所以可抑制由于位线BL之间的耦合电容的偏差引起的存储器单元的分布的变化。然而，在这种情况下，由于第一布线M1和第二布线M2的布置需要附加面积，所以半导体存储器装置100的尺寸增加。
因此，在所描述的实施方式中，可提供一种能够在不增加尺寸的情况下通过减小位线之间的耦合电容的偏差来抑制存储器单元的分布的变化的半导体存储器装置。
图6是示意性地示出根据实施方式的半导体存储器装置的示例性配置的俯视图，图7是示出位线与第一布线和第二布线之间的布局关系的示例性配置的俯视图，图8是示出第一布线和第二布线的结构的示例性配置的俯视图，图9是示出图6的部分A的放大俯视图。
参照图6和图7，第一布线M1和第二布线M2可沿着第二方向SD交替地设置在第一单元区域CR1和第二单元区域CR2中。第一布线M1和第二布线M2可在弯曲成锯齿形的同时在作为位线BL的延伸方向的第一方向FD上延伸。
第一布线M1和第二布线M2可通过光刻工艺和蚀刻工艺形成。在第一布线M1和第二布线M2的弯曲角度θ较小的情况下，在光刻工艺中可能通过光学邻近效应(OPE)而发生图案失真。尽管可使用光学邻近校正(OPC)在一定程度上校正图案失真，但是如果第一布线M1和第二布线M2的弯曲角度θ小于能够通过光学邻近校正(OPC)校正图案失真的阈值基准，则即使通过OPC也无法校正图案失真。因此，第一布线M1和第二布线M2的弯曲角度θ应该具有等于或大于能够通过OPC校正图案失真的阈值基准的值。阈值基准可为90度。
第一布线M1在第二方向SD上的宽度可恒定为第一宽度W1，第二布线M2在第二方向SD上的宽度可恒定为第二宽度W2。尽管在本实施方式中示出了第二宽度W2小于第一宽度W1，但是要注意的是，本公开不限于此。第二宽度W2可与第一宽度W1相同，或者可大于第一宽度W1。第一宽度W1和第二宽度W2可根据所需规格而改变。
参照图8，各条第一布线M1可具有彼此背离的一对侧表面S1和S2。各条第一布线M1的一个侧表面S1可具有多个第一凸部Pa1和多个第一凹部Pb1交替地重复的锯齿形，另一侧表面S2可具有多个第二凹部Pb2和多个第二凸部Pa2交替地重复的锯齿形。一个侧表面S1的第一凸部Pa1和另一侧表面S2的第二凹部Pb2可在沿第二方向SD彼此背离的同时形成一对，一个侧表面S1的第一凹部Pb1和另一侧表面S2的第二凸部Pa2可在沿第二方向SD彼此背离的同时形成一对。第一凸部Pa1和第二凸部Pa2以及第一凹部Pb1和第二凹部Pb2中的每一个可不具有尖端，而是具有圆形端。与本实施方式不同，在第一凸部Pa1和第二凸部Pa2以及第一凹部Pb1和第二凹部Pb2中的每一个具有尖端的情况下，由于电场集中在第一凸部Pa1和第二凸部Pa2以及第一凹部Pb1和第二凹部Pb2中，所以电特性可劣化。在本实施方式中，由于第一凸部Pa1和第二凸部Pa2以及第一凹部Pb1和第二凹部Pb2中的每一个具有圆形端，所以可抑制电场集中现象。
各条第一布线M1可形成为使得其一个侧表面S1上的第一凸部Pa1沿着第一方向FD与面向所述一个侧表面S1的相邻第一布线M1的第一凹部Pb1在一行上对齐。即，第一布线M1的第一凸部Pa1和面向所述第一布线M1的一个侧表面S1的相邻第一布线M1的第一凹部Pb1可排列在沿着第一方向FD延伸的第一虚拟直线L1上。
各条第一布线M1可形成为使得其另一侧表面S2上的第二凸部Pa2沿着第一方向FD与面向所述另一侧表面S2的相邻第一布线M1的第二凹部Pb2在一行上对齐。即，第一布线M1的第二凸部Pa2和面向所述第一布线M1的另一侧表面S2的相邻第一布线M1的第二凹部Pb2可排列在沿着第一方向FD延伸的第二虚拟直线L2上。第二布线M2可与第一布线M1并排设置在第一布线M1之间，并且可形成为与第一布线M1基本上相同的形状。
再参照图6，设置在第一平面110-1上方的第一布线M1可并联联接到第一公共布线CM1，设置在第二平面110-2上方的第一布线M1可并联联接到第二公共布线CM2。第一公共布线CM1和第二公共布线CM2可被布置在焊盘PAD与第一平面110-1和第二平面110-2之间，并且其各自可电联接到多个焊盘PAD中的至少一个。电联接到第一公共布线CM1和第二公共布线CM2的焊盘PAD可以是用于接地电压的输入/输出焊盘。
参照图5、图6和图9，第一布线M1当中设置在第一单元区域CR1和第二单元区域CR2的边缘处的第一布线M1的凸部可暴露于第一单元区域CR1和第二单元区域CR2的外部(例如，暴露于第一单元区域CR1和第二单元区域CR2之间的间隔区域IR)。接触焊盘CP可设置在间隔区域IR中。接触焊盘CP可分别联接到设置在第一单元区域CR1和第二单元区域CR2的边缘处的第一布线M1的凸部。接触焊盘CP可通过间隔区域IR中限定的电路径来电联接到下方的逻辑结构P。
例如，如图5所示，接触焊盘CP可通过穿过间隔区域IR的第四顶部介电层54的触点CNT1联接到形成在第三顶部介电层53上的布线TM1。布线TM1可通过穿过间隔区域IR的第一顶部介电层51至第三顶部介电层53和第三底部介电层23的触点CNT2电联接到逻辑结构P的底部布线UM。
在如上所述配置的本实施方式中，通过将第一布线M1和第二布线M2形成为弯曲成锯齿形，位线BL与第一布线M1交叠的面积的偏差以及位线BL与第二布线M2交叠的面积的偏差可减小。由于这一事实，因为位线BL之间的耦合电容的偏差减小，所以可抑制联接到位线BL的存储器单元的分布的变化。
此外，通过将第一布线M1形成为弯曲成锯齿形并且将接触焊盘设置在位于单元区域CR1和CR2的边缘处的第一布线M1的凸部处，将第一布线M1和下方的逻辑电路联接的电路径的数量可减少。因此，可抑制要传送到逻辑电路的电压的跳跃，并且可改进半导体存储器装置的操作特性。
图10是示意性地示出根据本公开的实施方式的半导体存储器装置的第一布线和第二布线的示例性配置的俯视图。
参照图10，第一布线M1和第二布线M2中的每一个可具有裂缝抑制结构。详细地讲，可在各条第一布线M1中形成第一狭缝X1。第一狭缝X1可在弯曲成锯齿形的同时在作为位线BL的延伸方向的第一方向FD上延伸。各条第一布线M1可被第一狭缝X1划分成多条第一子布线SM1。在第二方向SD上测量的第一子布线SM1的宽度可彼此相同。在这种情况下，在第二方向SD上测量的第一子布线SM1的宽度可具有小于在第二方向SD上测量的第一布线M1的宽度(图7的W1)的一半的尺寸。
类似于第一布线M1，可在各条第二布线M2中形成第二狭缝X2。第二狭缝X2可在弯曲成锯齿形的同时在作为位线BL的延伸方向的第一方向FD上延伸。各条第二布线M2可被第二狭缝X2划分成多条第二子布线SM2。在第二方向SD上测量的第二子布线SM2的宽度可彼此相同。在这种情况下，在第二方向SD上测量的第二子布线SM2的宽度可具有小于在第二方向SD上测量的第二布线M2的宽度(图7的W2)的一半的尺寸。
在晶圆上制造之后，半导体存储器装置可通过个体化工艺和封装工艺来商业化。在个体化工艺和封装工艺中，可能对半导体存储器装置施加应力，并且可能由于应力而在第一布线M1和第二布线M2中发生开裂。形成在第一布线M1和第二布线M2中的狭缝X1和X2可通过吸收和/或反射应力来抑制裂缝的蔓延。也就是说，由于通过狭缝X1和X2划定裂缝的界限，所以可抑制裂缝的蔓延。
根据本实施方式，由于通过第一布线M1和第二布线M2中限定的狭缝X1和X2抑制了裂缝的蔓延，所以第一布线M1和第二布线M2的开路故障可减小。
图11是示意性地示出根据本公开的实施方式的半导体存储器装置的示例性配置的俯视图。
参照图11，平面210-1至210-4可沿着第一方向FD和第二方向SD按照2×2矩阵的形式布置。尽管在本实施方式中示出了沿着第一方向FD布置的平面的数量为2，但是要注意的是，本公开不限于此。沿着第一方向FD布置的平面的数量可为3或更多。
第一布线M1可用于传送要共同提供给平面210-1至210-4的信号。第二布线M2可用于传送要单独提供给各个平面210-1至210-4的信号。例如，第一布线M1可用于传送接地电压(VSS)，第二布线M2可用于传送源极电压(VSL)。
设置在沿着第一方向FD布置成一行的平面210-1和210-3上的第一布线M1可彼此电联接，设置在沿着第一方向FD布置成一行的平面210-2和210-4上的第一布线M1可彼此电联接。设置在不同的平面210-1至210-4上的第二布线M2可彼此电隔离。
第三联接布线CM3可设置在沿着第一方向FD布置成一行的第一平面210-1和第三平面210-3之间，并且位于第一平面210-1和第三平面210-3上的第一布线M1可共同联接到第三联接布线CM3。类似地，第四联接布线CM4可设置在沿着第一方向FD布置成一行的第二平面210-2和第四平面210-4之间，并且位于第二平面210-2和第四平面210-4上的第一布线M1可共同联接到第四联接布线CM4。
图12是示意性地示出包括根据本发明的实施方式的半导体存储器装置的存储器系统的简化框图。
参照图12，存储器系统600可包括半导体存储器装置610和存储控制器620。
半导体存储器装置610可包括根据如上所述的本发明的实施方式的半导体存储器装置，并且可按照上述方式操作。存储控制器620可控制半导体存储器装置610。例如，半导体存储器装置610和存储控制器620的组合可被配置成存储卡或固态盘(SSD)。存储控制器620可包括SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624和存储器接口625。
SRAM 621可用作CPU 622的工作存储器。主机接口623可包括可与存储器系统600联接的主机的数据交换协议。
ECC块624可检测并纠正从半导体存储器装置610读出的数据中所包括的错误。
存储器接口625可与半导体存储器装置610接口。CPU 622可执行用于存储控制器620的数据交换的一般控制操作。
尽管未示出，对于本领域技术人员而言应该显而易见的是，存储器系统600还可设置有ROM，ROM存储用于与主机接口的代码数据。半导体存储器装置610可被设置成由多个闪存芯片构成的多芯片封装。
存储器系统600可用作发生错误的概率低的高可靠性的存储介质。上述非易失性存储器装置可被提供用于诸如固态盘(SSD)的存储器系统。存储控制器620可通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议等的各种接口协议中的一个来与外部装置(例如，主机)通信。
图13是示意性地示出包括根据本发明的实施方式的半导体存储器装置的计算系统的简化框图。
参照图13，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740、调制解调器750(例如，基带芯片组)。在实施方式中，计算系统700可以是移动装置，在这种情况下可另外设置用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于本领域技术人员而言应该显而易见的是，计算系统700还可包括应用芯片组、CMOS图像传感器(CIS)、移动DRAM等。存储器系统710可被配置成例如SSD(固态驱动器/盘)，其使用非易失性存储器来存储数据。另外作为示例，存储器系统710可被设置成融合闪存(例如，NAND或NOR闪存)。
要注意的是，上述实施方式并非仅通过装置和方法实现，而是也可通过执行与各个实施方式的配置对应的功能的程序或者记录有该程序的记录介质来实现。这种实现可由实施方式所属领域的技术人员从上述实施方式的描述容易地推导。
尽管出于例示目的描述了各种实施方式，但是对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2018年8月16日提交的韩国专利申请No.10-2018-0095331的优先权，其整体通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
多条位线，所述多条位线设置在存储器单元上方；以及
多条第一布线和多条第二布线，所述多条第一布线和所述多条第二布线沿着第二方向交替地设置在所述位线上方，并且在弯曲成锯齿形的同时在与所述第二方向交叉的第一方向上延伸。
2.根据权利要求1所述的半导体存储器装置，其中，所述位线沿着所述第二方向设置，并在所述第一方向上延伸。
3.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
支撑所述存储器单元的源极板；以及
设置在基板上方、所述源极板下方的逻辑电路，
其中，所述第一布线与所述逻辑电路电联接，并且所述第二布线与所述源极板电联接。
4.根据权利要求1所述的半导体存储器装置，其中，接地电压被供应给所述第一布线，并且源极电压被供应给所述第二布线。
5.根据权利要求1所述的半导体存储器装置，
其中，各条所述第一布线在沿所述第二方向彼此背离的一个表面和另一表面中的每一个上包括多个凸部和多个凹部，
其中，设置在各条第一布线的一个表面上的凸部沿着所述第一方向与设置在面向各条第一布线的所述一个表面的相邻第一布线的一个表面上的凹部对齐，并且
其中，设置在各条第一布线的另一表面上的凸部沿着所述第一方向与设置在面向各条第一布线的所述另一表面的相邻第一布线的另一表面上的凹部对齐。
6.根据权利要求1所述的半导体存储器装置，
其中，各条所述第二布线在沿所述第二方向彼此背离的一个表面和另一表面中的每一个上包括多个凸部和多个凹部，
其中，设置在各条第二布线的一个表面上的凸部沿着所述第一方向与设置在面向各条第二布线的所述一个表面的相邻第二布线的一个表面上的凹部对齐，并且
其中，设置在各条第二布线的另一表面上的凸部沿着所述第一方向与设置在面向各条第二布线的所述另一表面的相邻第二布线的另一表面上的凹部对齐。
7.根据权利要求1所述的半导体存储器装置，其中，所述第一布线和所述第二布线中的每一条包括裂缝抑制结构。
8.根据权利要求7所述的半导体存储器装置，其中，所述裂缝抑制结构包括将所述第一布线和所述第二布线中的每一条划分为多条子布线的狭缝。
9.根据权利要求8所述的半导体存储器装置，其中，所述狭缝在弯曲成锯齿形的同时在所述第一方向上延伸。
10.一种半导体存储器装置，该半导体存储器装置包括：
平面，该平面设置在单元区域中，并且包括多个存储器单元；
多条位线，所述多条位线沿着与第一方向交叉的第二方向设置在所述平面上方，并且在所述第一方向上延伸；
多条布线，所述多条布线沿着所述第二方向设置在所述位线上方，并且在弯曲成锯齿形的同时在所述第一方向上延伸；以及
多个接触焊盘，所述多个接触焊盘分别联接到位于所述单元区域的边缘处的布线的凸部。
11.根据权利要求10所述的半导体存储器装置，其中，位于所述单元区域的所述边缘处的所述布线的所述凸部暴露于所述单元区域的外部，并且所述接触焊盘设置在所述单元区域外部。
12.根据权利要求10所述的半导体存储器装置，
其中，所述多条布线包括沿着所述第二方向交替地设置的多条第一布线和多条第二布线，并且
其中，所述接触焊盘联接到位于所述单元区域的所述边缘处的第一布线。
13.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
源极板，该源极板支撑所述平面，并且电联接到所述第二布线；
逻辑电路，该逻辑电路设置在基板上方、所述源极板下方；以及
多个触点，所述多个触点将所述多个接触焊盘和所述逻辑电路电联接。
14.一种半导体存储器装置，该半导体存储器装置包括：
多个平面，各个平面包括多个存储器单元；
多条位线，所述多条位线沿着与第一方向交叉的第二方向设置在所述平面上方，并且在所述第一方向上延伸；以及
多条第一布线和多条第二布线，所述多条第一布线和所述多条第二布线沿着所述第二方向交替地设置在所述位线上方，并且在弯曲成锯齿形的同时在所述第一方向上延伸。
15.根据权利要求14所述的半导体存储器装置，
其中，所述多个平面包括沿着所述第二方向设置的第一平面和第二平面，并且
其中，所述半导体存储器装置还包括：
多个接触焊盘，所述多个接触焊盘分别联接到设置在所述第一平面所在的第一单元区域的边缘处的第一布线的凸部以及设置在所述第二平面所在的第二单元区域的边缘处的第一布线的凸部。
16.根据权利要求15所述的半导体存储器装置，其中，位于所述第一单元区域的边缘处和所述第二单元区域的边缘处的所述第一布线的所述凸部暴露于所述第一单元区域和所述第二单元区域之间的间隔区域，并且所述接触焊盘设置在所述间隔区域中。
17.根据权利要求16所述的半导体存储器装置，该半导体存储器装置还包括：
源极板，该源极板支撑所述平面，并且电联接到所述第二布线；
逻辑电路，该逻辑电路设置在基板上方、所述源极板下方；以及
多个触点，所述多个触点设置在所述间隔区域中，并且将所述接触焊盘和所述逻辑电路电联接。
18.根据权利要求16所述的半导体存储器装置，该半导体存储器装置还包括：
第三布线，该第三布线设置在所述间隔区域中与所述第一布线和所述第二布线相同的层处，并且在所述第一方向上延伸。
19.根据权利要求14所述的半导体存储器装置，
其中，所述多个平面沿着所述第一方向和所述第二方向设置，并且
其中，位于沿着所述第一方向设置的平面上方的多条第一布线彼此电联接，并且位于不同的平面上方的多条第二布线彼此电隔离。
20.根据权利要求19所述的半导体存储器装置，该半导体存储器装置还包括：
联接布线，该联接布线位于沿着所述第一方向设置的所述多个平面之间，并且与位于沿着所述第一方向设置的所述多个平面上方的所述第一布线共同联接。
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