KR102611116B1 - 반도체 메모리 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 238000005452 bending Methods 0.000 claims description 10
- 230000001629 suppression Effects 0.000 claims description 3
- 239000000872 buffer Substances 0.000 description 31
- 230000002093 peripheral effect Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 11
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000012937 correction Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052582 BN Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 1
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 1
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 1
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000010902 straw Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Abstract
반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 메모리 셀들 상부에 제1 방향과 교차되는 제2 방향을 따라서 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들과, 상기 비트 라인들의 상부에 상기 제2 방향을 따라서 교대로 배치되며 지그재그 형태로 굴곡하면서 상기 제1 방향으로 연장되는 복수의 제1 배선들 및 복수의 제2 배선들을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 반도체 메모리 장치의 배선 구조에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치가 대용량화 및 고집적화되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라서 메모리 장치의 동작 및 전기적 연결을 위해 메모리 장치에 포함되는 동작 회로들 및 배선의 구조가 복잡해지고 있다. 이에 따라, 향상된 집적도를 가지면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다.
본 발명의 실시예들은 높은 집적도를 가지며 전기적 특성이 우수한 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀들 상부에 제1 방향과 교차되는 제2 방향을 따라서 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들과, 상기 비트 라인들의 상부에 상기 제2 방향을 따라서 교대로 배치되며 지그재그 형태로 굴곡하면서 상기 제1 방향으로 연장되는 복수의 제1 배선들 및 복수의 제2 배선들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 셀 영역 상에 배치되며 복수의 메모리 셀들을 포함하는 플레인과, 상기 플레인 상에 제1 방향과 교차되는 제2 방향을 따라서 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들과, 상기 비트 라인들의 상부에 상기 제2 방향을 따라서 배치되며 지그재그 형태로 굴곡하면서 상기 제1 방향으로 연장되는 복수의 배선들과, 상기 셀 영역의 가장자리에 위치하는 배선의 볼록 단부들에 각각 연결되는 복수의 컨택 패드들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 각각 복수의 메모리 셀들을 포함하는 복수의 플레인들과, 상기 플레인들 상부에 제1 방향과 교차되는 제2 방향을 따라서 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들과, 상기 비트 라인들의 상부에 상기 제2 방향을 따라서 교대로 배치되며 지그재그 형태로 굴곡하면서 상기 제1 방향으로 연장되는 복수의 제1 배선들 및 복수의 제2 배선들을 포함할 수 있다.
본 발명의 실시예들에 의하면, 비트 라인들 상부에 배치되는 이종(異種)의 배선들을 지그재그 형태로 굴곡지게 구성하여 비트 라인들과 중첩되는 배선들의 면적을 균등화함으로써 비트 라인들간 커플링 캐패시턴스의 편차를 줄이어 비트 라인들에 연결되는 메모리 셀들의 분포 변화를 억제시킬 수 있다.
또한, 비트 라인들 상부에 배치되는 배선들을 지그재그 형태로 굴곡지게 구성하고, 셀 영역의 가장자리에 위치하는 배선의 볼록 단부들마다 컨택 패드를 배치하여 배선과 하부의 로직 회로 사이를 연결하는 전기적 경로의 개수를 늘릴 수 있도록 함으로써 로직 회로에 전달되는 전압의 바운싱(bouncing)을 억제시키어 반도체 메모리 장치의 동작 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나(BLKi)의 등가 회로도이다.
도 3은 도 1에 도시된 반도체 메모리 장치를 개략적으로 나타내는 레이아웃도이다.
도 4는 도 3에 도시된 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 5는 본 발명의 일 실시에에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이다.
도 7은 비트 라인들과 제1,제2 배선들간 배치 관계를 설명하기 위한 평면도이다.
도 8은 제1,제2 배선들의 구조를 설명하기 위한 평면도이다.
도 9는 도 6의 A 부분을 확대 도시한 평면도이다.
도 10은 본 발명의 일 실시에에 따른 반도체 메모리 장치의 제1,제2 배선들의 구조를 설명하기 위한 평면도이다.
도 11은 본 발명의 일 실시에에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나(BLKi)의 등가 회로도이다.
도 3은 도 1에 도시된 반도체 메모리 장치를 개략적으로 나타내는 레이아웃도이다.
도 4는 도 3에 도시된 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 5는 본 발명의 일 실시에에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이다.
도 7은 비트 라인들과 제1,제2 배선들간 배치 관계를 설명하기 위한 평면도이다.
도 8은 제1,제2 배선들의 구조를 설명하기 위한 평면도이다.
도 9는 도 6의 A 부분을 확대 도시한 평면도이다.
도 10은 본 발명의 일 실시에에 따른 반도체 메모리 장치의 제1,제2 배선들의 구조를 설명하기 위한 평면도이다.
도 11은 본 발명의 일 실시에에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 제1,제2 플레인(110-1,110-2), 제1,제2 로우 디코더(120-1,120-2), 제1,제2 페이지 버퍼 회로(130-1,130-2) 및 주변 회로(140)를 포함할 수 있다.
제1, 제2 플레인(110-1,110-2)은 저장된 데이터에 대응하는 상태를 가지는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 워드 라인 및 비트 라인에 의해서 억세스(access)될 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다.
이하에서는, 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
제1, 제2 플레인(110-1,110-2) 각각은 복수의 메모리 블록들(BLK1-BLKz, z는 2 이상의 자연수)을 포함할 수 있다. 메모리 블록들(BLK1-BLKz) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다.
제1 플레인(110-1)은 로우 라인들(LRL1-LRLz)을 통해서 제1 로우 디코더(120-1)에 연결될 수 있다. 제2 플레인(110-2)은 로우 라인들(LRL1-LRLz)을 통해서 제2 로우 디코더(120-2)에 연결될 수 있다. 제1 플레인(110-1) 또는 제2 플레인(110-2)에 포함된 i(i는 z 이하의 자연수)번째 메모리 블록(BLKi)은 로우 라인들(LRLi)을 통해서 대응하는 로우 디코더(120-1 또는 120-2)에 연결될 수 있다. 로우 라인들(LRLi)은 적어도 하나의 드레인 선택 라인들, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인들을 포함할 수 있다. 여기서, i번째 메모리 블록(BLKi)은 제1 플레인(110-1) 및 제2 플레인(110-2)에 포함된 메모리 블록들(BLK1-BLKz) 중 하나로 정의할 수 있고, 로우 라인들(LRLi)은 로우 라인들(LRL1-LRLz) 중에서 i번째 메모리 블록(BLKi)에 연결되는 로우 라인들로 정의할 수 있다.
제1 플레인(110-1)은 비트 라인들(BL)을 통해서 제1 페이지 버퍼 회로(130-1)에 연결될 수 있다. 제2 플레인(110-2)은 비트 라인들(BL)을 통해서 제2 페이지 버퍼 회로(130-2)에 연결될 수 있다.
제1 플레인(110-1) 및 제2 플레인(110-2)은 제1 페이지 버퍼 회로(130-1) 및 제2 페이지 버퍼 회로(130-2)를 통해서 서로 독립적으로 동작(예컨대, 프로그램 동작, 독출 동작)이 제어될 수 있다. 이와 같이 서로 독립적으로 제어됨으로써 제1 플레인(110-1) 및 제2 플레인(110-2)은 특정 동작을 병렬적으로 수행하거나, 개별적으로 수행할 수 있다. 예를 들면, 제1 플레인(110-1) 및 제2 플레인(110-2) 각각의 페이지(page) 크기가 16KB인 경우, 제1,제2 플레인(110-1,110-2)이 병렬적으로 동작하여 32KB의 데이터를 처리하거나, 제1,제2 플레인(110-1,110-2)의 하나만 동작하여 16KB의 데이터를 처리할 수 있다.
제1 로우 디코더(120-1)는 주변 회로(140)로부터 제공되는 로우 어드레스(X_A1)에 응답하여 제1 플레인(110-1)에 포함된 메모리 블록들(BLK1-BLKz) 중 어느 하나를 선택할 수 있다. 제1 로우 디코더(120-1)는 주변 회로(140)로부터 제공되는 동작 전압(X_V1)을 선택된 메모리 블록에 연결된 로우 라인들(LRLi)에 전달할 수 있다. 제2 로우 디코더(120-2)도 제1 로우 디코더(120-1)와 유사한 방식으로 동작할 수 있다.
제1,제2 페이지 버퍼 회로(130-1,130-2)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)를 포함할 수 있다.
제1 페이지 버퍼 회로(130-1)는 주변 회로(140)로부터 제1 페이지 버퍼 제어신호(PB_C1)을 수신할 수 있고, 데이터 신호(D1)를 주변 회로(140)와 송수신할 수 있다. 제1 페이지 버퍼 회로(130-1)는 제1 페이지 버퍼 제어 신호(PB_C1)에 응답하여 제1 플레인(110-1)에 배열된 비트 라인을 제어할 수 있다. 예를 들면, 제1 페이지 버퍼 회로(130-1)는 제1 페이지 버퍼 제어 신호(PB_C1)에 응답하여 제1 플레인(110-1)의 비트 라인의 신호를 감지함으로써 제1 플레인(110-1)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(D1)를 주변 회로(140)로 전송할 수 있다. 제1 페이지 버퍼 회로(130-1)는 제1 페이지 버퍼 제어 신호(PB_C1)에 응답하여 주변회로(140)로부터 수신된 데이터 신호(D1)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 제1 플레인(110-1)의 메모리 셀에 데이터를 기입할 수 있다. 제1 페이지 버퍼 회로(130-1)는 제1 로우 디코더(120-1)에 의해 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다. 제2 페이지 버퍼 회로(130-2)도 제1 페이지 버퍼 회로(130-1)와 유사한 방식으로 동작할 수 있다.
주변 회로(140)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 제1,제2 플레인(110-1,110-2)에 데이터를 기입하거나 제1,제2 플레인(110-1,110-2)으로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A1, X_A2), 페이지 버퍼 제어 신호(PB_C1,PB_C2) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V1,X_V2)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판 또는/및 소스 플레이트의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판 또는/및 소스 플레이트의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 제1 방향(FD)은 비트 라인들의 신장 방향 또는 로우 라인들의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 배열 방향 또는 로우 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차될 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들 중 하나(BLKi)의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLKi)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다. 각각의 비트 라인들(BL)에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이러한 경우, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
각각의 셀 스트링들(CSTR)은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에는 제2 방향(SD)으로 신장되는 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트에 연결될 수 있다.
도 3은 도 1에 도시된 반도체 메모리 장치를 개략적으로 나타내는 레이아웃도이고, 도 4는 도 3에 도시된 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 3 및 도 4를 참조하면, 메모리 구조체(C)는 제1,제2 플레인(110-1,110-2)을 포함할 수 있다. 로직 구조체(P)는 제1,제2 로우 디코더(120-1,120-2), 제1,제2 페이지 버퍼 회로(130-1,130-2) 및 주변 회로(140)를 포함할 수 있다. 로직 구조체(P)의 적어도 일부분이 메모리 구조체(C)의 하부에 배치될 수 있다. 즉, 반도체 메모리 장치(100)는 PUC(Peri Under Cell) 구조를 가질 수 있다. 도 3 및 도 4를 참조로 하여 설명되는 실시예에서는 로직 구조체(P)의 제1,제2 페이지 버퍼 회로(130-1,130-2) 및 주변 회로(140)가 메모리 구조체(C)의 하부에 배치되는 경우를 나타내었다.
제1,제2 로우 디코더(120-1,120-2), 제1,제2 페이지 버퍼 회로(130-1,130-2) 및 주변 회로(140)는 기판(10) 상에 배치될 수 있고, 제1,제2 플레인(110-1,110-2)은 소스 플레이트(11) 상에 배치될 수 있다.
반도체 메모리 장치(100)는 제1,제2 셀 영역(CR1,CR2), 인터벌 영역(IR) 및 제1,제2 주변 영역(PR1,PR2)을 포함할 수 있다. 제1,제2 셀 영역(CR1,CR2)은 제2 방향(SD)을 따라서 배치될 수 있다. 인터벌 영역(IR)은 제1 셀 영역(CR1)과 제2 셀 영역(CR2) 사이에 배치될 수 있다. 제1 주변 영역(PR1)은 기판(10)의 주변부에 제1 셀 영역(CR1)과 제2 방향(SD)으로 인접하여 배치될 수 있고, 제2 주변 영역(PR2)은 기판(10)의 주변부에 제2 셀 영역(CR2)과 제2 방향(SD)으로 인접하여 배치될 수 있다.
제1 플레인(110-1)은 제1 셀 영역(CR1)의 소스 플레이트(11) 상에 배치될 수 있고, 제2 플레인(110-2)은 제2 셀 영역(CR2)의 소스 플레이트(11) 상에 배치될 수 있다.
입출력 패드들(PAD)은 외부 장치와의 전기적인 연결을 위한 반도체 메모리 장치(100)의 외부 접점으로, 기판(10)의 가장자리에 제2 방향(SD)을 따라서 배치될 수 있다. 도시하지 않았지만, 입출력 패드들(PAD)은 복수의 배선들을 통해서 제1,제2 페이지 버퍼 회로(130-1,130-2) 및 주변 회로(140)와 전기적으로 연결될 수 있다.
주변 회로(140)는 입출력 패드들(PAD)과 제1 방향(FD)으로 인접하여 배치될 수 있다. 주변 회로(140)의 적어도 일부는 제1,제2 플레인(110-1,110-2)과 제3 방향(TD)으로 중첩될 수 있다.
제1 페이지 버퍼 회로(130-1)는 제1 셀 영역(CR1)에 배치될 수 있고, 제1 플레인(110-1)과 제3 방향(TD)으로 중첩될 수 있다. 제2 페이지 버퍼 회로(130-2)는 제2 셀 영역(CR2)에 배치될 수 있고, 제2 플레인(110-2)과 제3 방향(TD)으로 중첩될 수 있다.
제1,제2 페이지 버퍼 회로(130-1,130-2)는 비트 라인들(BL)의 배열 방향인 제2 방향(SD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다. 제1,제2 페이지 버퍼 회로(130-1,130-2) 각각에 포함된 엘리먼트들, 즉 페이지 버퍼들(도 1의 PB)은 제2 방향(SD)을 따라서 배치될 수 있다. 제1 페이지 버퍼 회로(130-1)는 제2 방향(SD)에서 제1 플레인(110-1)과 실질적으로 동일한 길이를 가지도록 배치될 수 있고, 제2 페이지 버퍼 회로(130-2)는 제2 방향(SD)에서 제2 플레인(110-2)과 실질적으로 동일한 길이를 가지도록 배치될 수 있다.
제1 로우 디코더(120-1)는 제1 주변 영역(PR1)에 로우 라인들(RL)의 배열 방향인 제1 방향(FD)을 따라서 연장되는 형상을 가지도록 배치될 수 있고, 제2 로우 디코더(120-2)는 제2 주변 영역(PR2)에 제1 방향(FD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다.
도 5는 본 발명의 일 실시에에 따른 반도체 메모리 장치의 일부분을 도시한 단면도이다.
도 5를 참조하면, 기판(10)은 제1 도전형, 예를 들어 P형의 도전형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(Silicon On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘 단결정막, 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
기판(10) 상에 로직 구조체(P)가 배치될 수 있다. 로직 구조체(P)는 앞서 도 3 및 도 4를 참조로 하여 설명한 바와 같이, 제1,제2 로우 디코더(120-1,120-2), 제1,제2 페이지 버퍼 회로(130-1,130-2) 및 주변 회로(140)와 같은 로직 회로들을 포함할 수 있다. 로직 회로들은 복수의 로직 트랜지스터들(TR)을 포함할 수 있다. 로직 트랜지스터들(TR)은 소자 분리막(10A)에 의해 정의된 활성 영역 내에 배치될 수 있다. 로직 구조체(P)는 로직 회로들에 전기적으로 연결되는 복수의 하부 배선들(UM)을 포함할 수 있다. 하부 배선들(UM)은 하부 컨택들(UCT)을 통해서 로직 회로들에 전기적으로 연결될 수 있다. 로직 구조체(P)는 로직 회로들, 하부 배선들(UM) 및 하부 컨택들(UCT)을 덮는 하부 절연막을 포함할 수 있다 하부 절연막은 제1 내지 제3 하부 절연막들(21,22,23)을 포함할 수 있으나, 본 발명은 이에 한정되는 것은 아니다. 제1 내지 제3 하부 절연막(21,22,23)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
제3 하부 절연막(23) 상에 소스 플레이트(11)가 배치될 수 있다. 소스 플레이트(11)는 다결정 실리콘으로 구성될 수 있다. 단결정 실리콘 기판을 이용할 수 있는 기판(10)과 달리 소스 플레이트(11)는 제3 하부 절연막(23) 상에 형성되어야 하므로 다결정 실리콘으로 구성될 수 있다. 소스 플레이트(11)는 인터벌 영역(IR) 상에는 배치되지 않을 수 있다. 즉, 소스 플레이트(11)는 인터벌 영역(IR)의 제3 하부 절연막(23)을 노출할 수 있다.
소스 플레이트(11) 상에 메모리 구조체(C)가 배치될 수 있다. 메모리 구조체(C)는 앞서 도 3 및 도 4를 참조로 하여 설명한 바와 같이, 제1 플레인(110-1) 및 제2 플레인(110-2)을 포함할 수 있다. 제1 플레인(110-1)은 제1 셀 영역(CR1)의 소스 플레이트(11) 상에 배치될 수 있고, 제2 플레인(110-2)은 제2 셀 영역(CR2)의 소스 플레이트(11) 상에 배치될 수 있다.
제1,제2 플레인(110-1,110-2) 각각은 적층 구조체(ST) 및 복수의 채널 구조체들(CH)을 포함할 수 있다. 적층 구조체(ST)는 교대로 적층되는 복수의 게이트 전극층들(30) 및 복수의 절연층들(32)을 포함할 수 있다. 게이트 전극층들(30) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인으로 이용될 수 있다. 게이트 전극층들(30) 중 최상부로부터 적어도 하나의 층은 드레인 선택 라인으로 이용될 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 게이트 전극층들(30)은 워드 라인들로 이용될 수 있다.
채널 구조체들(CH)은 게이트 전극층들(30) 및 절연층들(32)을 제3 방향(TD)으로 관통하여 소스 플레이트(11)에 연결될 수 있다. 채널 구조체들(CH) 각각은 채널층(40) 및 게이트 절연층(42)을 포함할 수 있다. 채널층(40)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(40)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 형상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
게이트 절연층(42)은 채널층(40)의 외벽을 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층(42)은 도시하지는 않았지만, 채널층(40)의 외벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트 절연층(42)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 소스 선택 라인이 채널 구조체(CH)를 감싸는 부분에서는 소스 선택 트랜지스터가 형성될 수 있고, 워드 라인들이 채널 구조체(CH)를 감싸는 부분에서는 메모리 셀들이 형성될 수 있고, 드레인 선택 라인이 채널 구조체(CH)를 감싸는 부분에서는 드레인 선택 트랜지스터가 형성될 수 있다. 상기 구조에 의하여, 채널 구조체들(CH)을 따라서 배치되는 소스 선택 트랜지스터, 메모리 셀들 및 드레인 선택 트랜지스터를 각각 포함하는 복수의 셀 스트링들이 제공될 수 있다.
인터벌 영역(IR)에 제1 상부 절연층(51)이 배치되어 제3 하부 절연층(23)의 상면 및 소스 플레이트(11)의 측면을 덮을 수 있다. 제1 상부 절연층(51) 상에 제2 상부 절연층(52)이 배치되어 적층 구조체(ST)의 측면을 덮을 수 있다. 제3 상부 절연층(53)이 적층 구조체(ST) 및 제2 상부 절연층(52) 상에 배치될 수 있다. 제1,제2 셀 영역(CR1,CR2)의 제3 상부 절연층(53) 상에는 복수의 비트 라인들(BL)이 배치될 수 있다.
비트 라인들(BL)은 제1 방향(FD)을 따라서 신장되며 제2 방향(SD)을 따라서 배열될 수 있다. 비트 라인들(BL) 하부의 제3 상부 절연층(53)에는 비트 라인 콘택들(BLC)이 형성되어 비트 라인들(BL)과 채널 구조체들(CH)을 전기적으로 연결할 수 있다. 제1 방향(FD)을 따라서 일렬로 배치되는 채널 구조체들(CH)은 단일 비트 라인(BL)에 전기적으로 연결될 수 있다. 제3 상부 절연층(53) 상에는 제4 상부 절연층(54)이 형성되어 비트 라인들(BL)을 덮을 수 있다. 제1 내지 제4 상부 절연층(51-54)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
제4 상부 절연층(54) 상에는 복수의 배선들(M1,M2 M3)이 배치될 수 있다.
배선들(M1,M2,M3)은 제1,제2 셀 영역(CR1,CR2) 상에 배치되는 제1,제2 배선들(M1,M2) 및 인터벌 영역(IR) 상에 배치되는 제3 배선(M3)을 포함할 수 있다. 제1 배선들(M1) 및 제2 배선들(M2)은 제1,제2 셀 영역(CR1,CR2) 상에서 제2 방향(SD)을 따라서 교대로 배치될 수 있다.
제1 배선들(M1)에 로딩되는 전압과 제2 배선들(M2)에 로딩되는 전압은 서로 다를 수 있다. 예컨대, 제1 배선들(M1)에는 접지 전압(VSS)이 로딩될 수 있고, 제2 배선들(M2)에는 소스 전압(VSL)이 로딩될 수 있다. 제3 배선(M3)에 로딩되는 전압은 제1,제2 배선들(M1,M2)에 로딩되는 전압과 다를 수 있다. 예컨대, 제3 배선(M3)에는 전원 전압(VCC)이 로딩될 수 있다. 제1 배선들(M1)은 로직 회로들에 접지 전압(VSS)을 전달하는 역할을 할 수 있고, 제2 배선들(M2)는 소스 플레이트(11)에 소스 전압(VSL)을 전달하는 역할을 할 수 있다. 제3 배선(M3)은 로직 회로들에 전원 전압(VCC)을 전달하는 역할을 할 수 있다.
제1,제2 셀 영역(CR1,CR2) 상에 배치되는 제1,제2 배선들(M1,M2)은 하부의 비트 라인들(BL)과 제3 방향(TD)으로 중첩될 수 있다. 제1,제2 배선들(M1,M2)과 비트 라인들(BL)간 중첩 부분에는 커플링 캐패시턴스(coupling capacitance)가 생성될 수 있다.
비트 라인(BL)이 제1 배선들(M1)과 중첩되는 면적은 비트 라인(BL)마다 다를 수 있다. 유사하게, 비트 라인(BL)이 제2 배선들(M2)과 중첩되는 면적도 비트 라인(BL)마다 다를 수 있다. 비트 라인은 제1 배선들(M1) 또는/및 제2 배선들(M2)과의 중첩 면적에 비례하는 커플링 캐패시턴스를 갖게 되므로, 제1 배선들(M1) 또는/및 제2 배선들(M2)과의 중첩 면적이 다른 경우에 비트 라인들간에 커플링 캐패시턴스의 편차가 발생되고, 이에 따라 비트 라인들에 연결되는 메모리 셀들의 분포 변화가 커지게 될 것이다.
제1,제2 배선들(M1,M2)을 제1,제2 셀 영역(CR1,CR2) 바깥쪽에 배치하면, 제1,제2 배선들(M1,M2)이 비트 라인들(BL)과 중첩되지 않게 되므로 비트 라인들간 커플링 캐패시턴스 편차로 인한 메모리 셀들의 분포 변화를 억제시킬 수 있다. 그러나, 이 경우 제1,제2 배선들(M1,M2)의 배치를 위한 추가 면적이 요구되므로 반도체 메모리 장치(100)의 사이즈가 커지게 될 것이다.
본 실시예들은 사이즈를 증가시키지 않고서 비트 라인들간 커플링 캐패시턴스 편차를 줄이어 셀 분포 변화를 억제시킬 수 있는 반도체 메모리 장치를 제시할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이고, 도 7은 비트 라인들과 제1,제2 배선들간 배치 관계를 설명하기 위한 평면도이고, 도 8은 제1,제2 배선들의 구조를 설명하기 위한 평면도이고, 도 9는 도 6의 A 부분을 확대 도시한 평면도이다.
도 6 및 도 7을 참조하면, 제1,제2 셀 영역(CR1,CR2) 상에 제1 배선들(M1) 및 제2 배선들(M2)이 제2 방향(SD)을 따라서 교대로 배치될 수 있다. 제1,제2 배선들(M1,M2)은 지그재그 형태로 굴곡하면서 비트 라인들(BL)의 신장 방향인 제1 방향(FD)으로 연장될 수 있다.
제1,제2 배선들(M1,M2)은 포토리소그래피 공정 및 에칭 공정에 의해서 생성될 수 있다. 제1,제2 배선들(M1,M2)의 굴곡 각도(θ)가 작은 경우에 포토리소그래피 공정시 광 근접 효과(Optical Proximity Effect, OPE)에 의해서 패턴 왜곡(pattern distortion)이 발생할 수 있다. 광 근접 보정(Optical Proximity Correction, 이하, 'OPC'라 함)을 이용하면 패턴 왜곡을 어느 정도는 보정할 수 있으나, 제1,제2 배선들(M1,M2)의 굴곡 각도(θ)가 광 근접 보정(OPC)에 의해 보정 가능한 임계 기준치보다 작아지게 되면 OPC를 하더라도 패턴 왜곡을 보정할 수 없게 된다. 따라서, 제1,제2 배선들(M1,M2)의 굴곡 각도(θ)는 OPC에 의한 패턴 왜곡 보정이 가능한 임계 기준치 이상의 값이 되도록 설정해야 한다.
제1 배선들(M1)의 제2 방향(SD) 폭은 제1의 크기(W1)로 일정할 수 있고, 제2 배선들(M2)의 제2 방향(SD) 폭은 제2의 크기(W2)로 일정할 수 있다. 본 실시예에서는 제2 폭(W2)이 제1 폭(W1)보다 작은 경우를 나타내었으나, 본 발명은 이에 한정되는 것은 아니다. 제2 폭(W2)은 제1 폭(W1)과 동일할 수도 있고, 제1 폭(W1)보다 클 수도 있다.
도 8을 참조하면, 제1 배선들(M1) 각각은 서로 마주하는 한 쌍의 측면들(S1,S2)를 가질 수 있다. 제1 배선들(M1) 각각의 일측면(S1)은 복수의 제1 볼록 단부들(Pa1)과 복수의 제1 오목 단부들(Pb1)이 교대로 반복되어 지그재그 형태를 가질 수 있고, 타측면(S2)은 복수의 제2 오목 단부들(Pb2)과 복수의 제2 볼록 단부들(Pa2)이 교대로 반복되어 지그재그 형태를 가질 수 있다. 일측면(S1)의 제1 볼록 단부(Pa1)와 타측면(S2)의 제2 오목 단부(Pb2)는 제2 방향(SD)으로 서로 마주보고 쌍을 이룰 수 있고, 일측면(S1)의 제1 오목 단부(Pb1)와 타측면(S2)의 제2 볼록 단부(Pa2)는 제2 방향(SD)으로 서로 마주보고 쌍을 이룰 수 있다. 제1,제2 볼록 단부들(Pa1,Pa2) 및 제1,제2 오목 단부들(Pb1,Pb2)은 뾰족한 모서리 형태를 갖지 않고 라운드(round)한 형태를 가질 수 있다. 제1,제2 볼록 단부들(Pa1,Pa2) 및 제1,제2 오목 단부들(Pb1,Pb2)이 뾰족한 모서리 형태를 갖는 경우에는 제1,제2 볼록 단부들(Pa1,Pa2) 및 제1,제2 오목 단부들(Pb1,Pb2)에서 전계가 집중되어 전기적 특성이 열화될 수 있다. 본 실시예에서는 제1,제2 볼록 단부들(Pa1,Pa2) 및 제1,제2 오목 단부들(Pb1,Pb2)이 라운드한 형태를 가지므로 전계 집중 현상을 억제시키어 전기적 특성을 개선시킬 수 있다.
제1 배선(M1)은 그 일측면(S1) 상의 제1 볼록 단부들(Pa1)이 그 일측면(S1)과 마주하는 인접 제1 배선(M1)의 제1 오목 단부들(Pb1)과 제1 방향(FD)을 따라서 일렬로 정렬되도록 구성될 수 있다. 즉, 제1 배선(M1)의 제1 볼록 단부들(Pa1)과 제1 배선(M1)의 일측면(S1)과 마주하는 인접 제1 배선(M1)의 제1 오목 단부들(Pb1)이 제1 방향(FD)을 따라서 신장되는 가상의 제1 직선(L1) 상에 배치될 수 있다.
그리고, 제1 배선(M1)은 그 타측면(S2) 상의 제2 볼록 단부들(Pa2)이 그 타측면(S2)과 마주하는 인접 제1 배선(M1)의 제2 오목 단부들(Pb2)과 제1 방향(FD)을 따라서 일렬로 정렬되도록 구성될 수 있다. 즉, 제1 배선(M1)의 제2 볼록 단부들(Pa2)과 제1 배선(M1)의 타측면(S2)과 마주하는 인접 제1 배선(M1)의 제2 오목 단부들(Pb2)이 제1 방향(FD)을 따라서 신장되는 가상의 제2 직선(L2) 상에 배치될 수 있다. 제2 배선들(M2)은 제1 배선들(M1) 사이에 제1 배선들(M1)과 나란하게 배치되며, 제1 배선들(M1)과 실질적으로 동일한 형태로 구성될 수 있다.
도 6을 다시 참조하면, 제1 플레인(110-1) 상에 배치되는 제1 배선들(M1)은 제1 공통 배선(CM1)에 병렬로 연결될 수 있고, 제2 플레인(110-2) 상에 배치되는 제1 배선들(M1)은 제2 공통 배선(CM2)에 병렬로 연결될 수 있다. 제1,제2 공통 배선(CM1,CM2)은 패드들(PAD)과 제1,제2 플레인(110-1,110-2) 사이에 배치되며, 패드들(PAD)의 적어도 하나에 전기적으로 연결될 수 있다. 제1,제2 공통 배선(CM1,CM2)에 전기적으로 연결되는 패드는 접지 전압용 입출력 패드에로 정의될 수 있다.
도 5, 도 6 및 도 9를 참조하면, 제1 배선들(M1) 중에서 제1,제2 셀 영역(CR1,CR2)의 가장자리에 배치되는 제1 배선들(M1)의 볼록 단부들은 제1,제2 셀 영역(CR1,CR2)의 외부, 예를 들어 제1 셀 영역(CR1)과 제2 셀 영역(CR2) 사이의 인터벌 영역(IR)으로 노출될 수 있다. 인터벌 영역(IR)에 제1,제2 셀 영역(CR1,CR2)의 가장자리에 배치된 제1 배선들(M1)의 볼록 단부들에 각각 연결되는 컨택 패드들(CP)이 배치될 수 있다. 컨택 패드들(CP)은 인터벌 영역(IR)에 마련된 전기적 경로들(electrical path)를 통해서 하부의 로직 구조체(P)에 전기적으로 연결될 수 있다.
예컨대, 도 5에 도시된 바와 같이 컨택 패드(CP)는 인터벌 영역(IR)의 제4 상부 절연층(54)을 관통하는 컨택(CNT1)을 통해서 제3 상부 절연층(53) 상에 마련된 배선(TM1)에 연결될 수 있다. 배선(TM1)은 인터벌 영역(IR)의 제1 내지 제3 상부 절연층(51-53) 및 제3 하부 절연층(23)을 관통하는 컨택(CNT2)을 통해서 로직 구조체(P)의 하부 배선(UM)에 전기적으로 연결될 수 있다.
이와 같은 본 실시예에 의하면, 제1 배선들(M1) 및 제2 배선들(M2)을 지그재그 형태로 굴곡지게 구성하여 비트 라인들(BL)이 제1 배선들(M1)과 중첩되는 면적의 편차 및 비트 라인들(BL)이 제2 배선들(M2)과 중첩되는 면적의 편차를 줄일 수 있다. 따라서, 비트 라인들(BL)간 커플링 캐패시턴스 편차가 줄게 되므로 비트 라인들에 연결되는 메모리 셀들의 분포 변화를 억제시킬 수 있다.
그리고, 제1 배선들(M1)을 지그재그 형태로 굴곡지게 구성하고 셀 영역(CR1,CR2) 가장자리에 위치하는 제1 배선(M1)의 볼록 단부마다 컨택 패드를 배치하여 제1 배선들(M1)과 하부의 로직 회로 사이를 연결하는 전기적 경로의 개수를 늘릴 수 있도록 함으로써 로직 회로에 전달되는 전압의 바운싱(bouncing)을 억제시키어 반도체 메모리 장치의 동작 특성을 개선할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제1,제2 배선들을 개략적으로 도시한 평면도이다.
도 10을 참조하면, 제1,제2 배선들(M1,M2)은 크랙 억제 구조를 가질 수 있다. 구체적으로, 각각의 제1 배선들(M1)에는 제1 슬릿(X1)이 형성될 수 있다. 제1 슬릿(X1)은 지그재그 형태로 굴곡하면서 비트 라인들(BL)의 신장 방향인 제1 방향(FD)으로 연장될 수 있다. 제1 배선들(M1) 각각은 제1 슬릿(X1)에 의해서 복수의 제1 서브 배선들(SM1)로 분할될 수 있다. 제1 서브 배선들(SM1)의 제2 방향 폭은 서로 동일할 수 있다. 이러한 경우, 제1 서브 배선(SM1)의 제2 방향(SD) 폭은 제1 배선(M1)의 제2 방향 폭(도 7의 W1)의 절반 미만의 크기를 가질 수 있다.
제1 배선들(M1)과 유사하게, 각각의 제2 배선들(M2)에는 제2 슬릿(X2)이 형성될 수 있다. 제2 슬릿(X2)은 지그재그 형태로 굴곡하면서 비트 라인들(BL)의 신장 방향인 제1 방향(FD)으로 연장될 수 있다. 제2 배선들(M2) 각각은 제2 슬릿(X2)에 의해서 복수의 제2 서브 배선들(SM2)로 분할될 수 있다. 제2 서브 배선들(SM2)의 제2 방향 폭은 서로 동일할 수 있다. 이러한 경우, 제2 서브 배선(SM2)의 제2 방향(SD) 폭은 제2 배선(M2)의 제2 방향 폭(도 7의 W2)의 절반 미만의 크기를 가질 수 있다.
반도체 메모리 장치는 웨이퍼 상에서 제작된 후에 개별화 공정 및 패키징 공정을 통해서 제품화될 수 있다. 이러한 개별화 공정 및 패키징 공정 과정에서 반도체 메모리 장치에 스트레스(stress)가 가해질 수 있으며, 스트레스로 인해서 제1,제2 배선들(M1,M2)에 크랙이 발생할 수 있다. 제1,제2 배선들(M1,M2)에 형성되는 슬릿(X1,X2)은 스트레스를 흡수 및/또는 반사하여 크랙들이 전파되는 것을 억제시킬 수 있다. 즉, 크랙이 슬릿(X1,X2)에 의해 한정되어 크랙의 전파가 억제될 수 있다.
본 실시예에 의하면, 제1,제2 배선들(M1,M2)에 마련된 슬릿(X1,X2)에 의해서 크랙의 전파가 억제되므로 제1,제2 배선들(M1,M2)의 오픈 폐일을 감소시킬 수 있다.
도 11은 본 발명의 일 실시에에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이다.
도 11을 참조하면, 플레인들(210-1 내지 210-4)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 2ⅹ2의 매트릭스 형태로 배치될 수 있다. 비록, 본 실시에에서는 제1 방향(FD)을 따라서 배치되는 플레인의 개수가 2개인 경우를 나타내었으나, 본 발명은 이에 한정되지 않으며 제1 방향(FD)을 따라서 배치되는 플레인의 개수가 2개 이상인 모든 경우를 포함할 수 있다.
제1 배선들(M1)은 플레인들(210-1 내지 210-4)에 공통으로 제공되는 신호의 전달에 사용될 수 있다. 제2 배선들(M2)은 플레인들(210-1 내지 210-4) 각각에 개별적으로 제공되는 신호의 전달에 사용될 수 있다. 예컨대, 제1 배선들(M1)은 접지 전압(VSS)의 전달에 사용될 수 있고, 제2 배선들(M2)은 소스 전압(VSL)의 전달에 사용될 수 있다.
제1 배선들(M1)은 제1 방향(FD)을 따라서 일렬로 배치되는 플레인들(210-1,210-3 또는 210-2,210-4) 상부에 배치되는 것끼리 서로 전기적으로 연결될 수 있다. 제2 배선들(M2)은 서로 다른 플레인들(210-1 내지 210-4) 상에 배치되는 것끼리 서로 전기적으로 분리될 수 있다.
제1 방향(FD)을 따라서 일렬로 배치되는 제1,제3 플레인들(110-1,110-3) 사이에 제3 연결 배선(CM3)이 배치될 수 있고, 제1,제3 플레인들(110-1,110-3) 상부에 위치하는 제1 배선들(M1)은 제3 연결 배선(CM3)에 공통으로 연결될 수 있다. 유사하게, 제1 방향(FD)을 따라서 일렬로 배치되는 제2,제4 플레인들(110-2,110-4) 사이에 제4 연결 배선(CM4)이 배치될 수 있고, 제2,제4 플레인들(110-2,110-4) 상부에 위치하는 제1 배선들(M1)은 제4 연결 배선(CM4)에 공통으로 연결될 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (20)
- 메모리 셀들 상부에 제1 방향과 교차되는 제2 방향을 따라서 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들; 및
상기 비트 라인들의 상부에 상기 제2 방향을 따라서 교대로 배치되는 복수의 제1 배선들 및 복수의 제2 배선들;을 포함하고,
상기 복수의 제1 배선들 및 상기 복수의 제2 배선들은 상기 제1 방향 및 상기 제2 방향으로 정의되는 평면에서 보았을 때 지그재그 형태로 굴곡하면서 상기 제1 방향으로 연장되는 반도체 메모리 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 메모리 셀들을 지지하는 소스 플레이트;및
상기 소스 플레이트 하부 기판 상에 배치되는 로직 회로를 더 포함하고,
상기 제1 배선들은 상기 로직 회로와 전기적으로 연결되고, 상기 제2 배선들은 상기 소스 플레이트와 전기적으로 연결되는 반도체 메모리 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 제1 배선들에 접지 전압이 로딩되고 상기 제2 배선들에 소스 전압이 로딩되는 반도체 메모리 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 제1 배선들은 상기 제2 방향으로 서로 마주하는 일면 및 타면에 각각 복수의 볼록 단부들 및 복수의 오목 단부들을 구비하고,
상기 제1 배선들 각각의 일면에 배치되는 볼록 단부들은 상기 일면과 마주하는 인접 제1 배선의 일면에 배치되는 오목 단부들과 상기 제1 방향을 따라서 정렬되고,
상기 제1 배선들 각각의 타면에 배치되는 볼록 단부들은 상기 타면과 마주하는 다른 인접 제1 배선의 타면에 배치되는 오목 단부들과 상기 제1 방향을 따라서 정렬되는 반도체 메모리 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 제2 배선들은 상기 제2 방향으로 서로 마주하는 일면 및 타면에 각각 복수의 볼록 단부들 및 복수의 오목 단부들을 포함하고,
상기 제2 배선들 각각의 일면에 배치되는 볼록 단부들은 상기 일면과 마주하는 인접 제2 배선의 일면에 배치되는 오목 단부들과 상기 제1 방향으로 정렬되고,
상기 제2 배선들 각각의 타면에 배치되는 볼록 단부들은 상기 타면과 마주하는 다른 인접 제2 배선의 타면에 배치되는 오목 단부들과 상기 제1 방향으로 정렬되는 반도체 메모리 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 제1,제2 배선들은 크랙 억제 구조를 포함하는 반도체 메모리 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제6 항에 있어서, 상기 크랙 억제 구조는 상기 제1,제2 배선들 각각을 복수의 서브 배선들로 분할하는 슬릿을 포함하는 반도체 메모리 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7 항에 있어서, 상기 슬릿은 지그재그 형태로 굴곡하면서 상기 제1 방향으로 연장되는 반도체 메모리 장치.
- 셀 영역 상에 배치되며 복수의 메모리 셀들을 포함하는 플레인;
상기 플레인 상에 제1 방향과 교차되는 제2 방향을 따라서 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들;
상기 비트 라인들의 상부에 상기 제2 방향을 따라서 배치되는 복수의 배선들;및
상기 셀 영역의 가장자리에 위치하는 배선의 볼록 단부들에 각각 연결되는 복수의 컨택 패드들;을 포함하고,
상기 복수의 배선들은 상기 제1 방향 및 상기 제2 방향으로 정의되는 평면에서 보았을 때 지그재그 형태로 굴곡하면서 상기 제1 방향으로 연장되는 반도체 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제9 항에 있어서, 상기 셀 영역의 가장자리에 위치하는 배선의 볼록 단부들이 상기 셀 영역의 외부로 노출되고, 상기 컨택 패드들은 상기 셀 영역의 외부에 배치되는 반도체 메모리 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제9 항에 있어서, 상기 배선들은 상기 제2 방향을 따라서 교대로 배치되는 복수의 제1 배선들 및 복수의 제2 배선들을 포함하며,
상기 컨택 패드들은 상기 셀 영역의 가장자리에 위치하는 제1 배선에 연결되는 반도체 메모리 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제11 항에 있어서, 상기 플레인을 지지하며 상기 제2 배선들에 전기적으로 연결되는 소스 플레이트;
상기 소스 플레이트 하부 기판 상에 배치되는 로직 회로;및
상기 컨택 패드들과 로직 회로를 전기적으로 연결하는 복수의 컨택들;을 더 포함하는 반도체 메모리 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12 항에 있어서, 상기 제1 배선들에 접지 전압이 로딩되고 상기 제2 배선들에 소스 전압이 로딩되는 반도체 메모리 장치.
- 각각 복수의 메모리 셀들을 포함하는 복수의 플레인들;
상기 플레인들 상부에 제1 방향과 교차되는 제2 방향을 따라서 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들; 및
상기 비트 라인들의 상부에 상기 제2 방향을 따라서 교대로 배치되는 복수의 제1 배선들 및 복수의 제2 배선들;을 포함하고,
상기 복수의 제1 배선들 및 상기 복수의 제2 배선들은 상기 제1 방향 및 상기 제2 방향으로 정의되는 평면에서 보았을 때 지그재그 형태로 굴곡하면서 상기 제1 방향으로 연장되는 반도체 메모리 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14 항에 있어서, 상기 플레인들은 상기 제2 방향을 따라서 배치되는 제1 플레인 및 제2 플레인을 포함하고,
상기 제1 플레인이 위치하는 제1 셀 영역의 가장자리에 배치된 제1 배선의 볼록 단부들 및 상기 제2 플레인이 위치하는 제2 셀 영역의 가장자리에 배치된 제1 배선의 볼록 단부들에 각각 연결되는 컨택 패드들을 더 포함하는 반도체 메모리 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제15 항에 있어서, 상기 제1,제2 셀 영역의 가장자리에 위치하는 제1 배선들의 볼록 단부들이 상기 셀 영역과 상기 제2 셀 영역 사이의 인터벌 영역으로 노출되고, 상기 컨택 패드들은 상기 인터벌 영역에 배치되는 반도체 메모리 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16 항에 있어서, 상기 플레인들을 지지하며 상기 제2 배선들에 전기적으로 연결되는 소스 플레이트;
상기 소스 플레이트 하부 기판 상에 배치되는 로직 회로;및
상기 인터벌 영역에 배치되고 상기 컨택 패드들과 로직 회로를 전기적으로 연결하는 복수의 컨택들;을 더 포함하는 반도체 메모리 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제16 항에 있어서, 상기 제1,제2 배선과 동일한 층에서 상기 인터벌 영역에 배치되며 상기 제1 방향으로 신장되는 제3 배선을 더 포함하는 반도체 메모리 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제14 항에 있어서, 상기 플레인들은 상기 제1 방향 및 제2 방향을 따라서 배치되고,
상기 제1 배선들은 상기 제1 방향을 따라서 배치되는 플레인들 상부에 위치하는 것끼리 서로 전기적으로 연결되고, 상기 제2 배선들은 서로 다른 플레인들 상부에 위치하는 것끼리 전기적으로 분리되는 반도체 메모리 장치. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제19 항에 있어서, 상기 제1 방향을 따라서 배치되는 플레인들 사이에 위치하며 상기 제1 방향을 따라서 배치되는 플레인들 상부에 위치하는 제1 배선들이 공통으로 연결되는 연결 배선을 더 포함하는 반도체 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180095331A KR102611116B1 (ko) | 2018-08-16 | 2018-08-16 | 반도체 메모리 장치 |
| US16/202,607 US10566340B1 (en) | 2018-08-16 | 2018-11-28 | Semiconductor memory device |
| CN201811508134.9A CN110838492B (zh) | 2018-08-16 | 2018-12-11 | 半导体存储器装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180095331A KR102611116B1 (ko) | 2018-08-16 | 2018-08-16 | 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200020076A KR20200020076A (ko) | 2020-02-26 |
| KR102611116B1 true KR102611116B1 (ko) | 2023-12-08 |
Family
ID=69523372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180095331A KR102611116B1 (ko) | 2018-08-16 | 2018-08-16 | 반도체 메모리 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10566340B1 (ko) |
| KR (1) | KR102611116B1 (ko) |
| CN (1) | CN110838492B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10373921B2 (en) * | 2017-06-20 | 2019-08-06 | Micron Technology, Inc. | Power gate circuits for semiconductor devices |
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- 2018-11-28 US US16/202,607 patent/US10566340B1/en active Active
- 2018-12-11 CN CN201811508134.9A patent/CN110838492B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20200058668A1 (en) | 2020-02-20 |
| CN110838492A (zh) | 2020-02-25 |
| KR20200020076A (ko) | 2020-02-26 |
| CN110838492B (zh) | 2023-09-26 |
| US10566340B1 (en) | 2020-02-18 |
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